JP2000099361A

JP2000099361A - 半導体集積回路装置

Info

Publication number: JP2000099361A
Application number: JP10272417A
Authority: JP
Inventors: Kenichi Tsukamoto; 研一塚本; Kenichi Kikushima; 健一菊島; Fumio Otsuka; 文雄大塚; Bungo Nameki; 文吾行木; Katsuhiko Ichinose; 勝彦一瀬; Masaya Iida; 雅也飯田; Morio Nakamura; 守男中村
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-09-28
Filing date: 1998-09-28
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】大規模化・多機能化が進むマイクロプロセッ
サ等の半導体集積回路装置の製品歩留りを高め、その低
コスト化を図る。【解決手段】それぞれ異なる機能を有する一次キャッ
シュメモリＦＣＡＣＨ，コードキャッシュメモリＣＣＡ
ＣＨ，データキャッシュメモリＤＣＡＣＨならびに浮動
小数点演算ユニットＦＰＵ等の複数のマクロセル又はコ
アを同一のチップ面上に形成してなるマイクロプロセッ
サＭＰ等に、例えば、フラッシュメモリ等からなる機能
制御メモリと、スタティック型ＲＡＭ等からなるゲート
制御メモリ及びその保持信号を受けるゲートアレイを含
むフィールド・プログラマブル・ゲートアレイとを備
え、障害が検出されたマクロセル又はコア全体又はその
一部の動作を選択的に停止するための機能制御信号Ｆ０
〜Ｆ７，Ｃ０〜Ｃ３，Ｄ０〜Ｄ３ならびにＦＲＵＥを選
択的に形成する機能制御ユニットＦＣＵを設け、障害が
検出されたマクロセル又はコア全体又はその一部の動作
を選択的に停止した状態で、マイクロプロセッサ等を部
分良品として製品出荷する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に関し、例えば、それぞれ異なる機能を有する複数の
マクロセル又はコアを備えるマイクロプロセッサ等なら
びにその製品歩留りの向上及び低コスト化に利用して特
に有効な技術に関する。

【０００２】

【従来の技術】算術論理演算ユニットを含む実数ユニッ
トや浮動小数点演算ユニット及びキャッシュメモリ等の
ような、それぞれ異なる機能を有する複数の機能ブロッ
クつまりマクロセルあるいはこれを集約したコアを１個
のチップ（半導体基板）面上に形成してなるマイクロプ
ロセッサ等の半導体集積回路装置がある。

【０００３】

【発明が解決しようとする課題】近年、半導体集積回路
の微細化・高集積化技術の進展は目覚ましく、マイクロ
プロセッサ等でも、そのさらなる高性能化の要求もあっ
て、大規模化・多機能化の一途にある。しかし、マイク
ロプロセッサ等の大規模化・多機能化にともなうチップ
面積の増大は、その製品歩留りに甚大な影響を与え、製
品歩留り，欠陥密度ならびにチップ面積をそれぞれＹ，
ＤならびにＡとするとき、Ｙ＝ｅ^-DA となって、マイクロプロセッサ等の製品歩留りは、チッ
プ面積の増大を受けて指数関数的に低下する。このこと
は、マクロセル化・コア化が進む各機能ブロックについ
ても同様であり、一部のマクロセル又はコアに異常が検
出されたチップを全体として不良品とする従来の製造方
法では、マイクロプロセッサ等の製品歩留りが著しく低
下し、これを受けてその低コスト化が阻害される。

【０００４】この発明の目的は、大規模化・多機能化が
進むマイクロプロセッサ等の製品歩留りを高め、その低
コスト化を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、それぞれ異なる機能を有する
複数のマクロセル又はコアを同一のチップ面上に形成し
てなるマイクロプロセッサ等の半導体集積回路装置に、
例えば、フラッシュメモリ等からなる機能制御メモリ
と、スタティック型ＲＡＭ等からなるゲート制御メモリ
及びその保持信号を受けるゲートアレイを含むフィール
ド・プログラマブル・ゲートアレイ（ＦＰＧＡ）とを備
え、障害が検出されたマクロセル又はコア全体又はその
一部の動作を選択的に停止するための機能制御信号を選
択的に形成する機能制御ユニットを設ける。

【０００７】上記手段によれば、何らかの障害が検出さ
れたマクロセル又はコア全体又はその一部の動作を選択
的に停止した状態で、障害が検出されたマクロセル又は
コアを含むマイクロプロセッサ等を部分良品として製品
出荷することができる。この結果、大規模化・多機能化
が進み、多数のマクロセル又はコアを含むマイクロプロ
セッサ等の製品歩留りを高め、その低コスト化を図るこ
とができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
マイクロプロセッサＭＰ（半導体集積回路装置）の一実
施例のブロック図が示されている。同図をもとに、まず
この実施例のマイクロプロセッサＭＰの構成及び動作の
概要ならびにその特徴について説明する。なお、図１の
各ブロックを構成する回路素子は、公知のＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）集積回路の製造技術により、単
結晶シリコンのような１個のチップ面上に形成される。

【０００９】図１において、この実施例のマイクロプロ
セッサＭＰは、各種実数演算を行う実数ユニットＩＵ
と、各種浮動小数点演算を行う浮動小数点演算ユニット
ＦＰＵとを備え、これらの演算ユニットを含むマイクロ
プロセッサＭＰの各部の動作を制御・統轄する制御ユニ
ットＣＴＬＵを備える。また、制御ユニットＣＴＬＵに
対するコードつまり命令を所定の単位で先取りして保持
するコードキャッシュメモリＣＣＡＣＨと、実数ユニッ
トＩＵ及び浮動小数点演算ユニットＦＰＵに対するデー
タを所定の単位で先取りして保持するデータキャッシュ
メモリＤＣＡＣＨとを備え、これらのキャッシュメモリ
に対するコード又はデータをさらに大きな単位で先取り
して保持する一次キャッシュメモリＦＣＡＣＨを備え
る。

【００１０】一次キャッシュメモリＦＣＡＣＨは、図の
上方において、内部バスＩＢＵＳを介してコードキャッ
シュメモリＣＣＡＣＨ及びデータキャッシュメモリＤＣ
ＡＣＨに結合されるとともに、図の下方において、バス
ユニットＢＵＳＵを介して外部バスＥＢＵＳに結合され
る。外部バスＥＢＵＳには、例えばダイナミック型ＲＡ
Ｍ（ランダムアクセスメモリ）からなるメインメモリ
（主記憶装置）や各種の入出力制御装置等が結合され
る。コードキャッシュメモリＣＣＡＣＨと制御ユニット
ＣＴＬＵの間には、パイプライン処理に対応して数個の
コードをプリフェッチするプリフェッチユニットＰＦＵ
と、制御ユニットＣＴＬＵに供給されるコードをデコー
ドするデコードユニットＤＥＣＵとが設けられる。

【００１１】制御ユニットＣＴＬＵには、さらに、与え
られたコード（命令）をいくつかの基本処理に分解して
実行するためのマイクロロムμＲＯＭ（リードオンリメ
モリ）が結合され、コードキャッシュメモリＣＣＡＣＨ
及びデータキャッシュメモリＤＣＡＣＨには、マイクロ
プロセッサＭＰの内部処理に用いられる論理アドレスを
物理アドレスに変換するためのコードアドレス翻訳バッ
ファＣＴＬＢ及びデータアドレス翻訳バッファＤＴＬＢ
がそれぞれ結合される。

【００１２】ここで、実数ユニットＩＵは、実数レジス
タファイルＩＲＦ及び実数実行ユニットＩＥＵを含み、
浮動小数点演算ユニットＦＰＵは、浮動小数点レジスタ
ファイルＦＲＦと加算器ＡＤＤ，除算器ＤＩＶならびに
乗算器ＭＵＬとを含む。このうち、実数ユニットＩＵの
実数レジスタファイルＩＲＦならびに浮動小数点演算ユ
ニットＦＰＵの浮動小数点レジスタファイルＦＲＦの入
力端子は、データバスＤＢＵＳを介してデータキャッシ
ュメモリＤＣＡＣＨに結合され、実数ユニットＩＵの実
数実行ユニットＩＥＵならびに浮動小数点演算ユニット
ＦＰＵの加算器ＡＤＤ，除算器ＤＩＶ，乗算器ＭＵＬの
出力端子は、やはりデータバスＤＢＵＳを介してデータ
キャッシュメモリＤＣＡＣＨに結合される。

【００１３】制御ユニットＣＴＬＵは、分岐判定を含む
コードアドレスの生成機能を有し、実数ユニットＩＵの
実数実行ユニットＩＥＵは、演算結果に応じたデータア
ドレスの生成機能を有する。これらのコードアドレス及
びデータアドレスは、上記のように、論理アドレス形態
とされ、コードキャッシュメモリＣＣＡＣＨ及びデータ
キャッシュメモリＤＣＡＣＨは、予めコードアドレス翻
訳バッファＣＴＬＢ又はデータアドレス翻訳バッファＤ
ＴＬＢに書き込まれた翻訳情報をもとに、これらの論理
アドレスを所定の物理アドレスに変換する。

【００１４】これにより、マイクロプロセッサＭＰを構
成する各部は、図示されないクロック信号に従って同期
動作し、外部バスＥＢＵＳに結合されるメインメモリな
らびに入出力装置等とともに、一つのコンピュータシス
テムを構築する。

【００１５】この実施例において、マイクロプロセッサ
ＭＰを構成する比較的小規模の機能ブロック、つまり例
えばマイクロロムμＲＯＭ，制御ユニットＣＴＬＵ，デ
コードユニットＤＥＣＵ，プリフェッチユニットＰＦ
Ｕ，コードアドレス翻訳バッファＣＴＬＢ，データアド
レス翻訳バッファＤＴＬＢならびにバスユニットＢＵＳ
Ｕ等は、マクロセルとして予め設計され、比較的大規模
の機能ブロック、つまり例えば実数ユニットＩＵ，浮動
小数点演算ユニットＦＰＵ，コードキャッシュメモリＣ
ＣＡＣＨ，データキャッシュメモリＤＣＡＣＨならびに
一次キャッシュメモリＦＣＡＣＨ等は、異なる機能を持
ち又はメモリバンク等として分割された複数のマクロセ
ルが組み合わされたコアとして予め設計される。

【００１６】ところで、この実施例のマイクロプロセッ
サＭＰは、近年における半導体集積回路の微細化・高集
積化技術の進展を受けて上記のような多数の機能ブロッ
クを同一チップ面上に搭載し、これがためにそのチップ
は比較的大きな面積を持つ。また、マイクロプロセッサ
ＭＰを構成する例えば一次キャッシュメモリＦＣＡＣ
Ｈ，コードキャッシュメモリＣＣＡＣＨならびにデータ
キャッシュメモリＤＣＡＣＨは、マイクロプロセッサＭ
Ｐの高性能化を図るために比較的大きな記憶容量を有
し、後述するように、それぞれ複数のメモリバンクを備
える。

【００１７】上記したように、マイクロプロセッサＭＰ
の製品歩留りＹは、その欠陥密度及びチップ面積をそれ
ぞれＤ及びＡとするとき、Ｙ＝ｅ^-DA となり、大規模化・多機能化にともなうチップ面積の増
大を受けて指数関数的に低下する。このことは、マクロ
セル化・コア化が進む各機能ブロックについても同様で
あり、一部のマクロセル又はコアに異常が検出されたチ
ップ全体を不良品とする従来の製造方法をそのまま継承
した場合、マイクロプロセッサＭＰの製品歩留りが著し
く低下し、その低コスト化が阻害される。

【００１８】これに対処するため、この実施例のマイク
ロプロセッサＭＰでは、機能制御ユニットＦＣＵが設け
られ、この機能制御ユニットＦＣＵにより生成される機
能制御信号、つまり例えばＦ０〜Ｆ７，Ｃ０〜Ｃ３なら
びにＤ０〜Ｄ３あるいはＦＲＵＥに従って、例えば何ら
かの障害が検出された一次キャッシュメモリＦＣＡＣ
Ｈ，コードキャッシュメモリＣＣＡＣＨならびにデータ
キャッシュメモリＤＣＡＣＨの動作がメモリバンクを単
位として選択的にかつ部分的に停止され、あるいは浮動
小数点演算ユニットＦＰＵ全体の動作が停止される。こ
の結果、マイクロプロセッサＭＰは、何らかの障害を抱
えるにもかかわらず、部分良品、すなわち比較的小容量
の一次キャッシュメモリＦＣＡＣＨ，コードキャッシュ
メモリＣＣＡＣＨ又はデータキャッシュメモリＤＣＡＣ
Ｈを内蔵し、あるいは浮動小数点演算機能を有さないマ
イクロプロセッサＭＰとして出荷され、これによってそ
の製品歩留りが高められ、その低コスト化が図られるも
のとなる。

【００１９】なお、機能制御ユニットＦＣＵは、後述す
るように、フラッシュメモリからなる機能制御メモリＦ
ＲＯＭと、スタティック型ＲＡＭからなるゲート制御メ
モリＳＲＡＭ及びその保持情報を受けるゲートアレイＧ
Ａを含むフィールド・プログラマブル・ゲートアレイＦ
ＰＧＡとを備え、その機能制御メモリＦＲＯＭには、制
御ユニットＣＴＬＵの出力信号たる内部制御信号ＦＷの
有効レベルを受けて、各機能ブロックの動作状態を管理
するための情報が書き込まれる。機能制御ユニットＦＣ
Ｕの具体的構成等について、以下に詳細に説明する。

【００２０】図２には、図１のマイクロプロセッサＭＰ
に含まれる機能制御ユニットＦＣＵの一実施例のブロッ
ク図が示されている。また、図３には、図１のマイクロ
プロセッサＭＰに含まれる一次キャッシュメモリＦＣＡ
ＣＨの一実施例のブロック図が示されている。これらの
図をもとに、この実施例のマイクロプロセッサＭＰに含
まれる機能制御ユニットＦＣＵ及び一次キャッシュメモ
リＦＣＡＣＨの具体的構成及び動作ならびにその特徴に
ついて説明する。

【００２１】まず図２において、この実施例のマイクロ
プロセッサＭＰの機能制御ユニットＦＣＵは、特に制限
されないが、フラッシュメモリ等の不揮発性メモリから
なる機能制御メモリＦＲＯＭと、スタティック型ＲＡＭ
を記憶素子とするゲート制御メモリＳＲＡＭ及びその保
持情報を受けるゲートアレイＧＡを含むフィールド・プ
ログラマブル・ゲートアレイＦＰＧＡとを備え、さら
に、機能制御メモリＦＲＯＭ及びゲート制御メモリＳＲ
ＡＭに対するデータの書き込み又は読み出し動作を制御
するメモリリードライト制御回路ＦＲＷＣを備える。

【００２２】機能制御ユニットＦＣＵを構成する機能制
御メモリＦＲＯＭには、後述するように、マイクロプロ
セッサＭＰの前工程でウエハ状態で行われるプローブ検
査の結果を受けて、一次キャッシュメモリＦＣＡＣＨ，
コードキャッシュメモリＣＣＡＣＨならびにデータキャ
ッシュメモリＤＣＡＣＨの異常が検出されたメモリバン
クに関する検査データや、浮動小数点演算ユニットＦＰ
Ｕの全体的な機能試験結果が書き込まれる。これらの検
査データが書き込まれる間、制御ユニットＣＴＬＵの出
力信号たる内部制御信号ＦＷは有効レベルつまりハイレ
ベルとされ、メモリリードライト制御回路ＦＲＷＣによ
る書き込み制御が行われる。

【００２３】機能制御メモリＦＲＯＭに書き込まれた検
査データは、電源投入時又はリセット時等において、メ
モリリードライト制御回路ＦＲＷＣの制御により、機能
制御メモリＦＲＯＭからフィールド・プログラマブル・
ゲートアレイＦＰＧＡのゲート制御メモリＳＲＡＭに転
写される。そして、このゲート制御メモリＳＲＡＭの保
持情報つまり検査データに従って、ゲートアレイＧＡを
構成する多数の論理ゲートの接続形態が切り換えられ、
これによって機能制御ユニットＦＣＵの出力信号たる機
能制御信号Ｆ０〜Ｆ７，Ｃ０〜Ｃ３，Ｄ０〜Ｄ３ならび
にＦＲＵＥが対応する組み合わせで選択的に有効レベル
又は無効レベルとされる。

【００２４】この実施例のマイクロプロセッサＭＰにお
いて、一次キャッシュメモリＦＣＡＣＨは、特に制限さ
れないが、図３に示されるように、８個のメモリバンク
ＦＢＡＮＫ０〜ＦＢＡＮＫ７と、これらのメモリバンク
の動作を制御・統轄するキャッシュ制御回路ＦＣＣＴＬ
とを備える。このうち、キャッシュ制御回路ＦＣＣＴＬ
には、内部バスＩＢＵＳを介して所定ビットのアドレス
信号と図示されない制御信号とが供給されるとともに、
外部バスＥＢＵＳからバスユニットＢＵＳＵを介して所
定ビットのアドレス信号と図示されない制御信号とが供
給され、さらに機能制御ユニットＦＣＵから８ビットの
機能制御信号Ｆ０〜Ｆ７が供給される。また、メモリバ
ンクＦＢＡＮＫ０〜ＦＢＡＮＫ７には、内部バスＩＢＵ
Ｓを介して所定ビットのデータが供給されるとともに、
外部バスＥＢＵＳからバスユニットＢＵＳＵを介して所
定ビットのデータが供給され、さらにキャッシュ制御回
路ＦＣＣＴＬからリードライト信号Ｒ／Ｗ，アドレス信
号ＡＤが共通に供給され、バンクイネーブル信号ＦＢＥ
０〜ＦＢＥ７がそれぞれ供給される。

【００２５】一次キャッシュメモリＦＣＡＣＨのキャッ
シュ制御回路ＦＣＣＴＬは、所定のアルゴリズムに従っ
て、外部のメインメモリに保持されるコード又はデータ
を比較的大きな単位で読み出し、メモリバンクＦＢＡＮ
Ｋ０〜ＦＢＡＮＫ７に書き込み、保持する。また、マイ
クロプロセッサＭＰの制御ユニットＣＴＬＵから指示の
あったメインメモリアクセスを、タグ一致を条件に肩代
わりし、高速処理を補助する。このとき、キャッシュ制
御回路ＦＣＣＴＬは、機能制御ユニットＦＣＵから供給
される機能制御信号Ｆ０〜Ｆ７に従って、対応するバン
クイネーブル信号ＦＢＥ０〜ＦＢＥ７を選択的に有効レ
ベルとして、メモリバンクＦＢＡＮＫ０〜ＦＢＡＮＫ７
を選択的に動作状態とし、言い換えるならばメモリバン
クＦＢＡＮＫ０〜ＦＢＡＮＫ７の動作を選択的に停止す
る。このとき、一次キャッシュメモリＦＣＡＣＨの対応
するアドレスは無効とされ、停止状態にあるメモリバン
クの出力信号はいわゆるハイインピーダンス状態とされ
る。

【００２６】同様に、この実施例のマイクロプロセッサ
ＭＰのコードキャッシュメモリＣＣＡＣＨ及びデータキ
ャッシュメモリＤＣＡＣＨは、それぞれ４個のメモリバ
ンクを備え、これらのメモリバンクの動作は、機能制御
ユニットＦＣＵから出力される機能制御信号Ｃ０〜Ｃ３
あるいはＤ０〜Ｄ３の対応するビットが有効レベルとさ
れることで選択的に停止される。このとき、コードキャ
ッシュメモリＣＣＡＣＨ及びデータキャッシュメモリＤ
ＣＡＣＨの対応するアドレスは無効とされ、その出力信
号はすべてハイインピーダンス状態とされる。

【００２７】一方、この実施例のマイクロプロセッサＭ
Ｐの浮動小数点演算ユニットＦＰＵは、前記のように、
浮動小数点レジスタファイルＦＲＦ，加算器ＡＤＤ，除
算器ＤＩＶならびに乗算器ＭＵＬが組み合わされること
によって一つの機能ブロックを構成し、その動作は、機
能制御ユニットＦＣＵの出力信号たる機能制御信号ＦＲ
ＵＥが有効レベルとされることによって選択的にかつ全
体的に停止される。このとき、浮動小数点演算ユニット
ＦＰＵは、浮動小数点演算に関する一切のコマンドを受
理せず、その出力信号はハイインピーダンス状態とされ
る。

【００２８】以上のことから、この実施例のマイクロプ
ロセッサＭＰは、その一次キャッシュメモリＦＣＡＣ
Ｈ，コードキャッシュメモリＣＣＡＣＨ，データキャッ
シュメモリＤＣＡＣＨあるいは浮動小数点演算ユニット
ＦＰＵに何らかの部分的な又は全体的な障害を抱えるに
もかかわらず、部分良品、すなわち完全良品に比較して
小容量の一次キャッシュメモリＦＣＡＣＨ，コードキャ
ッシュメモリＣＣＡＣＨ又はデータキャッシュメモリＤ
ＣＡＣＨを内蔵し、あるいは浮動小数点演算機能を有さ
ないマイクロプロセッサＭＰとして出荷され、これによ
ってその製品歩留りが高められ、その低コスト化が図ら
れるものとなる。

【００２９】図４には、図１のマイクロプロセッサＭＰ
の一実施例の部分的な製造工程図が示され、図５には、
その電源投入時における一実施例の処理フロー図が示さ
れている。これらの図をもとに、この実施例のマイクロ
プロセッサＭＰの製造工程と電源投入時の処理の概要な
らびにその特徴について説明する。

【００３０】まず、図４において、マイクロプロセッサ
ＭＰは、ステップＳＴ１の前工程により、ウエハ状態で
の化学処理を受け、各機能ブロックを構成する素子の形
成や素子間及び機能ブロック間の接続が行われる。そし
て、各機能ブロックつまりマイクロプロセッサＭＰが論
理的に機能しうる状態となった状態で、ステップＳＴ２
によるＰ検つまりプローブ検査が実施され、その結果が
良好なチップについてはステップＳＴ５３による良品処
理が施された後、前工程を終了する。

【００３１】一方、ステップＳＴ２のプローブ検査で異
常が検出されたチップは、ステップＳＴ３により、検出
された障害が救済可能なものであるかどうか判定され、
救済不能なチップについてはステップＳＴ５１により不
良品処理が施された後、前工程を終了する。また、ステ
ップＳＴ３において、検出された障害が救済可能であ
る、つまり主たる機能ブロックが正常に機能しうる状態
にあり、マイクロプロセッサＭＰが部分良品として製品
出荷できる状態にあると判定された場合には、ステップ
ＳＴ４により、機能制御ユニットＦＣＵの機能制御メモ
リＦＲＯＭに、対応する機能ブロックの動作を全体的又
は部分的に停止するための検査データが書き込まれる。
機能制御メモリＦＲＯＭの書き込みを終えたチップは、
ステップＳＴ５２による部分良品処理を受けた後、前工
程を終了する。言うまでもなく、機能制御メモリＦＲＯ
Ｍに書き込まれた検査データは、不揮発性メモリたる機
能制御メモリＦＲＯＭによって電源切断後も保持され
る。

【００３２】次に、良品又は部分良品として判定された
後パッケージとして組み込まれ、メインメモリ等ととも
にコンピュータシステムの構成素子となったマイクロプ
ロセッサＭＰでは、図５に示されるように、ステップＳ
Ｔ１１の電源投入を受けて、ステップＳＴ１２により機
能制御ユニットＦＣＵの機能制御メモリＦＲＯＭから検
査データが読み出され、ステップＳＴ１３によりフィー
ルド・プログラマブル・ゲートアレイＦＰＧＡのゲート
制御メモリＳＲＡＭに書き込まれる。

【００３３】これにより、ゲートアレイＧＡを構成する
多数の論理ゲートは、ゲート制御メモリＳＲＡＭの保持
情報に従って組み合わされ、機能制御信号Ｆ０〜Ｆ７，
Ｃ０〜Ｃ３，Ｄ０〜Ｄ３ならびにＦＲＵＥが所定の組み
合わせで選択的に有効レベル又は無効レベルとされる。
また、ステップＳＴ１４で無効ブロック、つまり一次キ
ャッシュメモリＦＣＡＣＨ，コードキャッシュメモリＣ
ＣＡＣＨ又はデータキャッシュメモリＤＣＡＣＨの対応
するメモリバンクの動作が選択的に停止され、あるいは
浮動小数点演算ユニットＦＰＵ全体の動作が停止され
る。

【００３４】したがって、マイクロプロセッサＭＰは、
何らかの障害を含む場合でも、部分良品、すなわち完全
良品に比較して小容量の一次キャッシュメモリＦＣＡＣ
Ｈ，コードキャッシュメモリＣＣＡＣＨ又はデータキャ
ッシュメモリＤＣＡＣＨを内蔵し、あるいは浮動小数点
演算ユニットＦＰＵを備えないマイクロプロセッサとし
て機能し、ステップＳＴ１５の通常処理を開始する。こ
の結果、マイクロプロセッサＭＰとしての製品歩留りが
高められ、マイクロプロセッサＭＰひいてはこれを含む
コンピュータシステムのの低コスト化が図られる。

【００３５】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）それぞれ異なる機能を有する複数のマクロセル又
はコアを同一のチップ面上に形成してなるマイクロプロ
セッサ等の半導体集積回路装置に、例えば、フラッシュ
メモリ等からなる機能制御メモリと、スタティック型Ｒ
ＡＭ等からなるゲート制御メモリ及びその保持信号を受
けるゲートアレイを含むフィールド・プログラマブル・
ゲートアレイとを備え、障害が検出されたマクロセル又
はコアあるいはその一部の動作を選択的に停止するため
の機能制御信号を選択的に形成する機能制御ユニットを
設けることで、何らかの障害が検出されたマクロセル又
はコアあるいはその一部の動作を選択的に停止した状態
で、マイクロプロセッサ等を部分良品として製品出荷す
ることができるという効果が得られる。

【００３６】（２）上記（１）項において、この発明
を、例えば浮動小数点演算ユニットを備えるマイクロプ
ロセッサ等に適用し、障害が検出された浮動小数点演算
ユニットの動作を停止することで、マイクロプロセッサ
等を浮動小数点機能を有さない部分良品として出荷する
ことができるという効果が得られる。（３）上記（１）項において、この発明を、例えば複数
のメモリバンクを含む一次キャッシュメモリ，コードキ
ャッシュメモリあるいはデータキャッシュメモリを備え
るマイクロプロセッサ等に適用することで、これらのキ
ャッシュメモリの障害が検出されたメモリバンクの動作
を部分的又は全体的に停止することで、マイクロプロセ
ッサ等を、比較的小容量の一次キャッシュメモリ，コー
ドキャッシュメモリあるいはデータキャッシュメモリを
備える部分良品として製品出荷することができるという
効果が得られる。

【００３７】（４）上記（１）項〜（３）項により、大
規模化・多機能化が進み、多数のマクロセル又はコアを
含むマイクロプロセッサ等の製品歩留りを高め、その低
コスト化を図ることができるという効果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、マイクロプロセッサＭＰは、他の各
種機能ブロックを備えることができるし、そのブロック
構成やバス構成等は、本実施例により制約されることな
く種々の実施形態をとりうる。また、機能制御ユニット
ＦＣＵの機能制御メモリＦＲＯＭは、例えばＥＥＰＲＯ
Ｍ（電気的に消去・プログラム可能なリードオンリメモ
リ）や選択的に切断されるヒューズに置き換えることが
できるし、これらの不揮発性メモリ及び機能停止回路
は、各機能ブロックに分散して設けてもよい。機能制御
ユニットＦＣＵの出力信号たる機能制御信号の中には、
例えば一次キャッシュメモリＦＣＡＣＨ，コードキャッ
シュメモリＣＣＡＣＨあるいはデータキャッシュメモリ
ＤＣＡＣＨの動作を全体的に停止するための信号を設け
てもよいし、選択的に停止される機能ブロックの種類及
び組み合わせも任意に設定できる。

【００３９】図２において、機能制御メモリＦＲＯＭ
は、前述のように、例えばＥＥＰＲＯＭや選択的に切断
されるヒューズに置き換えることができるし、これらの
不揮発性メモリ及び機能停止回路を、各機能ブロックに
分散して設けてもよい。また、フィールド・プログラマ
ブル・ゲートアレイＦＰＧＡは、例えばアンチヒューズ
に置き換えることもできる。上記のように、機能制御ユ
ニットＦＣＵのゲートアレイＧＡの出力信号たる機能制
御信号の中には、例えば一次キャッシュメモリＦＣＡＣ
Ｈ，コードキャッシュメモリＣＣＡＣＨあるいはデータ
キャッシュメモリＤＣＡＣＨの動作を全体的に停止する
ための信号を設けてもよい。

【００４０】図３において、一次キャッシュメモリＦＣ
ＡＣＨに設けられるメモリバンクの数は、任意に設定す
ることができるし、一次キャッシュメモリＦＣＡＣＨの
ブロック構成及びバス構成も、種々考えられよう。図４
及び図５において、マイクロプロセッサＭＰの製造工程
や電源投入時における処理フローは、ほんの一例であっ
て、本発明の主旨に何ら影響を与えるものではない。

【００４１】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロプロセッサに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、メモリ集積回路
及び論理集積回路を同一チップ面上に搭載したＡＳＩＣ
（特定用途向け集積回路装置）やシングルチップマイク
ロコンピュータ等のシステムＬＳＩ（大規模集積回路装
置）にも適用することができる。この発明は、少なくと
もそれぞれ異なる機能を有する複数の機能ブロックを同
一チップ面上に搭載する半導体集積回路装置ならびにこ
のような半導体集積回路装置を含む装置又はシステムに
広く適用できる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、それぞれ異なる機能を有す
る複数のマクロセル又はコア等の機能ブロックを同一の
チップ面上に形成してなるマイクロプロセッサ等の半導
体集積回路装置に、例えば、フラッシュメモリ等からな
る機能制御メモリと、スタティック型ＲＡＭ等からなる
ゲート制御メモリ及びその保持信号を受けるゲートアレ
イを含むフィールド・プログラマブル・ゲートアレイと
を備え、障害が検出されたマクロセル又はコアあるいは
その一部の動作を選択的に停止するための機能制御信号
を選択的に形成する機能制御ユニットを設けることで、
何らかの障害が検出されたマクロセル又はコアあるいは
その一部の動作を選択的に停止した状態で、障害が検出
されたマクロセル又はコアを含むマイクロプロセッサ等
を部分良品として製品出荷することができる。この結
果、大規模化・多機能化が進み、多数のマクロセル又は
コアを含むマイクロプロセッサ等の製品歩留りを高め、
その低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたマイクロプロセッサの一
実施例を示すブロック図である。

【図２】図１のマイクロプロセッサに含まれる機能制御
ユニットの一実施例を示すブロック図である。

【図３】図１のマイクロプロセッサに含まれる一次キャ
ッシュメモリの一実施例を示すブロック図である。

【図４】図１のマイクロプロセッサの一実施例を示す部
分的な製造工程図である。

【図５】図１のマイクロプロセッサの電源投入時の一実
施例を示す部分的な処理フロー図である。

【符号の説明】

ＭＰ……マイクロプロセッサ、ＥＢＵＳ……外部バス、
ＢＵＳＵ……バスユニット、ＦＣＡＣＨ……一次キャッ
シュメモリ、ＩＢＵＳ……内部バス、ＣＣＡＣＨ……コ
ードキャッシュメモリ、ＤＣＡＣＨ……データキャッシ
ュメモリ、ＣＴＬＢ……コードアドレス翻訳バッファ、
ＤＴＬＢ……データアドレス翻訳バッファ、ＰＦＵ……
プリフェッチユニット、ＤＥＣＵ……デコードユニッ
ト、ＣＴＬＵ……制御ユニット、μＲＯＭ……マイクロ
ロム、ＤＢＵＳ……データバス、ＩＵ……実数ユニッ
ト、ＩＲＦ……実数レジスタファイル、ＩＥＵ……実数
実行ユニット、ＦＰＵ……浮動小数点演算ユニット、Ｆ
ＲＦ……浮動小数点レジスタファイル、ＡＤＤ……加算
器、ＤＩＶ……除算器、ＭＵＬ……乗算器、ＦＷ……書
き込み制御信号、ＦＣＵ……機能制御ユニット、ＦＲＵ
Ｅ，Ｃ０〜Ｃ３，Ｄ０〜Ｄ３，Ｆ０〜Ｆ３……機能制御
信号。ＦＲＷＣ……メモリリードライト制御回路、ＦＲ
ＯＭ……機能制御メモリ、ＳＲＡＭ……ゲート制御メモ
リ、ＧＡ……ゲートアレイ。ＦＣＣＴＬ……キャッシュ
制御回路、ＦＢＡＮＫ０〜ＦＢＡＮＫ７……メモリバン
ク、Ｒ／Ｗ……リードライト信号、ＡＤ……アドレス信
号、ＦＢＥ０〜ＦＢＥ７……バンクイネーブル信号。Ｓ
Ｔ１〜ＳＴ６，ＳＴ５１〜ＳＴ５３，ＳＴ１１〜ＳＴ１
５……ステップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者菊島健一東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者大塚文雄東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者行木文吾東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者一瀬勝彦東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者飯田雅也東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者中村守男東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】それぞれ異なる機能を有する複数の機能
ブロックと、上記複数の機能ブロックのうち何らかの障害により動作
不能となった機能ブロック又はその一部の動作を選択的
に停止しうる機能制御ユニットとを具備することを特徴
とする半導体集積回路装置。
【請求項２】請求項１において、上記半導体集積回路装置は、浮動小数点演算ユニットを
具備するマイクロプロセッサであって、上記その動作が選択的に停止される機能ブロックは、上
記浮動小数点演算ユニットであることを特徴とする半導
体集積回路装置。
【請求項３】請求項１又は請求項２において、上記半導体集積回路装置は、複数のメモリバンクを含む
キャッシュメモリを具備するマイクロプロセッサであっ
て、上記その一部の動作が選択的に停止される機能ブロック
は、上記キャッシュメモリであり、その動作は、上記メ
モリバンクを単位として選択的に停止されるものである
ことを特徴とする半導体集積回路装置。
【請求項４】請求項３において、上記キャッシュメモリは、一次キャッシュメモリと、コードキャッシュメモリ及びデータキャッシュメモリを
含む二次キャッシュメモリとを備えるものであることを
特徴とする半導体集積回路装置。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記機能制御ユニットは、フラッシュメモリを基本素子とする機能制御メモリと、スタティック型ＲＡＭを基本素子とするゲート制御メモ
リ及びその保持信号を受けるゲートアレイを含み、上記
機能ブロック又はその一部の動作を選択的に停止するた
めの機能制御信号を生成するフィールド・プログラマブ
ル・ゲートアレイとを備えるものであることを特徴とす
る半導体集積回路装置。