JP2000076805A - 拡張パーシャルレスポンスの位相同期方法、その方法を使用した位相同期回路及びリードチャネル回路 - Google Patents

Abstract

(57)【要約】 【課題】 （１、７）ＲＬＬ符号を使用した拡張パーシ
ャルレスポンス再生システムにおける位相同期方法に関
し、少ない状態判定数により、位相誤差を演算する。 【解決手段】 （１、７）ＲＬＬ符号の１つである「１
００」をクロック引き込み用パターンとして用いる。そ
して、サンプル出力を（１、ー１）に仮判定した後、３
サンプル（シンボル）分の位相誤差演算結果を加えて、
位相演算の誤差をキャンセルする。このため、判定状態
を少なくすることができ、アクジション時の振幅が確定
していない時にも、高速に位相引き込みを行うことがで
きる。更に、トラッキング時には、サンプル出力を、
〔１＋ａ、１〕、０、〔ー１、ー１ーａ〕の３グループ
に判定する。（１、７）ＲＬＬ符号の状態遷移を利用し
て、〔１＋ａと１〕、及び〔ー１とー１ーａ〕との区別
する。判定状態数が減少するため、判定精度が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、（１、７）ＲＬＬ
符号を使用した拡張パーシャルレスポンス再生システム
において、位相同期するための位相同期方法、位相同期
回路及びリードチャネル回路に関する。

【０００２】磁気記録装置や光記録装置等の記録装置に
おいて、高密度記録が要請されている。このため、磁気
記録装置では、パーシャルレスポンス記録方式が採用さ
れている。このパーシャルレスポンス記録に、８／９符
号が用いられている。この８／９符号は、８ビットを９
ビットに変換する符号である。そして、８／９符号は、
「１」と「１」の間の「０」の数が、最小０個であり、
最大４個である符号である。

【０００３】この磁気記録装置では、磁気記録媒体の磁
性体粒子を小さくして、高密度記録を可能にすることが
考えられる。しかし、磁性体粒子を小さくすると、熱に
より磁区の方向が変化する熱緩和が生じやすい。この熱
緩和により、磁気情報が消えてしまう。このため、８／
９符号に変えて、記録周波数が低い（１、７）ＲＬＬ符
号を採用することが考えられる。

【０００４】（１、７）ＲＬＬ符号は、「１」と「１」
の間の「０」の数が、最小１個であり、最大７個のコー
ドである。即ち、「１」と「１」との間に、必ず１個の
「０」が挿入されるため、記録周波数が低くなる。これ
により、熱緩和により、磁気情報が消失するのを防止で
きる。

【０００５】この（１、７）ＲＬＬ符号では、低域のス
ペクトルを持つＥＰＲ（Extended Partial Response)、
ＥＥＰＲ（Extended Extended Partial Response) 等の
拡張パーシャルレスポンス記録方式が採用されている。
このような方式において、安定にクロックを同期する位
相同期方法が望まれている。

【０００６】

【従来の技術】図１７は、従来技術の構成図、図１８
は、パーシャルレスポンスのスペクトル図、図１９
（Ａ）、図１９（Ｂ）、図１９（Ｃ）は、パーシャルレ
スポンスの説明図である。

【０００７】図１７は、パーシャルレスポンス磁気記録
の記録チャネルとリードチャネルを示す。図１７に示す
ように、記録チャネルは、記録データを（１、７）符号
に変換するコーダー９３を有する。コーダー９３の出力
は、プリコーダー９４によりプリコードされた後、アン
プ９５を介して磁気ヘッド９０により、磁気ディスク９
１に書き込まれる。

【０００８】記録データは、磁気ディスク９１から磁気
ヘッド９０により読みだされる。磁気ヘッド９０の出力
は、アンプ９７を介し、ＰＲ等化器９８に入力する。Ｐ
Ｒ等化器９８は、パーシャルレスポンス等化を行う。そ
の出力は、サンプラー９９によりサンプルされる。サン
プラー９９は、通常アナログ／デジタル変換器が使用さ
れる。

【０００９】サンプラー９９の出力は、５値判定器１０
０に入力され、５値判定される。５値判定出力は、最尤
検出器１０１に入力し、最尤検出される。そして、検出
信号は、（１ーＤ）の等化特性を有する（１ーＤ）等化
器１０２に入力する。（１ーＤ）等化器１０２は、プリ
コーダー９４の特性をキャンセルする。更に、（１ー
Ｄ）等化器１０２の出力は、（１、７）デコーダー１０
３により、デコードされる。これにより、再生データが
得られる。

【００１０】一方、５値判定器１００の判定出力とサン
プル出力は、位相誤差演算器１０４に入力する。位相誤
差演算器１０４は、判定出力とサンプル出力から位相誤
差を演算する。この誤差は、ループフィルタ１０５で平
滑化される。そして、電圧制御発振器（ＶＣＯ）１０６
は、ループフィルタ１０５の出力に応じた周波数（位
相）のクロックを発生する。このクロックは、サンプラ
ー９９のサンプルクロックとして利用される。

【００１１】この（１、７）ＲＬＬ符号は、「１」と
「１」の間に、最小１つの「０」を有する符号であるた
め、記録周波数が低くなる。このため、高密度記録して
も、熱緩和によるデータの消失を防止できる。

【００１２】一方、図１８に示すように、パーシャルレ
スポンスの内、ＰＲー４（PartialResponse Class-4）
のスペクトルより、ＥＰＲー４（Extended Partial Res
ponse Class-4)のスペクトルが、低域である。即ち、Ｅ
ＰＲー４は、低周波数のゲインが高い。更に、ＥＥＰＲ
ー４（Extended Extended Partial Response Class-4)
は、より低域のスペクトルを持つ。

【００１３】（１、７）ＲＬＬ符号は、低域の周波数ス
ペクトルを持つため、低域のゲインが高いＥＰＲー４や
ＥＥＰＲー４が適している。ここで、Ｄを遅延演算子と
し、ＰＲー４が、伝達関数（１ーＤ）・（１＋Ｄ）で示
すとすると、ＥＰＲー４は、伝達関数（１ーＤ）・（１
＋Ｄ）・（１＋Ｄ）で示される。又、ＥＥＰＲー４は、
（１ーＤ）・（１＋Ｄ）・（１＋Ｄ）・（１＋Ｄ）で示
される。

【００１４】このＥＰＲー４の変形として、伝達関数
（１ーＤ）・（１＋Ｄ＋Ｄ² ）で示されるＭＥＰＲー４
（Modified Extended Partial Response Class-4) や伝
達関数（１ーＤ）・（１＋１．５Ｄ＋Ｄ² ）で示される
ＭＭＥＰＲー４（Modified Modified Extended Partial
Response Class-4)が知られている。又、ＥＥＰＲー４
の変形として、伝達関数（１ーＤ）・（１＋Ｄ）・（１
＋Ｄ＋Ｄ² ）で示されるＭＥＥＰＲー４（Modified Ext
ended Extended Partial Response Class-4)や、伝達関
数（１ーＤ）・（１＋Ｄ）・（１＋１．５Ｄ＋Ｄ² ）で
示されるＭＭＥＥＰＲー４（Modified Modified Extend
ed Extended Partial Response Class-4）が知られてい
る。

【００１５】これら伝達式（１ーＤ）・（１＋（１＋
ａ）Ｄ＋Ｄ² ）を含むパーシャルレスポンスを、ここで
は、広義の拡張パーシャルレスポンスと述べる。ここ
で、ａ≧０とする。図１９（Ａ）に示すように、ＰＲー
４の孤立再生波は、１、０、ー１の３状態を示す。一
方、図１９（Ｂ）に示すように、ＥＰＲー４（ＭＥＰＲ
ー４）の再生孤立波は、２（１．５）、１、０、ー１、
ー２（ー１．５）の５状態を示す。更に、図１９（Ｃ）
に示すように、ＥＥＰＲー４（ＭＭＥＥＰＲー４）の再
生孤立波は、２（１．５）、１、０、ー１、ー２（ー
１．５）の５状態を示す。

【００１６】このように、広義の拡張パーシャルレスポ
ンスでは、状態が５つある。この拡張パーシャルレスポ
ンスにおいて、位相同期動作は、次のように行われてい
た。

【００１７】図２０に示すように、磁気ディスク９０
は、各セクタ１１０に、アクジション領域１１１とデー
タ領域１１２とを有する。アクジション領域１１１に
は、再生回路の各部をトレーニングするデータが書き込
まれている。このアクジショシ領域１１１には、クロッ
クの引き込みパターン（位相同期パターン）が記録され
ている。

【００１８】そして、図１７に示したように、アクジシ
ョン時には、引き込みパターンを読み取る。そして、引
き込みパターンの振幅とスライスレベルとを比較して、
状態を判定する。この判定値とサンプル出力から位相誤
差を演算する。この演算された位相誤差により、電圧制
御発振器１０６のクロックを位相同期する。又、データ
領域を読み取るトラッキング時には、データ領域１１２
の読み取りデータの振幅をスライスレベルと比較して、
信号の状態を判定する。この判定値とサンプル出力とか
ら位相誤差を演算して、電圧制御発振器１０６のクロッ
クを位相同期する。

【００１９】この従来の引き込みパターンとして、図２
１に示すように、ＰＲー４では、周期４Ｔ（Ｔはサンプ
リング間隔）のパターンが使用されてきた。このパター
ンは、８／９符号では、「１」の連続パターンである。

【００２０】又、従来は、拡張パーシャルレスポンスが
５値の状態をとるため、位相誤差の演算のため、読み取
り信号を５値に判定することが必要であった。

【００２１】

【発明が解決しようとする課題】第１に、（１、７）Ｒ
ＬＬ符号では、２ビットを３ビットに変換するため、８
ビットを９ビットに変換する８／９符号に比し、符号化
効率が悪い。このため、８／９符号に比し、（１、７）
ＲＬＬ符号では、線記録密度を大きくして、記録する必
要がある。このように、線記録密度を大きくした場合
に、従来の４Ｔ周期の引き込みパターンを使用すると、
符号間干渉により、クロック引き込み用の再生信号の振
幅が低下する。このため、Ｓ／Ｎが低下し、クロック引
き込みが困難となるという問題があった。

【００２２】第２に、（１、７）ＲＬＬ符号と広義の拡
張パーシャルレスポンスを組み合わせた場合に、図１９
（Ｂ）、図１９（Ｃ）で説明したように、信号の状態が
５つとなる。このため、従来は、５値の判定を行い、５
値判定のスライスレベルＳＬ１、ＳＬ２を使用してい
た。このように、振幅が安定する前のアクジション時
に、判定すべき状態が多いと、判定結果も誤りが増加し
易くなる。このため、位相誤差に誤りが生じる。従っ
て、アクジション時の位相引き込みを安定に実行するこ
とができないという問題があった。

【００２３】第３に、トラッキング時にも、判定すべき
状態が多いため、判定結果も誤りが増加し易くなり、位
相誤差に誤りが生じる。このため、トラッキング時の位
相同期を安定に実行することができないという問題もあ
った。

【００２４】本発明の目的は、（１、７）ＲＬＬ符号に
適した拡張パーシャルレスポンスにおいて、アクジショ
ン時のクロック引き込み動作を高速に行うための拡張パ
ーシャルレスポンスの位相同期方法、その位相同期回路
及びリードチャネル回路を提供するにある。

【００２５】本発明の他の目的は、（１、７）ＲＬＬ符
号に適した拡張パーシャルレスポンスにおいて、トラッ
キング時の位相同期を安定に行うための拡張パーシャル
レスポンスの位相同期方法、その位相同期回路及びリー
ドチャネル回路を提供することにある。

【００２６】本発明の更に他の目的は、（１、７）ＲＬ
Ｌ符号に適した拡張パーシャルレスポンスにおいて、少
ない状態判定数により、位相誤差を演算するための拡張
パーシャルレスポンスの位相同期方法、その位相同期回
路及びリードチャネル回路を提供することにある。

【００２７】

【課題を解決するための手段】この目的の達成のため、
本発明は、記録媒体から読みだされた記録信号を拡張パ
ーシャルレスポンス等化した後、位相同期動作する位相
同期方法である。

【００２８】そして、その位相同期方法は、記録信号を
〔１＋（１＋ａ）Ｄ＋Ｄ² 〕（ａ≧０）の特性を持つ拡
張パーシャルレスポンス等化するステップと、等化出力
をクロックによりサンプルするステップと、記録媒体の
アクジション領域に書き込まれた「１００」のギャップ
パターンのサンプル出力を（１、ー１）の２値に仮判定
するステップと、仮判定値と前記サンプル出力とから位
相誤差を演算するステップと、３サンプル分の前記誤差
誤差を加算するステップと、加算結果に応じた位相のク
ロックを発生するステップとを有する。

【００２９】第１に、本発明は、（１、７）ＲＬＬ符号
の１つである６Ｔ周期の「１００」をクロック引き込み
用パターンとして用いている。「１００」の繰り返しパ
ターンは、６Ｔのパターンであるため、従来の４Ｔパタ
ーンより周期が長い。このため、線記録密度を大きくし
ても、符号間干渉による振幅の低下が少ない。これによ
り、引き込みパターンの再生信号の振幅が十分得られる
ため、クロック引き込みを安定にできる。

【００３０】第２に、本発明は、サンプル出力を（１、
ー１）に仮判定している。即ち、拡張パーシャルレスポ
ンスでは、５値の状態があるが、「１」と「１＋ａ」、
「ー１」と「ー１ーａ」とは区別しない。仮判定値によ
り位相誤差演算すると、この区別をしないため、誤差が
生じる。しかし、引き込みパターンが、６Ｔ周期の繰り
返しパターンであるため、３サンプル（シンボル）分の
位相誤差演算結果を加えると、位相演算の誤差がキャン
セルされる。このため、判定状態を少なくすることがで
き、アクジション時の振幅が確定していない時にも、高
速に位相引き込みを行うことができる。

【００３１】又、本発明の他の形態の位相同期方法は、
仮判定値を保持するステップを更に有する。そして、仮
判定するステップは、保持値に応じて、第１のスレッシ
ュホールド値又は第２のスレッシュホールド値とを選択
するステップと、選択されたスレッシュホールド値と前
記サンプル出力とを比較するステップとから構成され
る。

【００３２】この実施の形態では、引き込みパターンが
６Ｔ周期の繰り返しパターンであることから、３Ｔ後の
判定値を予測することができる。このため、仮判定値を
保持して、次の判定スレッシュホールドレベルを選択す
る。このように、ダイナミックにスレッシュホールドレ
ベルを変更することにより、判定精度を向上することが
できる。

【００３３】更に、本発明の他の形態の位相同期方法で
は、仮判定するステップが、サンプル出力の極性によ
り、サンプル出力を２値に判定し、且つ保持値を初期化
する初期化ステップを更に有する。これにより、保持値
を自動的に初期化することができる。

【００３４】更に、本発明の他の形態の位相同期方法
は、（１，７）ＲＬＬ符号により符号化され、記録媒体
から読みだされた記録信号を拡張パーシャルレスポンス
等化した後、位相同期する拡張パーシャルレスポンスの
位相同期方法を示す。この位相同期方法は、記録信号を
〔１＋（１＋ａ）Ｄ＋Ｄ² 〕（ａ≧０）の特性を持つ拡
張パーシャルレスポンス等化するステップと、等化出力
をクロックによりサンプルするステップと、前記サンプ
ル出力を３グループ〔１＋ａ、１〕、０、〔ー１、ー１
ーａ〕の仮判定値に分類するステップと、前記サンプル
出力の前後のサンプル出力との大小関係と、分類された
３グループの仮判定値とから前記サンプル出力を５値に
判定する判定ステップと、５値判定値と前記サンプル出
力とから位相誤差を演算する誤差演算ステップと、位相
誤差に応じた位相のクロックを発生するクロック発生ス
テップとを有する。

【００３５】この他の形態では、トラッキング時には、
判定状態数を減少するようにしている。トラッキング時
は、１＋ａ、１、０、ー１、ー１ーａの５値が存在する
ため、〔１＋ａと１〕、〔ー１とー１ーａ〕の判定が誤
り易くなる。そこで、サンプル出力を、〔１＋ａ、
１〕、０、〔ー１、ー１ーａ〕の３グループに判定す
る。

【００３６】次に、〔１＋ａと１〕、及び〔ー１とー１
ーａ〕との区別は、（１、７）ＲＬＬ符号の状態遷移を
利用する。即ち、（１、７）ＲＬＬ符号において、その
サンプルの状態と前後のサンプルの状態とに規則性があ
る。これを利用して、そのサンプル値と前後のサンプル
値との大小関係を判定して、〔１＋ａと１〕、及び〔ー
１とー１ーａ〕とを区別する。このようにすると、判定
状態数が減少するため、判定精度が向上する。このた
め、位相誤差の演算誤差が少なくなり、位相同期を安定
に行うことができる。

【００３７】この判定ステップは、前記仮判定値が、
〔１＋ａ、１〕のグループである時に、前記前後のサン
プル出力とそのサンプル出力との大小関係から「１＋
ａ」又は「１」に判定し、前記仮判定値が、〔ー１、ー
１ーａ〕のグループである時に、前記前後のサンプル出
力とそのサンプル出力との大小関係から「ー１ーａ」又
は「ー１」に判定すると良い。

【００３８】

【発明の実施の形態】図１は、本発明の一実施の態様の
リードチャネル回路のブロック図、図２は、そのクロッ
ク引き込みパターンの説明図、図３は、その位相誤差演
算の説明図である。

【００３９】図１は、（１、７）ＥＥＰＲ４ＭＬのリー
ドチャネルのブロック図である。図１に示すように、磁
気ディスクから磁気ヘッドにより読みだされる記録デー
タは、ゲイン制御アンプ（図示せず）を介し、等化器１
に入力する。等化器１は、（１＋２Ｄ＋Ｄ² ）の拡張パ
ーシャルレスポンス等化を行う。この等化器１は、最終
的なパーシャルレスポンス等化をする途中で、２次の伝
達関数の等化を行う。即ち、最終等化がＥＥＰＲ４な
ら、（１＋２Ｄ＋Ｄ² ）の等化を行う。

【００４０】尚、最終等化が、ＥＰＲ４の場合は、等化
器１は、（１＋２Ｄ＋Ｄ² ）の等化を行い、最終等化
が、ＭＭＥＥＰＲ４の場合は、等化器１は、（１＋１．
５Ｄ＋Ｄ² ）の等化を行う。一般式で示すと、等化器１
は、（１＋（１＋ａ）Ｄ＋Ｄ²）の等化を行う。但し、
ａ≧０である。

【００４１】ここで、図２により、アクジション領域に
書き込まれたクロック引き込みパターンについて説明す
る。図２０で説明した磁気ディスクのセクタのアクジシ
ョン領域１１１には、（１、７）ＲＬＬ符号で「１０
０」の繰り返しパターンがクロック引き込みパターンと
して書き込まれている。

【００４２】このクロック引き込みパターンを、磁気デ
ィスクから読み取り、等化器１で等化すると、図２に示
すように、６Ｔ周期の信号が得られる。等化器１は、
（１＋２Ｄ＋Ｄ² ）の等化を行うため、その信号は、
２、１、ー１、ー２の状態を有する正弦波を示す。

【００４３】この信号の周期６Ｔは、従来の４Ｔパター
ンと比し、長いため、線記録密度を大きくしても、振幅
レベルの低下が少ない。このため、振幅から位相誤差を
正確に得ることができる。

【００４４】図１に戻り、サンプラー２は、等化出力を
クロックに応じてサンプルする。サンプラー２は、通常
アナログ／デジタル変換器が使用される。

【００４５】第１の仮判定器３は、サンプル出力を
（１、ー１）の２値に仮判定する。第１の仮判定器３
は、サンプル出力ｙと０ボルトのスレッシュホールド値
とを比較する比較回路で構成することが望ましい。第２
の仮判定器４は、サンプル出力を（２、１、０、ー１、
ー２）の５値に判定する。第２の仮判定器４も、同様の
比較回路で構成することが望ましい。

【００４６】位相誤差演算器５は、仮判定値Ｘとサンプ
ル出力ｙとから位相誤差τを演算する。位相誤差演算器
５は、下記の周知のドリボ（Dolivo) の演算式により、
位相誤差τを演算する。

【００４７】τ(n) ＝ｙ(n-1) ・X(n)ーy(n)・X(n-1) 尚、ｙ（ｎ）は、現サンプルでのサンプル出力値（振幅
値）、ｙ（ｎー１）は、前のサンプルでのサンプル出力
値（振幅値）、Ｘ（ｎ）は、現サンプルでの判定値、Ｘ
（ｎー１）は、前のサンプルでの判定値である。

【００４８】位相誤差演算器５は、サンプル出力を１サ
ンプル遅延する第１の遅延素子（レジスタ）２０と、判
定値を１サンプル遅延する第２の遅延素子（レジスタ）
２１と、遅延されたサンプル出力Ｙ（ｎー１）と判定値
Ｘ（ｎ）とを乗算する第１の乗算器２２と、サンプル出
力Ｙ（ｎ）と遅延された判定値Ｘ（ｎー１）とを乗算す
る第２の乗算器２３と、第１の乗算器２２の乗算結果か
ら第２の乗算器２３の乗算結果を差し引く加算器２４と
を有する。

【００４９】第１のスイッチ１３は、アクジション時に
は、第１の仮判定器３を位相誤差演算器５に接続し、ト
ラッキング時には、第２の仮判定器４を位相誤差演算器
５に接続する。

【００５０】３ビット加算器６は、位相誤差τを３サン
プル分保持し、３サンプル分の位相誤差を加算する。図
３に示すように、引き込みパターンの等化信号は、１、
１＋ａ、１、ー１、ー１ーａ、ー１の繰り返しパターン
となる。仮判定では、１＋ａと１、及びー１とー１ーａ
とを区別しない。このため、仮判定値は、１、１、１、
ー１、ー１、ー１となる。尚、図１のＥＥＰＲ４の場合
に、ａは「１」であり、図３は、広義の拡張パーシャル
レスポンスを示すため、「ａ」を用いた一般式を使用し
ている。

【００５１】このため、位相誤差演算に誤差が生じる。
この誤差は、アクジションの引き込みパターンが「１０
０」の繰り返しであり、６Ｔパターンであることを注目
すると、キャンセルできる。即ち、前述の位相誤差の演
算式を用いて、６ｎから６ｎ＋５時点までの各サンプル
時の位相誤差τ（６ｎ）〜τ（６ｎ＋５）を計算する。

【００５２】６ｎの位相誤差τ（６ｎ）は、次式で与え
られる。

【００５３】 τ(6n)＝y(6n-1) ・X(6n) ーy(6n) ・X(6n-1) （１） X(6n) は、「１」であり、X(6n-1) は、「ー１」である
から、（１）式は、下記（２）式に変形される。

【００５４】 τ(6n)＝y(6n-1) ＋y(6n) （２） この式を正規位相比較で示すと、下記（３）式に変形さ
れる。

【００５５】 y(6n-1) −y(6n)(ー1)＝τ(6n) (３） 次に、（６ｎ＋１）の位相誤差τ（６ｎ＋１）は、次式
で与えられる。

【００５６】 τ(6n ＋1)＝y(6n) ・X(6n＋1)ーy(6n＋1)・X(6n) （４） X(6n) は、「１」であり、X(6n＋1)は、「１＋ａ」であ
るから、（４）式は、下記（５）式に変形される。

【００５７】 τ(6n ＋1)＝y(6n) ・（1 ＋a)ーy(6n＋1) （５） この（５）式を正規位相比較で示すと、（６）式とな
る。

【００５８】 y(6n) ーy(6n＋1)＝τ(6n ＋1)−a ・y(6n) （６） 次に、（６ｎ＋２）の位相誤差τ（６ｎ＋２）は、次式
で与えられる。

【００５９】 τ(6n ＋2)＝y(6n＋1)・X(6n＋2)ーy(6n＋2)・X(6n＋1) （７） X(6n＋1 ) は、「１＋ａ」であり、X(6n＋2)は、「１」
であるから、（７）式は、下記（８）式に変形される。

【００６０】 τ(6n ＋2)＝ｙ(6n ＋1)ーy(6n＋2)・（1 ＋a) （８） この（８）式を正規位相比較で示すと、（９）式とな
る。

【００６１】 y(6n＋1)ーy(6n＋2)＝τ(6n ＋2)＋a ・y(6n＋2) （９） 前後３サンプル分の位相誤差を加算するため、（３）式
と、（６）式と、（９）式とを加算する。これにより、
（１０）式が得られる。

【００６２】 y(6n−1)ー2 ・y(6n＋1)＋ y(6n ＋2) ＝τ(6n)＋τ(6n ＋1)−a ・y(6n) ＋τ(6n ＋2)＋a ・y(6n＋2) （１０） ここで、図３に示すように、前述の繰り返しパターンの
等化信号においては、y(6n) ＝y(6n＋2)であるから、
（１０）式は、下記（１１）式となる。

【００６３】 y(6n−1)ー2 ・y(6n＋1)＋ y(6n ＋2) ＝τ(6n)＋τ(6n ＋1)＋τ(6n ＋2) （１１） 即ち、仮判定に伴う位相演算誤差a ・y(6n) と、a ・y
(6n＋2)は、キャンセルされる。このため、３サンプル
分の加算により、位相演算誤差をキャンセルした位相誤
差が得られる。

【００６４】次に、（６ｎ＋３）の位相誤差τ（６ｎ＋
３）は、次式で与えられる。

【００６５】 τ(6n ＋3)＝y(6n＋2)・X(6n＋3)ーy(6n＋3)・X(6n＋2) （１２） X(6n＋2 ) は、「１」であり、X(6n＋3)は、「ー１」で
あるから、（１２）式は、下記（１３）式に変形され
る。

【００６６】 τ(6n ＋3)＝ーｙ(6n ＋2)ーy(6n＋3) （１３） この（１３）式を正規位相比較で示すと、（１４）式と
なる。

【００６７】 (-1)・ｙ(6n ＋2)ーy(6n＋3)＝τ(6n ＋3) （１４） 前後３サンプル分の位相誤差を加算するため、（６）式
と、（９）式と、（１４）式とを加算する。これによ
り、（１５）式が得られる。

【００６８】 y(6n) ー2 ・y(6n＋2)＋ y(6n ＋3) ＝τ(6n ＋1)−a ・y(6n) ＋τ(6n ＋2) ＋a ・y(6n＋2)＋τ(6n ＋3) （１５） ここで、図３に示すように、前述の繰り返しパターンの
等化信号においては、y(6n) ＝y(6n＋2)であるから、
（１５）式は、下記（１６）式となる。

【００６９】 y(6n) ー2 ・y(6n＋2)＋ y(6n ＋3) ＝τ(6n ＋1)＋τ(6n ＋2)＋τ(6n ＋3) （１６） これにより、仮判定に伴う位相演算誤差a ・y(6n) と、
a ・y(6n＋2)は、キャンセルされる。このため、３サン
プル分の加算により、位相演算誤差をキャンセルした位
相誤差が得られる。

【００７０】次に、（６ｎ＋４）の位相誤差τ（６ｎ＋
４）は、次式で与えられる。

【００７１】 τ(6n ＋4)＝y(6n＋3)・X(6n＋4)ーy(6n＋4)・X(6n＋3) （１７） X(6n＋3 ) は、「ー１」であり、X(6n＋4)は、「ー１ー
ａ」であるから、（１７）式は、下記（１８）式に変形
される。

【００７２】 τ(6n ＋4)＝（-1-a) ・ｙ(6n ＋3)ー(-1)・y(6n＋4) （１８） この（１８）式を正規位相比較で示すと、（１４）式と
なる。

【００７３】 (-1)・ｙ(6n ＋3)ー(-1)・y(6n＋4)＝τ(6n ＋4)＋a ・y(6n＋3) （１９） 前後３サンプル分の位相誤差を加算するため、（９）式
と、（１４）式と、（１９）式とを加算する。これによ
り、（２０）式が得られる。

【００７４】 y(6n＋1)ー2 ・y(6n＋3)＋ y(6n ＋4) ＝τ(6n ＋2)＋a ・y(6n＋2) ＋τ(6n ＋3)＋τ(6n ＋4)＋a ・y(6n＋3) （２０） ここで、図３に示すように、前述の繰り返しパターンの
等化信号においては、y(6n＋2)＝ーy(6n＋3)であるか
ら、（２０）式は、下記（２１）式となる。

【００７５】 y(6n＋1)ー2 ・y(6n＋3)＋ y(6n ＋4) ＝τ(6n ＋2)＋τ(6n ＋3) ＋τ(6n ＋4) （２１） これにより、仮判定に伴う位相演算誤差a ・y(6n＋2)
と、a ・y(6n＋3)は、キャンセルされる。このため、３
サンプル分の加算により、位相演算誤差をキャンセルし
た位相誤差が得られる。

【００７６】次に、（６ｎ＋５）の位相誤差τ（６ｎ＋
５）は、次式で与えられる。

【００７７】 τ(6n ＋5)＝y(6n＋4)・X(6n＋5)ーy(6n＋5)・X(6n＋4) （２２） X(6n＋4 ) は、「ー１ーａ」であり、X(6n＋5)は、「ー
１」であるから、（２２）式は、下記（２３）式に変形
される。

【００７８】 τ(6n ＋5)＝ (-1) ・ｙ(6n ＋4)ー（-1-a) ・y(6n＋5) （２３） この（２３）式を正規位相比較で示すと、（２４）式と
なる。

【００７９】 (-1)・ｙ(6n ＋4)ー(-1)・y(6n＋5)＝τ(6n ＋5)ーa ・y(6n＋5) （２４） 前後３サンプル分の位相誤差を加算するため、（１４）
式と、（１９）式と、（２４）式とを加算する。これに
より、（２５）式が得られる。

【００８０】 y(6n＋2)ー2 ・y(6n＋4)＋ y(6n ＋5) ＝τ(6n ＋3)＋τ(6n ＋4) ＋a ・y(6n＋3)＋τ(6n ＋5)ーa ・y(6n＋5) （２５） ここで、図３に示すように、前述の繰り返しパターンの
等化信号においては、y(6n＋3)＝y(6n＋5)であるから、
（２５）式は、下記（２６）式となる。

【００８１】 y(6n＋2)ー2 ・y(6n＋4)＋ y(6n ＋5) ＝τ(6n ＋3)＋τ(6n ＋4) ＋τ(6n ＋5) （２６） これにより、仮判定に伴う位相演算誤差a ・y(6n＋3)
と、a ・y(6n＋5)は、キャンセルされる。このため、３
サンプル分の加算により、位相演算誤差をキャンセルし
た位相誤差が得られる。

【００８２】図１に戻り、３ビット加算器６は、位相誤
差を１サンプル遅延するための第１のレジスタ２５と、
第１のレジスタ２５の位相誤差を１サンプル遅延するた
めの第２のレジスタ２６と、第２のレジスタ２６の位相
誤差を１サンプル遅延するための第３のレジスタ２７
と、３つのレジスタ２５、２６、２７の位相誤差を加算
するための加算器２８とを有する。

【００８３】ループフィルタ７は、位相誤差を平滑化す
る。そして、電圧制御発振器（ＶＣＯ）８は、ループフ
ィルタ７の出力に応じた周波数（位相）のクロックを発
生する。このクロックは、サンプラー２のサンプルクロ
ックとして利用される。

【００８４】第２のスイッチ１４は、アクジション時
に、加算器２８をループフィルタ７に接続し、トラッキ
ング時に、加算器２４をループフィルタ７に接続するた
めのものである。

【００８５】（１＋Ｄ）等化器９は、サンプラー２の出
力を（１＋Ｄ）等化するものである。（１＋Ｄ）等化器
９は、位相誤差演算器５のレジスタ２０の入力と出力と
を加算する加算器１５を有する。最尤検出器１０は、
（１＋Ｄ）等化器９の出力を５値判定した後、最尤検出
するものである。この最尤検出器１０では、５値判定し
ているが、エラーがあっても、最尤検出により救済でき
る。

【００８６】（１ーＤ）等化器１１は、プリコーダー９
４（図１７）の特性をキャンセルする。（１ーＤ）等化
器１１は、レジスタ１６と、レジスタ１６の入力と出力
との排他的論理和をとるＥＸＯＲ回路１７とを有する。
（１、７）デコーダー１２は、（１、７）符号を元の符
号に、デコードする。これにより、再生データが得られ
る。

【００８７】このようにして、（１、７）符号化拡張パ
ーシャルレスポンス再生方式において、アクジションパ
ターンに、「１００」の繰り返しパターンを用いること
により、十分な振幅の引き込み信号が得られる。このた
め、振幅から位相誤差を演算しても、正確な位相誤差を
演算できる。

【００８８】又、位相誤差演算のため、２値に仮判定し
て、状態数を少なくしても、３サンプルの位相誤差の加
算により、位相演算誤差をキャンセルすることができ
る。このため、アクジション時の判定状態数を少なくす
ることができ、正確な位相誤差演算が可能となる。

【００８９】図４は、本発明の第２の実施の形態のリー
ドチャネルのブロック図である。図４は、ＥＥＰＲ４の
リードチャネルを示している。図４において、図１で示
したものと同一のものは、同一の記号で示してある。

【００９０】仮判定器３は、０．５レベルの第１のスレ
ッシュホールド値とサンプル値とを比較する第１の比較
器３１と、ー０．５レベルの第２のスレッシュホールド
値とサンプル値とを比較する第２の比較器３２とを有す
る。

【００９１】第４のレジスタ２９は、位相誤差演算器５
のレジスタ２１の判定値を１サンプル遅延する。第５の
レジスタ３０は、第４のレジスタ２９の判定値を１サン
プル遅延する。第５のレジスタ３０の出力は、仮判定器
３に入力される。仮判定器３は、第５のレジスタ３０の
出力に応じて、比較器３１、３２を選択する。

【００９２】この実施例は、仮判定のスレッシュホール
ド値を、仮判定値に応じて変化するものである。図２、
図３に示したように、「１００」のアクジションパター
ンが、６Ｔの周期を有することから、仮判定値は、
「１、１、１、ー１、ー１、ー１」に変化する。即ち、
仮判定値は、３Ｔの間隔で変化する。このため、３サン
プル前の仮判定値から、次のサンプルの仮判定値を予測
できる。

【００９３】即ち、仮判定値を３つのレジスタ２１、２
９、３０で３サンプル分遅延する。この３サンプル遅延
した仮判定値により、仮判定器３のスレッシュホールド
値を選択する。これにより、アクジションパターンの仮
判定値が「１」のレベルの信号に対しては、０．５のス
レッシュホールド値が選択され、仮判定値が「ー１」の
レベルの信号に対しては、ー０．５のスレッシュホール
ド値が選択される。

【００９４】このため、仮判定値を予測して、スレッシ
ュホールド値を変化するため、より正確な仮判定ができ
る。これにより、判定状態を少なくしても、正確な位相
誤差を演算できる。

【００９５】図５は、本発明の第３の実施の形態のブロ
ック図である。図５は、ＥＥＰＲ４のリードチャネルの
仮判定器３と、位相誤差演算器５と、３ビット加算器６
のみを示す。尚、図５において、図４で説明したものと
同一のものは、同一の記号で示してある。

【００９６】図５において、第３の比較器３３は、サン
プル値と０レベルのスレッシュホールド値とを比較し
て、仮判定値を決定する。第３のスイッチ１３ａは、ア
クジションの初期時に、第３の比較器３３を位相誤差演
算器５に接続し、アクジションの初期時を経過後、第１
及び第２の比較器３１、３２を位相誤差演算器５に接続
する。

【００９７】図４で説明した３サンプル前の仮判定値に
より、第１及び第２の比較器３１、３２を選択する時
に、アクジションの初期時には、３サンプル前の仮判定
値が存在しないため、初期値が必要となる。

【００９８】この実施例は、アクジションの初期時に
は、第３のスイッチ１３ａを第３の比較器３３に接続
し、第３の比較器３３により、０レベルのスレッシュホ
ールド値により仮判定値を決定する。そして、初期値が
得られた時に、第３のスイッチ１３ａを第１及び第２の
比較器３１、３２に接続して、３サンプル前の仮判定値
により、スレッシュホールド値を変化するものである。

【００９９】このようにすると、初期値が正確に得られ
るため、仮判定値に応じてスレッシュホールド値を正確
に変化することができる。

【０１００】図６は、本発明の第４の実施の形態のブロ
ック図である。図６は、ＥＥＰＲ４のリードチャネルを
示し、図１で示したものと同一のものは、同一の記号で
示してある。

【０１０１】図６において、ＦＩＲ（Finite Impulse R
esponse)フィルタ３４は、奇数タップのフィルタで構成
されている。ＦＩＲフィルタ３４は、等化器１の等化特
性を補うために設けられる。又、位相誤差演算器は、ア
クジション時の位相誤差を演算する第１の位相誤差演算
器５ａと、トラッキング時の位相誤差を演算する第２の
位相誤差演算器５ｂとで構成されている。

【０１０２】第１の位相誤差演算器５ａは、図１で示し
た位相誤差演算器５と同様に、２つのレジスタ２０ａ、
２１ａと、２つの乗算器２２ａ、２３ａと、加算器２４
ａとを有する。第２の位相誤差演算器５ｂは、図１で示
した位相誤差演算器５と同様に、２つのレジスタ２０
ｂ、２１ｂと、２つの乗算器２２ｂ、２３ｂと、加算器
２４ｂとを有する。

【０１０３】この実施例では、奇数タップのＦＩＲフィ
ルタ３４を設けた場合に、ＦＩＲフィルタ３４の入力
が、アクジションの位相誤差判定の入力とされ、ＦＩＲ
フィルタ３４の出力が、トラッキングの位相誤差判定の
入力とされることを示す。

【０１０４】図７は、本発明の第５の実施の形態のブロ
ック図である。図７は、ＥＥＰＲ４のリードチャネルを
示し、図１及び図６で示したものと同一のものは、同一
の記号で示してある。

【０１０５】図７において、ＦＩＲ（Finite Impulse R
esponse)フィルタ３５は、偶数タップのフィルタで構成
されている。ＦＩＲフィルタ３５は、等化器１の等化特
性を補うために設けられる。（１＋Ｄ）等化器３６は、
サンプラー２の出力を（１＋Ｄ）等化して、アクジショ
ンの位相誤差演算器５ａに入力する。

【０１０６】又、位相誤差演算器は、アクジション時の
位相誤差を演算する第１の位相誤差演算器５ａと、トラ
ッキング時の位相誤差を演算する第２の位相誤差演算器
５ｂとで構成されている。即ち、第１の位相誤差演算器
５ａは、図１で示した位相誤差演算器５と同様に、２つ
のレジスタ２０ａ、２１ａと、２つの乗算器２２ａ、２
３ａと、加算器２４ａとを有する。第２の位相誤差演算
器５ｂは、図１で示した位相誤差演算器５と同様に、２
つのレジスタ２０ｂ、２１ｂと、２つの乗算器２２ｂ、
２３ｂと、加算器２４ｂとを有する。

【０１０７】この実施例では、偶数タップのＦＩＲフィ
ルタ３５を設けた場合に、ＦＩＲフィルタ３５の入力
が、アクジションの位相誤差判定の入力とされ、ＦＩＲ
フィルタ３５の出力が、トラッキングの位相誤差判定の
入力とされることを示す。そして、偶数タップのＦＩＲ
フィルタ３５では、入力と出力に１サンプル分の位相差
が生じることから、（１＋Ｄ）等化器３６を設けて、位
相差を補償する。

【０１０８】図８は、本発明の第６の実施の形態のブロ
ック図、図９は、図８の動作説明図である。図８は、Ｍ
ＭＥＰＲ４のリードチャネル回路の一部を示す。図８に
おいて、図１で示したものと同一のものは、同一の記号
で示してある。

【０１０９】図８において、ゲイン制御アンプ３７は、
磁気ヘッド９０の読み取り出力の振幅を一定にするよう
振幅制御する。拡張パーシャルレスポンス等化器１は、
（１＋１．５Ｄ＋Ｄ² ）の等化特性を有する等化器１ａ
で構成されている。等化器１ａは、ゲイン制御アンプ３
７の出力を、（１＋１．５Ｄ＋Ｄ² ）の等化を行う。

【０１１０】サンプラー２は、アナログ／デジタル変換
器２ａで構成されている。アナログ／デジタル変換器２
ａは、等化器１ａの出力をデジタル値に変換する。アナ
ログ／デジタル変換器２ａの出力は、図１で説明した
（１＋Ｄ）等化器９により（１＋Ｄ）等化される。そし
て、図１に示した最尤検出器１０、（１ーＤ）等化器１
１、（１、７）デコーダー１２により、再生データが得
られる。

【０１１１】アナログ／デジタル変換器２ａの出力は、
ＰＬＬ回路３〜８で、位相同期に利用される。このＰＬ
Ｌ回路３〜８は、図１で説明したように、第１の仮判定
器３と、第２の仮判定器４と、位相誤差演算器５と、３
ビット加算器６と、ループフィルタ７と、ＶＣＯ８とか
らなる。

【０１１２】ＡＧＣ（Automatic Gain Control）回路３
８は、ＰＬＬ回路３〜８の第１の仮判定器３の仮判定値
と、（１＋Ｄ）等化器９の出力とからゲイン制御アンプ
３７のゲインを決定する。

【０１１３】図９は、図２及び図３の等化波形で示した
周期６Ｔの「１００」のアクジションパターンが、（１
＋Ｄ）等化器９で（１＋Ｄ）等化された波形である。図
９に示すように、この波形は、６Ｔの周期内で、レベル
０、２＋ａ、２＋ａ、０、ー２ーａ、ー２ーａのパター
ンである。尚、（１＋１．５Ｄ＋Ｄ² ）のＭＭＥＰＲ４
では、ａは、「０．５」である。

【０１１４】図９では、このパターンと、図１で説明し
た仮判定値（２値判定値）との関係を示す。ＡＧＣ回路
３８は、仮判定値が前のサンプルの仮判定値と同一の値
を示す時に、（１＋Ｄ）等化器９の出力レベルＬを検出
する。ＡＧＣ回路３８は、目標レベル（２＋ａ）又は
（ー２ーａ）と、この出力レベルＬとの差に応じて、ゲ
イン制御アンプ３７のゲインを調整する。

【０１１５】即ち、図９に示すように、ゲインが適正に
調整されていれば、前のサンプルの仮判定値が「１」
で、現サンプル時の仮判定値が「１」である時に、（１
＋Ｄ）等化器９の出力レベルＬは、目標振幅レベル「２
＋ａ」である。同様に、ゲインが適正に調整されていれ
ば、前のサンプルの仮判定値が「ー１」で、現サンプル
時の仮判定値が「ー１」である時に、（１＋Ｄ）等化器
９の出力レベルＬは、目標振幅レベル「ー２ーａ」であ
る。

【０１１６】これを利用して、ＡＧＣ回路３８は、仮判
定値が連続して「１」又は「ー１」である時に、その振
幅レベルと、目標振幅レベルとの差に応じて、ゲイン制
御回路３７のゲインを調整する。

【０１１７】このように、「１００」のアクジションパ
ターンを利用して、ゲイン制御回路のゲインを調整する
ことができる。

【０１１８】図１０は、本発明の第７の実施の形態のブ
ロック図である。図１０は、ＭＭＥＰＲ４のリードチャ
ネルを示す。図１０は、ＭＭＥＰＲ４のリードチャネル
回路の一部を示す。図１０において、図１及び図８で示
したものと同一のものは、同一の記号で示してある。

【０１１９】ＤＣオフセット調整回路３９は、ＰＬＬ回
路３〜８の第１の仮判定器３の仮判定値と、（１＋Ｄ）
等化器９の出力とからアナログ／デジタル変換器２ａの
ＤＣオフセット値を調整する。

【０１２０】図９で示したように、周期６Ｔの「１０
０」のアクジションパターンが、（１＋Ｄ）等化器９で
（１＋Ｄ）等化されたパターンにおいては、仮判定値が
変化した時に、振幅レベルは、「０」のはずである。Ｄ
Ｃオフセット調整回路３９は、仮判定値が前のサンプル
の仮判定値と変化した時に、（１＋Ｄ）等化器９の出力
レベルＬを検出する。ＤＣオフセット調整回路３９は、
目標レベル「０」と、この出力レベルＬとの差に応じ
て、アナログ／デジタル変換器２ａのＤＣオフセット値
を調整する。

【０１２１】即ち、図９に示すように、ＤＣオフセット
値が適正に調整されていれば、前のサンプルの仮判定値
が「ー１」で、現サンプル時の仮判定値が「１」である
時に、（１＋Ｄ）等化器９の出力レベルＬは、オフセッ
ト調整レベル「０」である。同様に、ＤＣオフセット値
が適正に調整されていれば、前のサンプルの仮判定値が
「１」で、現サンプル時の仮判定値が「ー１」である時
に、（１＋Ｄ）等化器９の出力レベルＬは、オフセット
調整レベル「０」である。

【０１２２】これを利用して、ＤＣオフセット調整回路
３９は、仮判定値が変化した時に、その振幅レベルと、
オフセット調整レベルとの差に応じて、アナログ／デジ
タル変換回路２ａのＤＣオフセット値を調整する。

【０１２３】このように、「１００」のアクジションパ
ターンを利用して、アナログ／デジタル変換器のＤＣオ
フセット値を調整することができる。

【０１２４】図１１は、本発明の第８の実施の形態のブ
ロック図である。図１１は、ＥＥＰＲ４のリードチャネ
ル回路の一部を示す。図１１において、図１及び図８で
示したものと同一のものは、同一の記号で示してある。

【０１２５】この実施例では、アクジション時に、サン
プラーの出力から振幅レベルを求め、振幅制御するもの
である。乗算器３９は、サンプラー２の出力を２乗演算
する。第６のレジスタ４０は、乗算器３９の出力を１サ
ンプル遅延する。第７のレジスタ４１は、第６のレジス
タ４０の出力を１サンプル遅延する。第８のレジスタ４
２は、第７のレジスタ４１の出力を１サンプル遅延す
る。

【０１２６】加算器４３は、３つのレジスタ４０、４
１、４２の出力を加算する。差演算回路４４は、加算器
４３の加算出力から所定のＡＧＣ調整レベルを差し引
き、誤差を演算する。ＡＧＣ回路３８は、演算された誤
差からゲイン制御回路３７のゲインを調整する。

【０１２７】この実施例では、サンプラーの出力の自乗
演算結果を３サンプル分加算した値を利用している。即
ち、サンプラーの出力は、ｙ（ｎＴ＋τ）である。τ
は、位相誤差であり、Ｔはサンプル間隔である。サンプ
ラーの出力を自乗演算した後、３サンプル加算した値Ｖ
ａは、以下の（２７）式で示される。

【０１２８】 Ｖａ＝y(nT＋τ)²＋y(T (n＋1)＋τ)²＋y(T (n＋2)＋τ)² （２７） 又、「１００」アクジションパターンでは、Ｖを振幅値
とすると、y(nT＋τ)＝V ・sin(τ＋π/6) 、y(T(n ＋
1)＋τ) ＝V ・sin(τ＋π/2) 、y(T(n ＋2)＋τ) ＝V
・sin(τ＋5 π/6) であるから、（２７）式にこれを代
入すると、（２８）式が得られる。

【０１２９】 Ｖａ＝V² sin( τ＋π/6)²＋sin(τ＋π/2)²＋ sin( τ＋5 π/6)² （２８） （２８）式を展開すると、（２９）式が得られる。

【０１３０】 Ｖａ＝３V²／２ （２９） 即ち、位相誤差τは、キャンセルされる。この検出振幅
値Ｖａに対し、振幅制御する。このようにすると、クロ
ックが非同期であっても、振幅を求めることができる。
このため、位相同期が確定する前に、ＡＧＣ調整するこ
とができる。このため、振幅レベルが適正な状態で、位
相引き込みを行うことができる。

【０１３１】図１２は、本発明の第９の実施の形態のブ
ロック図である。図１３は、図１２のトラッキング判定
器の構成図、図１４は、図１３の変換テーブルの構成
図、図１５は、図１４のＭＭＥＰＲ４の状態遷移の説明
図、図１６は、変換テーブルの動作説明図である。

【０１３２】図１２は、ＭＭＥＰＲ４のリードチャネル
回路を示している。図１２において、図１に示したもの
と同一のものは、同一の記号で示してある。（１＋１．
５Ｄ＋Ｄ² ）等化器１ａは、磁気ヘッドの読み取り出力
を、（１＋１．５Ｄ＋Ｄ² ）等化する。第２の仮判定器
４ａは、トラッキング時に、２つの判定レベルと、前後
の判定値とから、サンプル出力を５値に判定する。

【０１３３】トラッキング（第２の）判定器２ａは、図
１３のように構成されている。３値判定器４０は、サン
プル出力ｙ（ｎ）を、２つのスレッシュホールドレベル
（０．５、ー０．５）と比較して、〔１＋ａ、１〕、
０、〔ー１、ー１ーａ〕の３グループに仮判定する。

【０１３４】レジスタ４１は、３値判定器４０の出力を
１サンプル遅延する。レジスタ４２は、レジスタ４１の
出力を１サンプル遅延する。レジスタ４３は、サンプル
出力ｙ（ｎ）を１サンプル遅延する。レジスタ４４は、
レジスタ４３の出力を１サンプル遅延する。

【０１３５】比較器４５は、レジスタ４３の出力ｙ
（ｎ）と、レジスタ４４の出力ｙ（ｎー１）とを比較
し、比較結果を出力する。比較器４６は、サンプル出力
ｙ（ｎ＋１）と、レジスタ４３の出力ｙ（ｎ）とを比較
して、比較結果を出力する。

【０１３６】変換テーブル４７は、３グループに判定さ
れた結果及び前後のサンプル値との大小結果により、５
値判定値を出力する。変換テーブル４７は、図１４のよ
うに構成されている。

【０１３７】この変換テーブルを説明する。先ず、図１
５に示すように、（１、７）ＲＬＬ符号のプリコーダで
変換された後のＭＭＥＰＲの状態は、６つの状態（００
０、００１、０１１、１００、１１０、１１１）をと
る。この状態遷移を図１５に示す。この状態遷移は、例
えば、状態「００１」から状態「０１１」に遷移する時
は、振幅ｙ（ｎ）は、「１．５」である。この時、前の
サンプルの振幅値ｙ（ｎー１）は、状態「０００」から
状態「００１」の遷移の振幅「１」か、状態「１００」
から状態「００１」への遷移の振幅「０」かのいずれか
である。同様に、次のサンプルの振幅値ｙ（ｎ＋１）
は、状態「０１１」から状態「１１１」への遷移の振幅
「１」か、状態「０１１」から状態「１１０」への遷移
の振幅「０」かのいずれかである。

【０１３８】同様に、状態「０１１」から状態「１１
１」に遷移する時は、振幅ｙ（ｎ）は、「１」である。
この時、前のサンプルの振幅値ｙ（ｎー１）は、状態
「００１」から状態「０１１」の遷移の振幅「１．５」
である。同様に、次のサンプルの振幅値ｙ（ｎ＋１）
は、状態「１１１」から状態「１１１」への遷移の振幅
「０」か、状態「１１１」から状態「１１０」への遷移
の振幅「ー１」かのいずれかである。

【０１３９】この事は、前後のサンプル値を参照するこ
とにより、現サンプルが、「１」か「１．５」かを判定
することができることを示す。即ち、ｙ（ｎ）＞０．５
である時に、ｙ（ｎー１）＞０．５である時は、ｙ
（ｎ）≧ｙ（ｎー１）なら、判定値Ｘ（ｎ）は、「１＋
ａ」である。逆に、ｙ（ｎ）＜ｙ（ｎー１）なら、判定
値Ｘ（ｎ）は、「１」である。

【０１４０】次に、ｙ（ｎ）＞０．５である時に、ｙ
（ｎ＋１）＞０．５である時は、ｙ（ｎ）≧ｙ（ｎ＋
１）なら、判定値Ｘ（ｎ）は、「１＋ａ」である。逆
に、ｙ（ｎ）＜ｙ（ｎ＋１）なら、判定値Ｘ（ｎ）は、
「１」である。

【０１４１】又、ー０．５＜ｙ（ｎ）＜０．５であれ
ば、当然判定値Ｘ（ｎ）は、「０」である。

【０１４２】同様にして、「ー１．５」と「ー１」とを
判別する。即ち、状態「１１０」から状態「１１０」に
遷移する時は、振幅ｙ（ｎ）は、「ー１．５」である。
この時、前のサンプルの振幅値ｙ（ｎー１）は、状態
「０１１」から状態「１１０」の遷移の振幅「０」か、
状態「１１１」から状態「１１０」への遷移の振幅「ー
１」かのいずれかである。同様に、次のサンプルの振幅
値ｙ（ｎ＋１）は、状態「１００」から状態「００１」
への遷移の振幅「０」か、状態「１００」から状態「０
００」への遷移の振幅「ー１」かのいずれかである。

【０１４３】同様に、状態「１００」から状態「００
０」に遷移する時は、振幅ｙ（ｎ）は、「ー１」であ
る。この時、前のサンプルの振幅値ｙ（ｎー１）は、状
態「１００」から状態「１００」の遷移の振幅「ー１．
５」である。同様に、次のサンプルの振幅値ｙ（ｎ＋
１）は、状態「０００」から状態「０００」への遷移の
振幅「０」か、状態「０００」から状態「１１１」への
遷移の振幅「１」かのいずれかである。

【０１４４】この事は、前後のサンプル値を参照するこ
とにより、現サンプルが、「ー１」か「ー１．５」かを
判定することができることを示す。即ち、ｙ（ｎ）＜ー
０．５である時に、ｙ（ｎー１）＜ー０．５である時
は、ｙ（ｎ）≧ｙ（ｎー１）なら、判定値Ｘ（ｎ）は、
「ー１」である。逆に、ｙ（ｎ）＜ｙ（ｎー１）なら、
判定値Ｘ（ｎ）は、「ー１ーａ」である。

【０１４５】次に、ｙ（ｎ）＜ー０．５である時に、ｙ
（ｎ＋１）＜ー０．５である時は、ｙ（ｎ）≧ｙ（ｎ＋
１）なら、判定値Ｘ（ｎ）は、「ー１」である。逆に、
ｙ（ｎ）＜ｙ（ｎ＋１）なら、判定値Ｘ（ｎ）は、「ー
１ーａ」である。

【０１４６】変換テーブル４７は、図１４に示すような
変換表を有する。そして、変換テーブル４７は、サンプ
ル値ｙ（ｎー１）と、ｙ（ｎ）と、ｙ（ｎ＋１）と、各
スレッシュホールド値（０．５、ー０．５）との比較結
果と、サンプル値ｙ（ｎー１）と、ｙ（ｎ）との大小判
定結果と、サンプル値ｙ（ｎ）とｙ（ｎ＋１）との大小
判定結果とを判定条件として、５値に判定する。

【０１４７】このようにして、図１６に示すように、
（１、７）ＲＬＬ符号の状態遷移を利用すると、〔１＋
ａ、１〕、０、〔ー１、ー１ーａ〕の３グループに判定
しても、前後サンプルの振幅比較により、「１＋ａ」と
「１」とを、「ー１ーａ」と「ー１」とを区別すること
ができる。このため、トラッキング時においても、判定
状態を減らすことができる。従って、トラッキング時の
位相誤差を正確に得ることができる。特に、「１」と
「１．５」と、「ー１」と「ー１．５」とを区別するＭ
ＭＥＰＲにおいては、特に有効である。

【０１４８】前述の変換テーブル（図１４）において、
「ａ」を使用しているのは、ＥＥＰＲ４等の他の拡張パ
ーシャルレスポンスにおいても、同一の変換テーブルを
適用できるからである。

【０１４９】上述の実施の態様の他に、本発明は、次の
ような変形が可能である。

【０１５０】(1) 前述の実施の態様では、ＥＥＰＲ４、
ＭＭＥＰＲ４について説明したが，、ＥＰＲ４、ＭＥＰ
Ｒ４、ＭＭＥＰＲ４、ＭＥＥＰＲ４にも適用できる。

【０１５１】(2) 磁気ディスクのリードチャネルで説明
したが、磁気テープ、光ディスク等の他の記録媒体のリ
ードチャネルにおいても、適用できる。

【０１５２】以上、本発明を実施の形態により説明した
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。

【０１５３】

【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。

【０１５４】(1) （１、７）ＲＬＬ符号の１つである
「１００」をクロック引き込み用パターンとして用いて
いるので、線記録密度を大きくしても、符号間干渉によ
る振幅の低下が少ない。これにより、引き込みパターン
の再生信号の振幅が十分得られるため、クロック引き込
みを安定にできる。

【０１５５】(2) サンプル出力を（１、ー１）に仮判定
し、３サンプル（シンボル）分の位相誤差演算結果を加
えて、位相演算の誤差をキャンセルする。このため、判
定状態を少なくすることができ、アクジション時の振幅
が確定していない時にも、高速に位相引き込みを行うこ
とができる。

【０１５６】(3) トラッキング時には、サンプル出力
を、〔１＋ａ、１〕、０、〔ー１、ー１ーａ〕の３グル
ープに判定し、〔１＋ａと１〕、及び〔ー１とー１ー
ａ〕との区別を、（１、７）ＲＬＬ符号の状態遷移を利
用している。このようにすると、判定状態数が減少する
ため、判定精度が向上する。このため、位相誤差の演算
誤差が少なくなり、位相同期を安定に行うことができ
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態のブロック図である。

【図２】図１のクロック引き込みパターンの説明図であ
る。

【図３】図１の位相誤差演算の説明図である。

【図４】本発明の第２の実施の形態のブロック図であ
る。

【図５】本発明の第３の実施の形態のブロック図であ
る。

【図６】本発明の第４の実施の形態のブロック図であ
る。

【図７】本発明の第５の実施の形態のブロック図であ
る。

【図８】本発明の第６の実施の形態のブロック図であ
る。

【図９】図８の実施の形態の動作説明図である。

【図１０】本発明の第７の実施の形態のブロック図であ
る。

【図１１】本発明の第８の実施の形態のブロック図であ
る。

【図１２】本発明の第９の実施の形態のブロック図であ
る。

【図１３】図１２のトラッキング判定器の構成図であ
る。

【図１４】図１３の変換テーブルの構成図である。

【図１５】図１４の説明のための状態遷移の説明図であ
る。

【図１６】図１４の動作の説明のための動作説明図であ
る。

【図１７】従来技術の構成図である。

【図１８】パーシャルレスポンスのスペクトル図であ
る。

【図１９】パーシャルレスポンスの説明図である。

【図２０】セクタの構成図である。

【図２１】従来の引き込みパターンの説明図である。

【符号の説明】

１ 等化器 ２ サンプラー ３ 第１の仮判定器 ４ 第２の仮判定器 ５ 位相誤差演算器 ６ ３ビット加算器 ７ ループフィルタ ８ 電圧制御発振器 ９ （１＋Ｄ）等化器 １０ 最尤検出器 １１ （１ーＤ）等化器 １２ （１、７）デコーダ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 BC01 BC02 FG01 GL02 GL20 GL28 GL31 GM14 GM26 5J060 AA03 BB03 CC01 CC21 CC58 DD12 DD13 DD44 KK03 KK05 KK12 5K029 AA01 CC07 DD02 HH03 HH05 HH13 HH21 HH26 LL01 5K047 AA12 CC12 FF18 GG22 GG45 MM33 MM38 MM43

Claims (22)

【特許請求の範囲】
1. 【請求項１】 記録媒体から読みだされた記録信号を拡
   張パーシャルレスポンス等化した後、位相同期する拡張
   パーシャルレスポンスの位相同期方法において、 前記記録信号を拡張パーシャルレスポンス等化するステ
   ップと、 前記等化出力をクロックによりサンプルするステップ
   と、 前記記録媒体のアクジション領域に書き込まれた６Ｔ周
   期（Ｔはサンプル周期）のギャップパターンのサンプル
   出力を（１、ー１）の２値に仮判定するステップと、 前記仮判定値と前記サンプル出力とから位相誤差を演算
   するステップと、 ３サンプル分の前記誤差誤差を加算するステップと、 前記加算結果に応じた位相のクロックを発生するステッ
   プとを有することを特徴とする拡張パーシャルレスポン
   スの位相同期方法。
2. 【請求項２】 請求項１の拡張パーシャルレスポンスの
   位相周期方法において、 前記等化するステップは、（１，７）ＲＬＬ符号により
   符号化された記録信号と等化するステップで構成され、 前記仮判定するステップは、「１００」のギャップパタ
   ーンのサンプル出力を（１，ー１）の２値に仮判定する
   ステップで構成されることを特徴とする拡張パーシャル
   レスポンスの位相同期方法。
3. 【請求項３】 請求項１の拡張パーシャルレスポンスの
   位相同期方法において、 前記サンプル出力を５値に判定するステップと、 前記５値判定出力と前記サンプル出力から前記位相誤差
   を演算するステップと、 アクジション時には、前記加算結果に応じた位相のクロ
   ックを発生し、トラッキング時には、前記位相誤差に応
   じた位相のクロックを発生するステップとを更に有する
   ことを特徴とする拡張パーシャルレスポンスの位相同期
   方法。
4. 【請求項４】 請求項１の拡張パーシャルレスポンスの
   位相同期方法において、 前記仮判定値を保持するステップを更に有し、 前記仮判定するステップは、 前記保持値に応じて、第１のスレッシュホールド値又は
   第２のスレッシュホールド値とを選択するステップと、 選択されたスレッシュホールド値と前記サンプル出力と
   を比較するステップとから構成されることを特徴とする
   拡張パーシャルレスポンスの位相同期方法。
5. 【請求項５】 請求項４の拡張パーシャルレスポンスの
   位相同期方法において、 前記仮判定するステップは、 前記サンプル出力の極性により、前記サンプル出力を２
   値に判定し、且つ前記保持値を初期化する初期化ステッ
   プを更に有することを特徴とする拡張パーシャルレスポ
   ンスの位相同期方法。
6. 【請求項６】 記録媒体から読みだされた記録信号を拡
   張パーシャルレスポンス等化した後、位相同期する拡張
   パーシャルレスポンスの位相同期方法において、 前記記録信号を拡張パーシャルレスポンス等化するステ
   ップと、 前記等化出力をクロックによりサンプルするステップ
   と、 前記サンプル出力を３グループ〔１＋ａ、１〕、０、
   〔ー１、ー１ーａ〕の仮判定値に分類するステップと、 前記サンプル出力の前後のサンプル出力との大小関係
   と、前記分類された３グループの仮判定値とから前記サ
   ンプル出力を５値に判定する判定ステップと、 前記５値判定値と前記サンプル出力とから位相誤差を演
   算する誤差演算ステップと、 前記位相誤差に応じた位相のクロックを発生するクロッ
   ク発生ステップとを有することを特徴とする拡張パーシ
   ャルレスポンスの位相同期方法。
7. 【請求項７】 請求項６の拡張パーシャルレスポンスの
   位相同期方法において、 前記判定ステップは、 前記仮判定値が、〔１＋ａ、１〕のグループである時
   に、前記前後のサンプル出力とそのサンプル出力との大
   小関係から「１＋ａ」又は「１」に判定し、前記仮判定
   値が、〔ー１、ー１ーａ〕のグループである時に、前記
   前後のサンプル出力とそのサンプル出力との大小関係か
   ら「ー１ーａ」又は「ー１」に判定するステップを有す
   ることを特徴とする拡張パーシャルレスポンスの位相同
   期方法。
8. 【請求項８】 請求項１の拡張パーシャルレスポンスの
   位相同期方法において、 前記サンプル出力を３グループ〔１＋ａ、１〕、０、
   〔ー１、ー１ーａ〕の仮判定値に分類するステップと、 前記サンプル出力の前後のサンプル出力との大小関係
   と、前記分類された３グループの仮判定値とから前記サ
   ンプル出力を５値に判定する判定ステップと更に有し、 前記誤差演算ステップは、 アクジション時に、前記仮判定値と前記サンプル出力と
   から位相誤差を演算するステップと、トラッキング時に
   は、前記５値判定値と前記サンプル出力とから位相誤差
   を演算するステップとから成り、 前記クロック発生ステップは、 前記アクジション時に、前記加算結果に応じた位相のク
   ロックを発生するステップと、 前記トラッキング時に、前記位相誤差に応じた位相のク
   ロックを発生するステップとを有することを特徴とする
   拡張パーシャルレスポンスの位相同期方法。
9. 【請求項９】 記録媒体から読みだされた記録信号を拡
   張パーシャルレスポンス等化した後、位相同期する拡張
   パーシャルレスポンスの位相同期回路において、 前記記録信号を拡張パーシャルレスポンス等化する等化
   器と、 前記等化出力をクロックによりサンプルするサンプラー
   と、 前記サンプル出力の位相誤差を検出し、且つ前記記録信
   号の位相に同期するクロックを生成する位相同期回路と
   を有し、 前記位相同期回路は、 前記記録媒体のアクジション領域に書き込まれた６Ｔ周
   期（Ｔはサンプル周期）のギャップパターンのサンプル
   出力を（１、ー１）の２値に仮判定する仮判定器と、 前記仮判定値と前記サンプル出力とから位相誤差を演算
   する位相誤差演算器と、 ３サンプル分の前記誤差誤差を加算する加算器と、 前記加算結果に応じた位相のクロックを発生するクロッ
   ク発生器とを有することを特徴とする拡張パーシャルレ
   スポンスの位相同期回路。
10. 【請求項１０】 請求項９の拡張パーシャルレスポンス
    の位相同期回路において、 前記サンプル出力を５値に判定する５値判定器を更に有
    し、 前記誤差演算器は、アクジション時に、前記仮判定値と
    前記サンプル出力とから位相誤差を演算し、トラッキン
    グ時に、前記５値判定出力と前記サンプル出力から前記
    位相誤差を演算する演算器で構成され、 前記クロック発生器は、前記アクジション時には、前記
    加算結果に応じた位相のクロックを発生し、トラッキン
    グ時には、前記位相誤差に応じた位相のクロックを発生
    する発生器で構成されることを特徴とする拡張パーシャ
    ルレスポンスの位相同期回路。
11. 【請求項１１】 請求項９の拡張パーシャルレスポンス
    の位相同期回路において、 前記仮判定値を保持するレジスタを更に有し、 前記仮判定器は、 前記保持値に応じて、第１のスレッシュホールド値又は
    第２のスレッシュホールド値とを選択して、選択された
    スレッシュホールド値と前記サンプル出力とを比較する
    判定回路から構成されることを特徴とする拡張パーシャ
    ルレスポンスの位相同期回路。
12. 【請求項１２】 請求項１１の拡張パーシャルレスポン
    スの位相同期回路において、 前記仮判定器は、 前記サンプル出力の極性により、前記サンプル出力を２
    値に判定し、且つ前記保持値を初期化する初期化回路を
    更に有することを特徴とする拡張パーシャルレスポンス
    の位相同期回路。
13. 【請求項１３】 記録媒体から読みだされた記録信号を
    拡張パーシャルレスポンス等化した後、位相同期する拡
    張パーシャルレスポンスの位相同期回路において、 前記記録信号を拡張パーシャルレスポンス等化するため
    の等化器と、 前記等化器の出力をクロックによりサンプルするサンプ
    ラーと、 前記サンプル出力の位相誤差を検出し、且つ前記記録信
    号の位相に同期するクロックを生成する位相同期回路と
    を有し、 前記位相同期回路は、 前記サンプル出力を３グループ〔１＋ａ、１〕、０、
    〔ー１、ー１ーａ〕の仮判定値に分類する分類器と、 前記サンプル出力の前後のサンプル出力との大小関係
    と、前記分類された３グループの仮判定値とから前記サ
    ンプル出力を５値に判定する判定器と、 前記５値判定値と前記サンプル出力とから位相誤差を演
    算する誤差演算器と、 前記位相誤差に応じた位相のクロックを発生するクロッ
    ク発生器とを有することを特徴とする拡張パーシャルレ
    スポンスの位相同期回路。
14. 【請求項１４】 請求項１３の拡張パーシャルレスポン
    スの位相同期回路において、 前記判定器は、 前記仮判定値が、〔１＋ａ、１〕のグループである時
    に、前記前後のサンプル出力とそのサンプル出力との大
    小関係から「１＋ａ」又は「１」に判定し、前記仮判定
    値が、〔ー１、ー１ーａ〕のグループである時に、前記
    前後のサンプル出力とそのサンプル出力との大小関係か
    ら「ー１ーａ」又は「ー１」に判定する判定器で構成さ
    れることを特徴とする拡張パーシャルレスポンスの位相
    同期回路。
15. 【請求項１５】 請求項９の拡張パーシャルレスポンス
    の位相同期回路において、 前記サンプル出力を３グループ〔１＋ａ、１〕、０、
    〔ー１、ー１ーａ〕の仮判定値に分類する分類器と、 前記サンプル出力の前後のサンプル出力との大小関係
    と、前記分類された３グループの仮判定値とから前記サ
    ンプル出力を５値に判定する５値判定器と更に有し、 前記誤差演算器は、 アクジション時に、前記仮判定値と前記サンプル出力と
    から位相誤差を演算し、トラッキング時には、前記５値
    判定値と前記サンプル出力とから位相誤差を演算する演
    算器から成り、 前記クロック発生器は、 前記アクジション時に、前記加算結果に応じた位相のク
    ロックを発生し、前記トラッキング時に、前記位相誤差
    に応じた位相のクロックを発生する発生器で構成される
    ことを特徴とする拡張パーシャルレスポンスの位相同期
    回路。
16. 【請求項１６】 記録媒体から読みだされた記録信号を
    拡張パーシャルレスポンス等化した後、復号化する拡張
    パーシャルレスポンスのリードチャネル回路において、 前記記録信号を拡張パーシャルレスポンス等化するため
    の等化器と、 前記等化器の出力をクロックによりサンプルするサンプ
    ラーと、 前記サンプル出力から復号信号を得る復号器と、 前記サンプル出力の位相誤差を検出し、且つ前記記録信
    号の位相に同期するクロックを生成する位相同期回路と
    を有し、 前記位相同期回路は、 前記記録媒体のアクジション領域に書き込まれた６Ｔ周
    期（Ｔはサンプル周期）のギャップパターンのサンプル
    出力を（１、ー１）の２値に仮判定する仮判定器と、 前記仮判定値と前記サンプル出力とから位相誤差を演算
    する誤差演算器と、 ３サンプル分の前記誤差演算器の出力を加算する加算器
    と、 前記加算出力に応じた位相のクロックを発生するクロッ
    ク発生器とを有することを特徴とする拡張パーシャルレ
    スポンスのリードチャネル回路。
17. 【請求項１７】 請求項１６の拡張パーシャルレスポン
    スのリードチャネル回路において、 前記記録信号の振幅を制御するゲイン制御回路と、 前記復号器に含まれ、前記サンプル出力を（１＋Ｄ）等
    化する第２の等化器と、 前記仮判定値が変化しないサンプル値における前記第２
    の等化器の出力を用いて、前記自動ゲイン制御回路のゲ
    インを調整する自動ゲイン制御回路とを有することを特
    徴とする拡張パーシャルレスポンスのリードチャネル回
    路。
18. 【請求項１８】 請求項１６の拡張パーシャルレスポン
    スのリードチャネル回路において、 前記復号器に含まれ、前記サンプル出力を（１＋Ｄ）等
    化する第２の等化器と、 前記仮判定値が変化するサンプル値における前記第２の
    等化器の出力を用いて、前記サンプラーのＤＣオフセッ
    ト値を調整するオフセット調整回路とを有することを特
    徴とする拡張パーシャルレスポンスのリードチャネル回
    路。
19. 【請求項１９】 請求項１６の拡張パーシャルレスポン
    スのリードチャネル回路において、 前記サンプル出力を５値に判定する５値判定器と、 前記５値判定器の出力と前記サンプル出力とから前記位
    相誤差を演算する第２の誤差演算器と、 アクジション時には、前記加算器の出力を前記クロック
    発生器に入力し、トラッキング時には、前記第２の誤差
    演算器の出力を前記クロック発生器に入力するスイッチ
    と、 前記サンプル出力を補償するための奇数タップのＦＩＲ
    フィルタを設け、 前記５値判定器は、前記ＦＩＲフィルタの出力が入力さ
    れ、前記仮判定器は、前記サンプラーの出力が入力され
    ることを特徴とする拡張パーシャルレスポンスのリード
    チャネル回路。
20. 【請求項２０】 請求項１６の拡張パーシャルレスポン
    スのリードチャネル回路において、 前記サンプル出力を５値に判定する５値判定器と、 前記５値判定器の出力と前記サンプル出力とから前記位
    相誤差を演算する第２の誤差演算器と、 アクジション時には、前記加算器の出力を前記クロック
    発生器に入力し、トラッキング時には、前記第２の誤差
    演算器の出力を前記クロック発生器に入力するスイッチ
    と、 前記サンプル出力を補償するための偶数タップのＦＩＲ
    フィルタと、 前記サンプル出力を（１＋Ｄ）等化する第３の等化器を
    設け、 前記５値判定器は、前記ＦＩＲフィルタの出力が入力さ
    れ、前記仮判定器は、前記第３の等化器の出力が入力さ
    れることを特徴とする拡張パーシャルレスポンスのリー
    ドチャネル回路。
21. 【請求項２１】 請求項１６の拡張パーシャルレスポン
    スのリードチャネル回路において、 前記記録信号の振幅を制御するゲイン制御回路と、 前記サンプル出力を２乗演算する乗算器と、 ３サンプル分の乗算出力を加算する加算器と、 前記加算出力に応じて、前記自動ゲイン制御回路のゲイ
    ンを調整する自動ゲイン制御回路とを有することを特徴
    とする拡張パーシャルレスポンスのリードチャネル回
    路。
22. 【請求項２２】 請求項１６の拡張パーシャルレスポン
    スのリードチャネル回路において、 前記位相同期回路は、 前記サンプル出力を３グループ〔１＋ａ、１〕、０、
    〔ー１、ー１ーａ〕の仮判定値に分類する分類器と、 前記サンプル出力の前後のサンプル出力との大小関係
    と、前記分類された３グループの仮判定値とから前記サ
    ンプル出力を５値に判定する５値判定器と更に有し、 前記誤差演算器は、 アクジション時に、前記仮判定値と前記サンプル出力と
    から位相誤差を演算し、トラッキング時には、前記５値
    判定値と前記サンプル出力とから位相誤差を演算する演
    算器から成り、 前記クロック発生器は、 前記アクジション時に、前記加算結果に応じた位相のク
    ロックを発生し、前記トラッキング時に、前記位相誤差
    に応じた位相のクロックを発生する発生器で構成される
    ことを特徴とする拡張パーシャルレスポンスのリードチ
    ャネル回路。