JP2000068228A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000068228A JP2000068228A JP10253285A JP25328598A JP2000068228A JP 2000068228 A JP2000068228 A JP 2000068228A JP 10253285 A JP10253285 A JP 10253285A JP 25328598 A JP25328598 A JP 25328598A JP 2000068228 A JP2000068228 A JP 2000068228A
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Abstract
(57)【要約】
【課題】基板の不純物領域と接続する微細なコンタクト
ホールを容易にしかも基板へのダメージを防止しながら
形成し、またコンタクト抵抗も小さくする。 【解決手段】シリコン基板１の表面に素子分離４、ゲー
ト電極３及びその上側面の酸化膜２を形成し、不純領領
域８を形成する。次に、金属膜５を全面に形成する。次
に、金属膜５上にレジストマスク６を選択的に形成す
る。次に、レジストマスク６をエッチングマスクとして
金属膜５を不純物領域８が露出しないようにエッチング
して、金属床５２とその上の金属柱５１とからなる電極
５３を形成する。金属床５２は、不純物領域８を全面に
覆うように形成する。次に、層間絶縁膜７を全面に形成
する。次に、層間絶縁膜７をエッチングして金属柱５１
を露出させる。次に、金属柱５１と接続する金属上配線
５４を層間絶縁膜７上に選択的に形成する。
ホールを容易にしかも基板へのダメージを防止しながら
形成し、またコンタクト抵抗も小さくする。 【解決手段】シリコン基板１の表面に素子分離４、ゲー
ト電極３及びその上側面の酸化膜２を形成し、不純領領
域８を形成する。次に、金属膜５を全面に形成する。次
に、金属膜５上にレジストマスク６を選択的に形成す
る。次に、レジストマスク６をエッチングマスクとして
金属膜５を不純物領域８が露出しないようにエッチング
して、金属床５２とその上の金属柱５１とからなる電極
５３を形成する。金属床５２は、不純物領域８を全面に
覆うように形成する。次に、層間絶縁膜７を全面に形成
する。次に、層間絶縁膜７をエッチングして金属柱５１
を露出させる。次に、金属柱５１と接続する金属上配線
５４を層間絶縁膜７上に選択的に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にＭＯＳ（Metal-Oxide-Semicond
uctor ）型トランジスタを備える半導体装置およびその
製造方法に関する。
の製造方法に関し、特にＭＯＳ（Metal-Oxide-Semicond
uctor ）型トランジスタを備える半導体装置およびその
製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ型トランジスタを備える半導体装
置２００を製造するには、図２（Ａ）に示すように、ま
ず、ゲート電極３、拡散層等の不純物領域８をシリコン
等の半導体基板１に作り込んだ後、図２（Ｂ）に示すよ
うに、層間絶縁膜１７を基板１上に形成し、その後、図
２（Ｃ）に示すように、リソグラフィー技術を用いてコ
ンタクトホール形成用の開口１６１を備えるエッチング
マスク１６を層間絶縁膜１７上に形成し、その後、図２
（Ｄ）に示すように、エッチングマスク１６をマスクと
して層間絶縁膜１７をエッチングして不純物領域８を露
出するコンタクトホール１７１を形成する。次に、図２
（Ｅ）に示すように、スパッタ、ＣＶＤなどの手法を用
いて、層間絶縁膜１７上にコンタクトホール１７１を通
じて不純物領域８と接続する配線１５０を作る。
置２００を製造するには、図２（Ａ）に示すように、ま
ず、ゲート電極３、拡散層等の不純物領域８をシリコン
等の半導体基板１に作り込んだ後、図２（Ｂ）に示すよ
うに、層間絶縁膜１７を基板１上に形成し、その後、図
２（Ｃ）に示すように、リソグラフィー技術を用いてコ
ンタクトホール形成用の開口１６１を備えるエッチング
マスク１６を層間絶縁膜１７上に形成し、その後、図２
（Ｄ）に示すように、エッチングマスク１６をマスクと
して層間絶縁膜１７をエッチングして不純物領域８を露
出するコンタクトホール１７１を形成する。次に、図２
（Ｅ）に示すように、スパッタ、ＣＶＤなどの手法を用
いて、層間絶縁膜１７上にコンタクトホール１７１を通
じて不純物領域８と接続する配線１５０を作る。
【０００３】
【発明が解決しようとする課題】上記従来の製造方法や
従来の製造方法で製造した半導体装置２００には次のよ
うな問題点がある。
従来の製造方法で製造した半導体装置２００には次のよ
うな問題点がある。
【０００４】１．基板１の不純物領域８との接続はコン
タクトホール１７１内の導電体のみを介して行っている
ので、微細なコンタクトホール１７１では、基板１と配
線１５０との間でコンタクト抵抗が大きくなる。０．２
μｍφ以下では１００Ω以上になる。
タクトホール１７１内の導電体のみを介して行っている
ので、微細なコンタクトホール１７１では、基板１と配
線１５０との間でコンタクト抵抗が大きくなる。０．２
μｍφ以下では１００Ω以上になる。
【０００５】２．基板１の不純物領域８をコンタクトホ
ール１７１に露出させるために層間絶縁膜１７をオーバ
ーエッチングするが、層間絶縁膜１７をオーバーエッチ
ングしている間基板１をエッチングすることになるた
め、基板１にプラズマによるダメージが形成される。
ール１７１に露出させるために層間絶縁膜１７をオーバ
ーエッチングするが、層間絶縁膜１７をオーバーエッチ
ングしている間基板１をエッチングすることになるた
め、基板１にプラズマによるダメージが形成される。
【０００６】３．コンタクトホール１７１形成用のレジ
ストマスク１６を作る際には、コンタクトホール形成用
の開口１６１形成するが、この開口１６１は抜きパター
ンであるのでそのホール径を制御するのが困難である。
また、抜きパターンでは、ステッパーの性能上の限界を
超える微細な配線パターンの形成ができない。
ストマスク１６を作る際には、コンタクトホール形成用
の開口１６１形成するが、この開口１６１は抜きパター
ンであるのでそのホール径を制御するのが困難である。
また、抜きパターンでは、ステッパーの性能上の限界を
超える微細な配線パターンの形成ができない。
【０００７】４．微細なコンタクトホール１７１のエッ
チングではエッチストップという現象がおき、不純物領
域８を露出する微細なコンタクトホール１７１を形成す
ることができない。
チングではエッチストップという現象がおき、不純物領
域８を露出する微細なコンタクトホール１７１を形成す
ることができない。
【０００８】５．微細なコンタクトホール１７１では金
属等の導電体の埋め込みが困難である。
属等の導電体の埋め込みが困難である。
【０００９】従って、本発明の目的は、基板の不純物領
域を接続する微細なコンタクトホールを容易に形成で
き、コンタクト形成時に基板へのダメージを防止でき、
しかもコンタクト抵抗を小さくできる半導体装置の製造
方法、および基板の不純物領域を微細なコンタクトホー
ルで接続してもコンタクト抵抗を小さくできる半導体装
置を提供することにある。
域を接続する微細なコンタクトホールを容易に形成で
き、コンタクト形成時に基板へのダメージを防止でき、
しかもコンタクト抵抗を小さくできる半導体装置の製造
方法、および基板の不純物領域を微細なコンタクトホー
ルで接続してもコンタクト抵抗を小さくできる半導体装
置を提供することにある。
【００１０】
【課題を解決するための手段】請求項１によれば、半導
体基板の一主面に不純物領域が前記不純物領域の表面の
一部または全部を前記一主面から露出して形成された前
記半導体基板の前記一主面上に、少なくとも前記不純物
領域の前記露出する一部または全部の表面を覆って導電
膜を形成する工程と、エッチングマスクであって、前記
一主面の上方から前記一主面の方を見た場合に、前記エ
ッチングマスクの投影面積が前記不純物領域の露出する
面積よりも小さいエッチングマスクを、前記導電膜上に
選択的に形成する工程と、前記エッチングマスクをマス
クとして前記導電膜をエッチングして、前記不純物領域
上の第１の副電極と、前記第１の副電極上の第２の副電
極であって前記一主面の上方から前記一主面の方を見た
場合に前記第２の副電極の投影面積が前記第１の副電極
の投影面積よりも小さい前記第２の副電極とを備える電
極を形成する工程と、を備えることを特徴とする半導体
装置の製造方法が提供される。
体基板の一主面に不純物領域が前記不純物領域の表面の
一部または全部を前記一主面から露出して形成された前
記半導体基板の前記一主面上に、少なくとも前記不純物
領域の前記露出する一部または全部の表面を覆って導電
膜を形成する工程と、エッチングマスクであって、前記
一主面の上方から前記一主面の方を見た場合に、前記エ
ッチングマスクの投影面積が前記不純物領域の露出する
面積よりも小さいエッチングマスクを、前記導電膜上に
選択的に形成する工程と、前記エッチングマスクをマス
クとして前記導電膜をエッチングして、前記不純物領域
上の第１の副電極と、前記第１の副電極上の第２の副電
極であって前記一主面の上方から前記一主面の方を見た
場合に前記第２の副電極の投影面積が前記第１の副電極
の投影面積よりも小さい前記第２の副電極とを備える電
極を形成する工程と、を備えることを特徴とする半導体
装置の製造方法が提供される。
【００１１】請求項２によれば、前記導電膜を形成する
前記工程が、前記半導体基板の前記一主面に前記不純物
領域が前記一主面上に形成された絶縁体の開口部から前
記不純物領域の表面の一部または全部を露出して形成さ
れた前記半導体基板の前記一主面上に、少なくとも前記
不純物領域の前記開口部に露出する部分を全面に覆って
前記導電膜を形成する工程であり、前記電極を形成する
前記工程が、前記エッチングマスクをマスクとして前記
導電膜をエッチングして、前記不純物領域の前記開口部
に露出する部分を全面に覆って前記絶縁体の前記開口部
内に存在する前記第１の副電極と、前記第１の副電極上
の前記第２の副電極であって前記一主面の上方から前記
一主面の方を見た場合に前記第２の副電極の投影面積が
前記第１の副電極の投影面積よりも小さい前記第２の副
電極とを備える前記電極を形成する工程であることを特
徴とする請求項１記載の半導体装置の製造方法が提供さ
れる。
前記工程が、前記半導体基板の前記一主面に前記不純物
領域が前記一主面上に形成された絶縁体の開口部から前
記不純物領域の表面の一部または全部を露出して形成さ
れた前記半導体基板の前記一主面上に、少なくとも前記
不純物領域の前記開口部に露出する部分を全面に覆って
前記導電膜を形成する工程であり、前記電極を形成する
前記工程が、前記エッチングマスクをマスクとして前記
導電膜をエッチングして、前記不純物領域の前記開口部
に露出する部分を全面に覆って前記絶縁体の前記開口部
内に存在する前記第１の副電極と、前記第１の副電極上
の前記第２の副電極であって前記一主面の上方から前記
一主面の方を見た場合に前記第２の副電極の投影面積が
前記第１の副電極の投影面積よりも小さい前記第２の副
電極とを備える前記電極を形成する工程であることを特
徴とする請求項１記載の半導体装置の製造方法が提供さ
れる。
【００１２】請求項３によれば、前記第１の副電極と前
記第２の副電極とが同一の導電材料で出来ていることを
特徴とする請求項１または２記載の半導体装置の製造方
法が提供される。
記第２の副電極とが同一の導電材料で出来ていることを
特徴とする請求項１または２記載の半導体装置の製造方
法が提供される。
【００１３】請求項４によれば、半導体基板の一主面に
不純物領域が形成された前記半導体基板の前記一主面上
に導電膜を形成する工程と、前記導電膜上にエッチング
マスクを選択的に形成する工程と、前記エッチングマス
クをマスクとして前記導電膜を前記不純物領域が露出し
ないようにエッチングする工程と、を備えることを特徴
とする半導体装置の製造方法が提供される。
不純物領域が形成された前記半導体基板の前記一主面上
に導電膜を形成する工程と、前記導電膜上にエッチング
マスクを選択的に形成する工程と、前記エッチングマス
クをマスクとして前記導電膜を前記不純物領域が露出し
ないようにエッチングする工程と、を備えることを特徴
とする半導体装置の製造方法が提供される。
【００１４】請求項１乃至４のいずれかに記載の半導体
装置の製造方法においては、好ましくは、前記不純物領
域が、ソース領域および／またはドレイン領域である。
装置の製造方法においては、好ましくは、前記不純物領
域が、ソース領域および／またはドレイン領域である。
【００１５】また、好ましくは、上記各請求項記載のよ
うにして導電膜をエッチング形成した後、導電膜を埋め
る層間絶縁膜を形成し、その後この層間絶縁膜をエッチ
ング等により加工して導電膜を露出させ、その後、露出
した導電膜を接続する導電体により所定の配線等を形成
する。
うにして導電膜をエッチング形成した後、導電膜を埋め
る層間絶縁膜を形成し、その後この層間絶縁膜をエッチ
ング等により加工して導電膜を露出させ、その後、露出
した導電膜を接続する導電体により所定の配線等を形成
する。
【００１６】請求項５によれば、半導体基板と、前記半
導体基板の一主面に形成された不純物領域と、前記不純
物領域上に形成された電極と、前記電極上に形成された
柱状電極とを備え、前記一主面の上方から前記一主面の
方を見た場合に、前記電極の投影面積が前記柱状電極の
投影面積よりも大きいことを特徴とする半導体装置が提
供される。
導体基板の一主面に形成された不純物領域と、前記不純
物領域上に形成された電極と、前記電極上に形成された
柱状電極とを備え、前記一主面の上方から前記一主面の
方を見た場合に、前記電極の投影面積が前記柱状電極の
投影面積よりも大きいことを特徴とする半導体装置が提
供される。
【００１７】請求項６によれば、前記半導体基板の一主
面上に形成された絶縁体であって、前記不純物領域を露
出する開口部を備える前記絶縁体をさらに備え、前記電
極が前記不純物領域の前記開口部に露出する部分を全面
に覆って前記絶縁体の前記開口部内に設けられているこ
とを特徴とする請求項５記載の半導体装置が提供され
る。
面上に形成された絶縁体であって、前記不純物領域を露
出する開口部を備える前記絶縁体をさらに備え、前記電
極が前記不純物領域の前記開口部に露出する部分を全面
に覆って前記絶縁体の前記開口部内に設けられているこ
とを特徴とする請求項５記載の半導体装置が提供され
る。
【００１８】請求項５または６記載の半導体装置におい
ては、好ましくは、前記不純物領域が、ソース領域およ
び／またはドレイン領域である。
ては、好ましくは、前記不純物領域が、ソース領域およ
び／またはドレイン領域である。
【００１９】請求項７によれば、前記電極と前記柱状電
極とが同一の導電材料で出来ていることを特徴とする請
求項５または６記載の半導体装置が提供される。
極とが同一の導電材料で出来ていることを特徴とする請
求項５または６記載の半導体装置が提供される。
【００２０】
【発明の実施の形態】層間絶縁膜にコンタクトホールを
形成し、そのコンタクトホールに配線を埋め込むのでは
なく、先に基板と層間絶縁膜上を走る配線とをつなぐポ
ールを形成することにより、従来技術の上記問題点は解
決できる。層間絶縁膜を形成する前に金属膜を形成して
おき、その後、ゲート電極もしくは素子分離膜と基板と
の間まで金属膜をエッチングするが、この際、基板に形
成された拡散層等の不純物領域が露出しないように金属
膜を残すことにより、不純物領域は金属で覆われること
になるのでコンタクト抵抗が大幅に減少し、また基板を
エッチングしないのでプラズマによるダメージが基板に
形成されない。その後、層間絶縁膜を形成し、層間絶縁
膜をエッチング等により加工して金属膜からなるポール
を露出させ、その後ポールに接続する所定の配線パター
ンを形成する。このようにすれば、微細配線化が容易に
出来、導通がとりやすく、拡散層にも余分なダメージが
加わらないという高信頼性が実現可能な半導体装置が提
供される。
形成し、そのコンタクトホールに配線を埋め込むのでは
なく、先に基板と層間絶縁膜上を走る配線とをつなぐポ
ールを形成することにより、従来技術の上記問題点は解
決できる。層間絶縁膜を形成する前に金属膜を形成して
おき、その後、ゲート電極もしくは素子分離膜と基板と
の間まで金属膜をエッチングするが、この際、基板に形
成された拡散層等の不純物領域が露出しないように金属
膜を残すことにより、不純物領域は金属で覆われること
になるのでコンタクト抵抗が大幅に減少し、また基板を
エッチングしないのでプラズマによるダメージが基板に
形成されない。その後、層間絶縁膜を形成し、層間絶縁
膜をエッチング等により加工して金属膜からなるポール
を露出させ、その後ポールに接続する所定の配線パター
ンを形成する。このようにすれば、微細配線化が容易に
出来、導通がとりやすく、拡散層にも余分なダメージが
加わらないという高信頼性が実現可能な半導体装置が提
供される。
【００２１】本発明はこのような知見に基づくものであ
り、次に、本発明の一実施の形態を図面を参照して説明
する。
り、次に、本発明の一実施の形態を図面を参照して説明
する。
【００２２】図１（Ａ）〜（Ｇ）は、本発明の半導体装
置およびその製造方法を説明するために工程順に示した
概略断面図である。
置およびその製造方法を説明するために工程順に示した
概略断面図である。
【００２３】まず、図１（Ａ）に示すように、シリコン
基板１の表面にＬＯＣＯＳ（LocalOxidation of Silico
n）工程によりフィールド酸化膜からなる素子分離４を
形成する。その後、シリコン基板１の表面にゲート酸化
膜（図示せず。）を形成し、その後、ゲート電極３を形
成し、その後、ゲート電極３の上面および側面に酸化膜
２を形成する。その後、シリコン基板１の表面に不純物
を導入してソース領域およびドレイン領域となる不純領
領域８をシリコン基板１の表面に形成する。
基板１の表面にＬＯＣＯＳ（LocalOxidation of Silico
n）工程によりフィールド酸化膜からなる素子分離４を
形成する。その後、シリコン基板１の表面にゲート酸化
膜（図示せず。）を形成し、その後、ゲート電極３を形
成し、その後、ゲート電極３の上面および側面に酸化膜
２を形成する。その後、シリコン基板１の表面に不純物
を導入してソース領域およびドレイン領域となる不純領
領域８をシリコン基板１の表面に形成する。
【００２４】次に、図１（Ｂ）に示すように、平坦化さ
れた金属膜５を基板１の全面にわたって形成する。
れた金属膜５を基板１の全面にわたって形成する。
【００２５】その後、図１（Ｃ）に示すように、金属膜
５の上にレジストを基板１の全面に形成し、露光・現像
してレジストマスク６を選択的に形成する。
５の上にレジストを基板１の全面に形成し、露光・現像
してレジストマスク６を選択的に形成する。
【００２６】その後、図１（Ｄ）に示すように、このレ
ジストマスク６をエッチングマスクとして金属膜５を不
純物領域８が露出しないようにエッチングして、金属床
５２とその上の金属柱５１とからなる電極５３を形成す
る。金属床５２は、素子分離４のフィールド酸化膜とゲ
ート電極３の側面の酸化膜２との間に露出する不純物領
域８の露出部分全面を覆って形成されており、また、素
子分離４のフィールド酸化膜とゲート電極３の側面の酸
化膜２とで囲まれる領域内のみに存在している。金属床
５２の投影面積はその上の金属柱５１の投影面積よりも
大きい。
ジストマスク６をエッチングマスクとして金属膜５を不
純物領域８が露出しないようにエッチングして、金属床
５２とその上の金属柱５１とからなる電極５３を形成す
る。金属床５２は、素子分離４のフィールド酸化膜とゲ
ート電極３の側面の酸化膜２との間に露出する不純物領
域８の露出部分全面を覆って形成されており、また、素
子分離４のフィールド酸化膜とゲート電極３の側面の酸
化膜２とで囲まれる領域内のみに存在している。金属床
５２の投影面積はその上の金属柱５１の投影面積よりも
大きい。
【００２７】その後、図１（Ｅ）に示すように、層間絶
縁膜７をシリコン基板１の全面に形成する。
縁膜７をシリコン基板１の全面に形成する。
【００２８】その後、図１（Ｆ）に示すように、層間絶
縁膜７をエッチングして金属柱５１を露出させる。
縁膜７をエッチングして金属柱５１を露出させる。
【００２９】その後、図１（Ｇ）に示すように、金属柱
５１と接続する金属上配線５４を層間絶縁膜７上に選択
的に形成する。
５１と接続する金属上配線５４を層間絶縁膜７上に選択
的に形成する。
【００３０】本実施の形態においては、次のような作用
・効果がある。
・効果がある。
【００３１】１．拡散層等の不純物領域８全体を電極５
３の金属床５２が覆うため、コンタクト抵抗を非常に小
さくすることができる（通常の方法で形成されるコンタ
クト抵抗に比べ約１０分の１）。
３の金属床５２が覆うため、コンタクト抵抗を非常に小
さくすることができる（通常の方法で形成されるコンタ
クト抵抗に比べ約１０分の１）。
【００３２】２．金属膜５をエッチングする際、基板１
をエッチングしないので、基板１に対するプラズマダメ
ージが小さい。
をエッチングしないので、基板１に対するプラズマダメ
ージが小さい。
【００３３】３．金属柱５１形成用レジストマスク６を
金属膜５上に形成する際、レジストマスク６は残しパタ
ーンとなるため、抜きパターンに比べ、その最小加工サ
イズを小さくすることができ、一世代前のステッパーで
も露光可能となる。
金属膜５上に形成する際、レジストマスク６は残しパタ
ーンとなるため、抜きパターンに比べ、その最小加工サ
イズを小さくすることができ、一世代前のステッパーで
も露光可能となる。
【００３４】４．金属柱５１形成用のレジストマスク６
の位置が多少ゲート電極３にかかっても、ゲート電極３
と金属膜５との間には既に絶縁膜である酸化膜２が存在
するので、ポール５１とゲート電極３との間で短絡を起
こすことなく基板１とのコンタクトをとることができ
る。従って、通常の方法に比べマスクの重ね合わせ精度
が低くて済む。これに対して図２を参照して説明した従
来の方法では、コンタクトホール１７１形成用のレジス
トマスク１６を作る際に重ね合わせ精度が悪いと、その
後のレジストマスク１６をマスクとして層間絶縁膜１７
をエッチングしてコンタクトホール１７１を形成する際
に、ゲート電極３の上や側面に形成された酸化膜２をエ
ッチングしてしまい、コンタクト配線とゲート電極３の
間で短絡が起きることがあった。
の位置が多少ゲート電極３にかかっても、ゲート電極３
と金属膜５との間には既に絶縁膜である酸化膜２が存在
するので、ポール５１とゲート電極３との間で短絡を起
こすことなく基板１とのコンタクトをとることができ
る。従って、通常の方法に比べマスクの重ね合わせ精度
が低くて済む。これに対して図２を参照して説明した従
来の方法では、コンタクトホール１７１形成用のレジス
トマスク１６を作る際に重ね合わせ精度が悪いと、その
後のレジストマスク１６をマスクとして層間絶縁膜１７
をエッチングしてコンタクトホール１７１を形成する際
に、ゲート電極３の上や側面に形成された酸化膜２をエ
ッチングしてしまい、コンタクト配線とゲート電極３の
間で短絡が起きることがあった。
【００３５】５．金属膜５をエッチングする際、通常の
コンタクトホール形成工程とは異なり、エッチングされ
る面積が大きいため、エッチストップが起こらない。
コンタクトホール形成工程とは異なり、エッチングされ
る面積が大きいため、エッチストップが起こらない。
【００３６】６．予め金属柱５１を形成しておき、その
後層間絶縁膜７を形成するので、微細なホールに金属を
埋め込む技術は不要である。
後層間絶縁膜７を形成するので、微細なホールに金属を
埋め込む技術は不要である。
【００３７】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、基板の不純物領域を接続する微細なコンタクトホー
ルを容易に形成でき、コンタクト形成時に基板へのダメ
ージを防止でき、しかもコンタクト抵抗を小さくでき
る。また、本発明の半導体装置によれば、基板の不純物
領域を微細なコンタクトホールで接続してもコンタクト
抵抗を小さくできる。
ば、基板の不純物領域を接続する微細なコンタクトホー
ルを容易に形成でき、コンタクト形成時に基板へのダメ
ージを防止でき、しかもコンタクト抵抗を小さくでき
る。また、本発明の半導体装置によれば、基板の不純物
領域を微細なコンタクトホールで接続してもコンタクト
抵抗を小さくできる。
【図１】本発明の半導体装置およびその製造方法を説明
するための概略断面図である。
するための概略断面図である。
【図２】従来の半導体装置およびその製造方法を説明す
るための概略断面図である。
るための概略断面図である。
１…シリコン基板 ２…酸化膜 ３…ゲート電極 ４…素子分離 ５…金属膜 ８…不純物領域 ５０…金属配線 ５１…金属柱 ５２…金属床 ５３…電極 ５４…金属上配線 ６…レジストマスク ７…層間絶縁膜 １００…半導体装置
Claims (7)
- 【請求項１】半導体基板の一主面に不純物領域が前記不
純物領域の表面の一部または全部を前記一主面から露出
して形成された前記半導体基板の前記一主面上に、少な
くとも前記不純物領域の前記露出する一部または全部の
表面を覆って導電膜を形成する工程と、 エッチングマスクであって、前記一主面の上方から前記
一主面の方を見た場合に、前記エッチングマスクの投影
面積が前記不純物領域の露出する面積よりも小さいエッ
チングマスクを、前記導電膜上に選択的に形成する工程
と、 前記エッチングマスクをマスクとして前記導電膜をエッ
チングして、前記不純物領域上の第１の副電極と、前記
第１の副電極上の第２の副電極であって前記一主面の上
方から前記一主面の方を見た場合に前記第２の副電極の
投影面積が前記第１の副電極の投影面積よりも小さい前
記第２の副電極とを備える電極を形成する工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項２】前記導電膜を形成する前記工程が、 前記半導体基板の前記一主面に前記不純物領域が前記一
主面上に形成された絶縁体の開口部から前記不純物領域
の表面の一部または全部を露出して形成された前記半導
体基板の前記一主面上に、少なくとも前記不純物領域の
前記開口部に露出する部分を全面に覆って前記導電膜を
形成する工程であり、 前記電極を形成する前記工程が、 前記エッチングマスクをマスクとして前記導電膜をエッ
チングして、前記不純物領域の前記開口部に露出する部
分を全面に覆って前記絶縁体の前記開口部内に存在する
前記第１の副電極と、前記第１の副電極上の前記第２の
副電極であって前記一主面の上方から前記一主面の方を
見た場合に前記第２の副電極の投影面積が前記第１の副
電極の投影面積よりも小さい前記第２の副電極とを備え
る前記電極を形成する工程であることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項３】前記第１の副電極と前記第２の副電極とが
同一の導電材料で出来ていることを特徴とする請求項１
または２記載の半導体装置の製造方法。 - 【請求項４】半導体基板の一主面に不純物領域が形成さ
れた前記半導体基板の前記一主面上に導電膜を形成する
工程と、 前記導電膜上にエッチングマスクを選択的に形成する工
程と、 前記エッチングマスクをマスクとして前記導電膜を前記
不純物領域が露出しないようにエッチングする工程と、 を備えることを特徴とする半導体装置の製造方法。 - 【請求項５】半導体基板と、 前記半導体基板の一主面に形成された不純物領域と、 前記不純物領域上に形成された電極と、 前記電極上に形成された柱状電極とを備え、 前記一主面の上方から前記一主面の方を見た場合に、前
記電極の投影面積が前記柱状電極の投影面積よりも大き
いことを特徴とする半導体装置。 - 【請求項６】前記半導体基板の一主面上に形成された絶
縁体であって、前記不純物領域を露出する開口部を備え
る前記絶縁体をさらに備え、 前記電極が前記不純物領域の前記開口部に露出する部分
を全面に覆って前記絶縁体の前記開口部内に設けられて
いることを特徴とする請求項６記載の半導体装置。 - 【請求項７】前記電極と前記柱状電極とが同一の導電材
料で出来ていることを特徴とする請求項５または６記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10253285A JP2000068228A (ja) | 1998-08-24 | 1998-08-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10253285A JP2000068228A (ja) | 1998-08-24 | 1998-08-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000068228A true JP2000068228A (ja) | 2000-03-03 |
Family
ID=17249165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10253285A Pending JP2000068228A (ja) | 1998-08-24 | 1998-08-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000068228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020048615A (ko) * | 2000-12-18 | 2002-06-24 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
| JP2009099993A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造 |
-
1998
- 1998-08-24 JP JP10253285A patent/JP2000068228A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020048615A (ko) * | 2000-12-18 | 2002-06-24 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
| JP2009099993A (ja) * | 2007-10-17 | 2009-05-07 | Toshiba Corp | デュアル・ストレス・ライナ・プロセスと共存できる逆テーパ・コンタクト構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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