JP2000048064A - Ｌｓｉ遅延解析方式 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩの遅延解析に要する作業時間を短縮可能
にするＬＳＩ遅延解析方式を提供する。 【解決手段】観測開始点・終点入力による遅延解析に加
えて、論理シミュレーション時の観測経路をデータベー
スに格納し、遅延解析時にデータベースの格納データを
出力して使用することにより自動的に観測経路を検索し
て遅延時間の計算及び遅延結果をファイルに格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延解析方式、特
にＬＳＩ（大規模集積回路）設計における遅延解析方式
に関する。

【０００２】

【従来の技術】ＬＳＩ、特にデジタル回路のＬＳＩにあ
っては、回路設計時に各信号の遅延時間が問題となる。
複数の信号に遅延が生じ、各信号間に遅延時間差がある
と出力信号中にグリッチと称されるノイズが発生する。
このグリッチはデジタル回路の誤動作の原因となる。

【０００３】斯るＬＳＩ設計時に遅延解析を行うこと
は、高信頼性のＬＳＩを得る為に必須である。従来、斯
る目的の為の方式又は装置は、例えば、特開平６−１９
５４０７号公報の「信号伝播経路解析装置」、特開平７
−２４９０５８号公報の「集積回路設計装置」及び特開
平４−１２８６６１号公報の「線路ディレイ試験装置」
等に開示されている。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
の技術のＬＳＩ遅延解析技法にあっては、論理（ロジッ
ク）を考慮していない為に、信号経路検索を入手により
行うので、解析作業に長時間を要する。

【０００５】ＬＳＩ設計において、入力からフリップフ
ロップ（以下Ｆ／Ｆという）間、Ｆ／ＦとＦ／Ｆ間、Ｆ
／Ｆと出力間のゲートと配線の遅延解析は、シミュレー
ションを実行する。即ち、観測開始点から終了点間を波
形ビューア（ディスプレイ）に表示させて目視により観
測するか、遅延観測開始点及び終了点名を入力して経路
及び遅延をテキスト画面上に表示させる遅延解析ツール
（静的遅延解析ツール）を使用していた。

【０００６】シミュレーションによる遅延解析の方法
は、テストパターンで回路をシミュレーションし、シミ
ュレータの波形表示機能で始点と終点の波形時間差を観
測することで遅延値を求めていた。表示方法は、指定し
た観測地点間の論理セル及び配線遅延の合計値を表示
し、目視で観測を行っていた。

【０００７】また、遅延解析ツールによる解析は、始点
及び終点の観測点を指定して経路及び論理セル毎の配線
遅延値を算出していた。表示方法は論理に関係なく指定
した全経路の遅延値を全てテキストに表示する。

【０００８】現在ＨＤＬ設計の普及に伴い、論理合成ツ
ールの使用が増えているが、遅延解析を行う場合の入力
となる論理合成後の回路は、組み合わせ回路が最適化さ
れている為、遅延解析を行った場合、出力された結果が
論理的にどの経路を通った遅延なのか把握するのは難し
く、設計者は回路図をもとに遅延と共に経路の解析も行
う必要があった。

【０００９】また、上述した特開平６−１９５４０７号
公報に開示の「信号伝播経路解析装置」は、シミュレー
ションにより信号経路を解析し、データベースに格納す
る。しかし、この従来技術は、シミュレーショインの解
析効率を改善することを目的としている。その為に、シ
ミュレーション中に信号の変化点をデータベースに格納
し、解析時に各論理素子の入出力間の経路を特定して、
信号の流れに沿って順次上流側の伝播経路を検索して行
く技法である。これによると、シミュレーション中に変
化点情報を全てデータベースにダンプする必要がある。
従って、データベースの容量が膨大となり、またデータ
ベースから情報を抽出する場合、多大な時間を要すると
いう欠点があった。

【００１０】そこで、本発明の目的は、解析を短時間で
効率よく実行可能なＬＳＩ遅延解析方式を提供すること
にある。

【００１１】

【課題を解決するための手段】前述の課題を解決するた
めに、本発明によるＬＳＩ遅延解析方式は、次のような
特徴的な構成を備えている。

【００１２】（１）設計された複数の論理セルを有する
ＬＳＩ検証回路の遅延解析を行うＬＳＩ遅延解析方法に
おいて、前記遅延解析を行う前に前記検証回路のシミュ
レーションを行い、前記各倫理セルの状態値をデータベ
ースに格納し、該データベースを前記遅延解析時に使用
するＬＳＩ遅延解析方式。

【００１３】（２）前記データベースには、前記シミュ
レーション時の観測経路データを格納する上記（１）の
ＬＳＩ遅延解析方式。

【００１４】（３）前記遅延解析には前記検証回路の観
測始点、終点入力ステップを有する上記（１）または
（２）のＬＳＩ遅延解析方式。

【００１５】（４）前記遅延解析には信号経路検索ステ
ップを有する上記（３）のＬＳＩ遅延解析方式。

【００１６】（５）検証回路データ及びテストパターン
を入力して論理シミュレーションと、観測始点、終点を
入力し遅延を解析する遅延解析と、前記シミュレーショ
ン結果を格納するデータベースとを備え、前記遅延解析
時の信号経路として前記データベースの格納データを使
用するＬＳＩ遅延解析方式。

【００１７】

【発明の実施の形態】以下、図面を参照して、本発明に
よるＬＳＩ解析装置の好適実施形態を詳細に説明する。

【００１８】図１は、本発明のＬＳＩ遅延解析方式の好
適実施形態の処理フローチャートである。図２は、本発
明により解析される回路モデル例である。また、図３
は、図２の回路モデルに対して本発明によりシミュレー
ションを行った場合の出力波形図である。

【００１９】先ず、図１を参照して本発明のＬＳＩ遅延
解析方式のフローチャートを説明する。テストパターン
１と論理合成等で作成した回路モデル２をシミュレーシ
ョン３に入力する。回路モデル２が、論理的に仕様と同
一動作していると判断した後、回路モデル２が仕様を満
足する遅延で動作するか否か判断する為に、遅延解析ツ
ールを使用する。回路モデル２の入力端子−Ｆ／Ｆの入
力端子間、Ｆ／Ｆの出力端子−回路モデルの出力端子間
の配線及び論理セルの遅延を考慮した遅延解析を以下の
ように実行する。

【００２０】遅延解析を行う回路モデル２にテストパタ
ーン１を入力し、シミュレーション３を行う。夫々のク
ロックパターン（アクティブになっている方のクロック
の立上がり若しくは立下がりエッジ間）毎に、そのクロ
ックエッジで動作しているＦ／Ｆと、そのＦ／Ｆに接続
されたＦ／Ｆの変化で信号値が変化している組合せ回路
の論理セル名とその変化後の０、１、Ｚ（ハイインピー
ダンス）、Ｘ（不定）の論理値を出力し、その情報をシ
ミュレーションデータベースに格納する。

【００２１】その後、遅延解析を行う回路モデル２の信
号経路を検索する為に、先ず、観測始点である回路モデ
ルの入力、若しくはＦ／Ｆの出力端子名と観測終点であ
るＦ／Ｆの入力端子若しくは回路モデルの出力端子名を
入力５する。この観測始点・終点入力５により、先ず、
信号経路検索６により、回路モデル２内の信号線の中か
ら観測始点・終点に関係している全ての信号線及び論理
セルが抽出される。この抽出されたデータに対して、シ
ミュレーション３時に使用したテストパターン１のパタ
ーン値を入力７する。

【００２２】これにより、信号経路検索８により実際に
このパターンで動作している論理セルと信号線を抽出す
る。テストパターンのパターン値入力による信号経路検
索８は、シミュレーション３で作成したシミュレーショ
ンデータベース４を参照し、観測始点・終点入力５で検
索した信号線及び信号経路検索６の中でテストパターン
のパターン値で動作している信号線及び論理セルのみを
抽出することができる。

【００２３】遅延解析を行う信号経路を抽出８した後
は、信号経路の信号線に対して配線遅延情報９と、遅延
ライブラリ１０から抽出した論理セルの遅延情報付加１
１を行い、遅延情報ファイルに格納する。

【００２４】上述した観測始点・終点入力５及びテスト
パターン１のパターン値入力７による信号経路検索８に
より、遅延解析を行う上で論理を考慮した信号経路の遅
延解析を行うことができる。

【００２５】次に、図２及び図３を参照して、本発明を
更に詳細に説明する。図２の回路モデルのシミュレーシ
ョンを行った場合の出力波形図を図３に示す。図２の回
路モデルは２個のＦ／Ｆ２１、２２と６個の論理セルａ
及至ｆを含む。論理セルｃ、ｅ及びｆの出力が夫々出力
Ａ、出力Ｂ及び出力Ｃに接続されている。尚、図２は、
論理合成後の回路であり、組合せ回路部分はどのような
回路構成になっているか設計者には判らないものとす
る。

【００２６】図３は、図２の回路モデルのシミュレーシ
ョン出力波形図であり、（ａ）はクロック、（ｂ）はＦ
／Ｆ２１の出力、（ｃ）はＦ／Ｆ２２の出力、（ｄ）は
出力Ａ、（ｅ）は出力Ｂ及び（ｆ）は出力Ｃである。こ
こで、アクティブエッジは、立上がりエッジであると仮
定する。

【００２７】図２のシミュレーション３を行った際に、
各立上がりエッジ毎に出力の変化があったＦ／Ｆ及び論
理セル名と、その時の変化後の信号値をシミュレーショ
ンデータベース４に格納する。

【００２８】図２の回路モデルでシミュレーションを行
った場合、図３のパターン数αでの出力端子が変更にな
っているＦ／Ｆ及び論理セル名がＦ／Ｆ２１、論理セル
ａ、ｃ、ｄ、ｅであるとした場合、これらＦ／Ｆ及び論
理セル名で変更後の信号値のクロックのパターン毎にデ
ータベース４に格納する。この場合、シミュレーション
データベース４のパターンαの箇所には、Ｆ／Ｆ２１、
ａ、ｃ、ｄ、ｅの名前と変更後の信号値が格納される。
同様に・・・α−２、α−１、α＋１、α＋２、・・・
のクロックパターンのときにも信号値が変化したＦ／Ｆ
及び論理セル名と信号値がデータベース４に格納され
る。

【００２９】Ｆ／Ｆ２１ー出力端子Ｂ間の遅延解析を行
う為の経路検索方法は、観測始点にＦ／Ｆ２１の出力端
子名を入力し、観測終点に出力Ｂの端子名を入力する。
その場合、信号経路検索は、観測始点と終点の間に接続
されている論理セル名を全て出力する。図２の回路モデ
ルの場合には、 Ｆ／Ｆ２１−ａ−ｂ−ｅ出力Ｂ Ｆ／Ｆ２１−ａ−ｄ−ｅ出力Ｂ Ｆ／Ｆ２１−ｆ−ｅ出力Ｂ の３つの経路を検索する。

【００３０】Ｆ／Ｆ２１−出力Ｂの経路を絞る為に、上
述した３経路に対してシミュレーションデータベース４
に格納しているデータを参照する。

【００３１】図３のシミュレーション実行後の波形図よ
りＦ／Ｆ２１の出力端子から出ている信号が出力Ｂに出
力しているのがパターン数αである為、αを入力すると
上記の３経路がシミュレーションデータベース上のαに
格納されている論理セル名とを対応させて一致している
経路を出力させる。シミュレーションデータベース４に
格納されているパターン数αでの論理セル名は、Ｆ／Ｆ
２１−ａ−ｄ−ｅである為に、最終的に検索される経路
はね Ｆ／Ｆ２１−ａ−ｄ−ｅ−出力Ｂ となる。

【００３２】信号経路検索後の信号経路の論理セルにつ
いては、遅延ライブラリ１０から抽出した遅延情報を付
加し、配線についてはレイアウト配線後の配線遅延情報
を付加することで、設計を行った回路モデルの目的の信
号経路の遅延解析を従来より簡単に行うことができる。

【００３３】以上、本発明のＬＳＩ遅延解析方式の好適
実施形態を説明したが、本発明は斯る特定例のみに限定
するべきでなく、特定用途に応じて種々の変形変更が可
能となることが理解できよう。

【００３４】

【発明の効果】上述の説明から理解される如く、本発明
のＬＳＩ遅延解析方式によると、シミュレーションと遅
延解析とを従来別々に行っていた為に、遅延解析を行う
場合に論理が考慮されず、信号経路の検索を人手で行っ
ていた。しかし、本発明のＬＳＩ遅延解析方式による
と、シミュレーションで論理検証を行った結果を使用し
て遅延解析を行うことにより、信号経路の検索が容易に
なり、遅延解析を極めて効率的に行うことが可能であ
る。

【図面の簡単な説明】

【図１】本発明のＬＳＩ遅延解析方式を実施する処理フ
ローチャートである。

【図２】本発明のＬＳＩ遅延解析方式の動作を説明する
為の回路モデルの一例を示す図である。

【図３】図２の回路モデルに対してシミュレーションを
行った場合の出力波形図である。

【符号の説明】

１ テストパターン ２ 検証回路（回路モデル） ３ シミュレーション ４ シミュレーションデータベース ５ 観測始点・終点入力 ６、８ 信号経路検索 ９ 配線遅延情報 １０ 遅延ライブラリ １１ 遅延情報付加 １２ 遅延情報

Claims (5)

【特許請求の範囲】
1. 【請求項１】設計された複数の論理セルを有するＬＳＩ
   検証回路の遅延解析を行うＬＳＩ遅延解析方法におい
   て、前記遅延解析を行う前に前記検証回路のシミュレー
   ションを行い、前記各倫理セルの状態値をデータベース
   に格納し、該データベースを前記遅延解析時に使用する
   ことを特徴とするＬＳＩ遅延解析方式。
2. 【請求項２】前記データベースには、前記シミュレーシ
   ョン時の観測経路データを格納することを特徴とする請
   求項１に記載のＬＳＩ遅延解析方式。
3. 【請求項３】前記遅延解析には前記検証回路の観測始
   点、終点入力ステップを有することを特徴とする請求項
   １または２に記載のＬＳＩ遅延解析方式。
4. 【請求項４】前記遅延解析には信号経路検索ステップを
   有することを特徴とする請求項３に記載のＬＳＩ遅延解
   析方式。
5. 【請求項５】検証回路データ及びテストパターンを入力
   して論理シミュレーションと、観測始点、終点を入力し
   遅延を解析する遅延解析と、前記シミュレーション結果
   を格納するデータベースとを備え、前記遅延解析時の信
   号経路として前記データベースの格納データを使用する
   ことを特徴とするＬＳＩ遅延解析方式。