JP2000047975A - メモリアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】システム性能を向上させ、ＭＰＵ−メモリ間ア
クセスを最小化させることが可能な構造が簡単で汎用性
の高いメモリアクセス制御回路を提供すること 【解決手段】メモリアービタ２２は、非ＭＰＵからのメ
モリアクセスに対して優先処理を扱う。起動アクセス許
可指示部６７は、メモリアービタ２２からの非ＭＰＵか
らのメモリアクセスに対するアクセス許可を受け、メモ
リバスが使用されているとき又は非ＭＰＵからのメモリ
アクセスと該ＭＰＵからのメモリアクセスが同時に発生
し場合以外は、直接ＭＰＵにメモリアクセス使用権を与
える。また、上記以外は、非ＭＰＵからのメモリアクセ
スは、メモリアービタ２２の優先処理の内の回転優先度
処理に回される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、交換機等を制御す
るプロセッサのメモリアクセス制御に関する。

【０００２】

【従来の技術】交換機では、図１に示すように、通信回
線を切り替えるスイッチを制御するための回線交換スイ
ッチ用のＣＰＵ（Central Ｐrocessing Ｕnit ：中央処
理装置）が交換機全体を制御するシステム制御用ＣＰＵ
１とバスＡを介して接続されている。

【０００３】また、交換機の障害時にも対応できるよう
に、システム制御用ＣＰＵ１はシステム制御用ＣＰＵ２
を伴って二重化された構成となっている。このためシス
テム制御用ＣＰＵ１とシステム制御用ＣＰＵ２は後で説
明する図２，図３及び図５の構成を有し、図１において
破線で囲んだ領域は実際には図４に示す構成となってい
る。

【０００４】図２は、メモリ４をＩ／Ｏバス（Ｉ／Ｏが
接続するバス）８上に搭載し、ＭＰＵ（Ｍicro Ｐroce
ssing Ｕnit ：超小型演算処理装置）１は形式変換を行
うバスブリッジ６を介してＩ／Ｏバス８に接続した構成
である。一方、図３は、メモリ４をＭＰＵバス（ＭＰＵ
が接続するバス）１０上に搭載し、Ｉ／Ｏ３は、バスブ
リッジ７を介してＭＰＵバス１０に接続した構成であ
る。

【０００５】図２及び図３の構成を、メモリの二重化構
成（例えば、自系をアクト系とし他系をスタンバイ系）
をとる場合に適用すると、図４及び図５の構成が得られ
る。メモリ４、１４は、メモリバス（メモリが接続する
バス）９、１９を介して、主記憶制御装置２、１２の制
御により、書込みと読出しが行われる。自系と他系は、
メモリ交差バス５、１５を介して、メモリ４、１４間で
の転送が行われる。

【０００６】このメモリ交差バス５、１５を介して、常
時、両者のメモリ内容が一致するように、メモリデータ
の転送が行われる。また、アクト系・スタンドバイ系の
切替時には、旧アクト系から新アクト系へのデータ継承
のためのデータ転送等を行う必要がある。これらのデー
タ転送制御は、主記憶制御装置２、１２によって行われ
る。この主記憶制御装置２、１２は、各バスとメモリバ
スの橋渡しをするバスブリッジとしての機能、メモリ素
子がＤＲＡＭの場合のリフレッシュ回路の機能、エラー
訂正・検出回路の機能を具備している。エラー訂正は、
メモリリード時に行うリアルタイム訂正とある一定期間
毎に自律的にメモリを検査するメモリパトロール機能と
を可能とする。

【０００７】また、主記憶制御装置２、１２は、ＭＰＵ
１、Ｉ／Ｏ３等の外部からのアクセス及び主記憶制御装
置２、１２自身からのメモリフレッシュ、メモリパトロ
ール等の内部からのメモリアクセスに対する調停を行
う。図４の構成では、主記憶制御装置２、１２に対する
メモリバス９の使用を要求するアクセスは、バスブリッ
ジ６を介したＭＰＵ１、Ｉ／Ｏ３、メモリ交差装置５及
び主記憶制御装置自身（メモリフレッシュ及びメモリパ
トロール等の処理のため）から生じる。

【０００８】ＭＰＵ１がメモリアクセスを行う場合、ま
ず、バスブリッジ６を介して、主記憶制御装置２にメモ
リバスの使用を要求する。主記憶制御装置２は、他のメ
モリバスの使用要求とメモリバスの調停を行ってメモリ
アクセスを行う。その結果、その応答をバスブリッジ６
を介して、ＭＰＵ１へ通知する、というハンドシェイク
制御を行う。

【０００９】

【発明が解決しようとする課題】しかし、従来のもの
は、次の問題点を有する。 １．図４及び図５に示す従来技術は、プロセッサシステ
ムを構築する上で、既存システムのインタフェースを生
かしつつ構成する手段であって、既存技術を利用できる
点でメリットはあるものの、バスブリッジ６、７のオー
バヘッドが存在し、システムの性能が劣化するという問
題がある。 ２．従来のようなＭＰＵ等のメモリアクセスマスタとメ
モリ間の一対一構成のメモリアクセス制御を、多（ＭＰ
Ｕ、Ｉ／Ｏ、メモリ交差装置、主記憶制御装置等）対一
構成のメモリアクセス制御に適用した場合、主記憶アク
セス制御回路等の回路構成が複雑になる。また、多対一
構成のアーキテクチャを構成する場合はＤＲＡＭ固有の
リフレッシュ制御（通常はリフレッシュカウンタ、物理
インタフェース制御回路が主記憶制御回路に内蔵されて
いる。）等の固有制御と外部からのメモリアクセスの競
合を回避する制御が困難であるという問題がある。 ３．二重化システム構成とした場合、両系のメモリ間交
絡動作がメモリアクセス動作の従属として動作するた
め、メモリ交差の転送量（例えば、アクト系・スタンド
バイ系の切替時の旧アクト側メモリデータの引継）の増
加があると、システムの動作速度が低下するという問題
がある。 ４．多対一構成のアーキテクチャの場合、ＭＰＵアクセ
スの優先順位がＩ／Ｏ等と同等に制御されるため、シス
テム性能を外部バスアービトレーションのみを改善して
もＭＰＵ処理性能に関しては向上しないという問題があ
る。

【００１０】本発明は、上記問題に鑑みなされたもので
あり、システム性能を向上させ、ＭＰＵ−メモリ間アク
セスを最小化させることが可能なメモリアクセス制御回
路であって、構造が簡単で汎用性の高いメモリアクセス
憶制御回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】請求項１に記載された発
明は、プロセッサＭＰＵと入出力装置Ｉ／Ｏと主記憶装
置２が接続され、該プロセッサ及び該入出力装置から該
主記憶装置へのメモリアクセス要求に対する調停を行う
メモリアービタ２２と、該プロセッサと該入出力装置か
らのメモリアクセス制御する主記憶アクセス回路２１か
らなるメモリアクセス制御回路において、該メモリアー
ビタは、該主記憶装置へのアクセス権を固定の優先処理
によりアクセス許可を行う固定優先処理手段５０と、ア
クセス権をリクエストの状態により遷移させ処理を行う
回転優先度処理手段５１とを有し、該プロセッサと該入
出力装置からのアクセス要求の状態により該固定優先処
理手段と該回転優先度処理手段を切り替えて該主記憶装
置へのアクセス制御を行うことを特徴とするメモリアク
セス制御回路である。

【００１２】請求項１記載の発明によれば、メモリアー
ビタには主記憶装置へのアクセス権を固定優先処理手段
５０と、回転優先度処理手段５１とを設け、プロセッサ
と入出力装置からのアクセス要求の状態により固定優先
処理手段と回転優先度処理手段を切り替えて主記憶装置
へのアクセス制御を行うことにより、システム性能を向
上させ、構造が簡単で汎用性の高いメモリアクセス制御
回路を提供することができる。また、リフレッシュ動
作、アクセス中のリセット発生時の保護動作及びメモリ
エラー訂正動作のようなメモリ使用の前提を確保するた
めの動作を固定優先とし、ＤＭＡ動作、メモリリード・
ライト動作のような通常のメモリの使用動作を回転優先
としたことにより、きめの細かい優先処理を行い確実な
メモリの使用を確保することができる。

【００１３】請求項２に記載された発明は、請求項１記
載のメモリアクセス制御回路において、該プロセッサか
らのアクセス要求が許可された後は固定優先処理５０を
行い、該プロセッサと該主記憶装置間でＤＭＡ転送を可
能とするように該メモリアービタが該主記憶アクセス回
路２１を制御することを特徴とする。請求項２記載の発
明によれば、プロセッサからのアクセス要求が許可され
た後は固定優先処理５０を行うことにより、ＭＰＵ−メ
モリ間アクセスを最小化させ、ＭＰＵに対するメモリア
クセスを高速化することが可能なメモリアクセス制御回
路を提供することができる。

【００１４】請求項３に記載された発明は、請求項１記
載のメモリアクセス制御回路において、該主記憶装置２
のエラー訂正の機能を該メモリアクセス制御回路に設
け、固定優先処理５０により処理することを特徴とす
る。請求項３記載の発明によれば、主記憶装置２のエラ
ー訂正の機能を該メモリアクセス制御回路に設け、固定
優先処理５０により処理することにより、エラー訂正動
作を、最優先で、迅速・確実に行うことができる。

【００１５】請求項４に記載された発明は、請求項１記
載のメモリアクセス制御回路において、該入出力装置Ｉ
／Ｏからのメモリアクセスに対しては、前記回転優先処
手段５１及び前記固定優先処理手段５０により優先処理
を扱い、該プロセッサからのメモリアクセスは既にメモ
リバスが使用されている時又は該入出力装置からのメモ
リアクセスが同時に発生した場合にのみ、該プロセッサ
からのメモリアクセスを前記回転優先度処理手段におい
て処理することを特徴とする。

【００１６】請求項４記載の発明によれば、入出力装置
Ｉ／Ｏからのメモリアクセスに対しては、回転優先度処
理手段５１及び固定優先処理手段５０により優先処理を
扱うのに対し、該プロセッサからのメモリアクセスに対
しては、既にメモリバスが使用されている時又は該入出
力装置からのメモリアクセスが同時に発生した場合にの
み、該プロセッサからのメモリアクセスを回転優先度処
理手段において処理することにより、ＭＰＵからのメモ
リアクセスは、既にメモリバスが使用されている時又は
入出力装置からのメモリアクセスが同時に発生した場合
以外は、直接メモリアクセスを可能としたことにより、
メモリがＭＰＵに直接接続されているかのような制御を
行い、ＭＰＵに対するメモリアクセスを高速に行うこと
ができる。

【００１７】

【発明の実施の形態】図６（Ｃ）に本発明の基本構成図
を示す。図６（Ｃ）の主記憶アクセス制御回路２１及び
メモリアービタ２２は、図６（Ａ）（図５の構成に相
当）のバスブリッジ７、主記憶制御回路２及びメモリ交
差装置５を統合した主記憶制御回路及びブリッジ回路２
０を機能的に分割したものである。つまり、主記憶制御
回路及びブリッジ回路２０のうちメモリアービタ機能を
メモリアービタ２２に持たせ、その他のメモリアクセス
制御機能を主記憶アクセス制御回路２１に持たせた。

【００１８】本構成の主記憶アクセス制御回路２１は、
ＭＰＵ１、Ｉ／Ｏ３、他系メモリ１４及びファーム２３
からのメモリ４に対するメモリバス使用要求に対して、
メモリアービタ２２とともに、統一的にアクセス制御を
行う。図７に主記憶アクセス制御回路２１の構成例を示
す。主記憶アクセス制御回路２１は、マルチプレクサ及
びレジスタ（Ｍｕｌｔｉｐｌｅｘｅｒ ＆ Ｒｅｇｉｓ
ｔｅｒ）３１、３２、ＲＡＭアクセス制御回路３３及び
リードデータ受信及びＥＣＣ回路３４から構成される。
マルチプレクサ及びレジスタ３１、３２は、タイミング
制御用のレジスタを有し、ＲＡＭアクセス制御回路３３
により制御され、アクセス権を許可された入力信号の一
つを選択して出力する。マルチプレクサ及びレジスタ３
１は、ＲＡＭアクセス制御回路３３からアクセス許可さ
れたメモリアクセス情報を受けて、ＭＰＵ、Ｉ／Ｏ、他
系メモリ受信回路、他系メモリ送信回路、ファーム（Ｆ
ｉｒｍ）、ＥＣＣチェック回路及びＥＣＣ訂正回路から
のメモリ４に対するアクセス要求を同等に扱い、アクセ
ス許可されたアドレスを発生するアドレスセレクタとし
ての機能を有する。マルチプレクサ及びレジスタ３２
は、同じように、ＲＡＭアクセス制御回路３３からアク
セス許可されたメモリアクセス情報を受けて、ＭＰＵ、
Ｉ／Ｏ、他系メモリ受信回路、ファーム（Ｆｉｒｍ）及
び書き戻しデータ書込み回路から、アクセス許可された
メモリ４に対するメモリアクセスのＲＡＭライトデータ
を発生させ、データセレクタとしての機能を有する。な
お、ＲＡＭライトデータは、選択後ＥＣＣ生成を行いＥ
ＣＣが付与される。メモリ２からのＲＡＭリードデータ
は、リードデータ受信及びＥＣＣ回路３４で受信され、
ＥＣＣチェックを行い、誤りが検出されたら書き戻し等
を行う。

【００１９】図８にＲＡＭアクセス制御回路３３の構成
例を示す。ＲＡＭアクセス制御回路３３は、ＲＡＭアク
セス起動制御回路３６、アドレス選択制御回路３７及び
リードデータ制御回路３８で構成されている。ＲＡＭア
クセス起動制御回路３６は、メモリアービタ２２よりラ
イトアクセス起動（Ｗｒｉｔｅ Ｓｔａｒｔ）、リード
アクセス起動（Ｒｅａｄ Ｓｔａｒｔ）、リフレッシュ
サイクル起動（Ｒｅｆｒｅｓｈ Ｓｔａｒｔ）の各アク
セス起動信号及びバスマスタＩ／Ｆよりデータサイズ信
号（ｄａｔａ ｓｉｚｅ）を受信して、ワードアクセス
・バイトアクセスの各シーケンスを起動する。

【００２０】ＲＡＭアクセス起動制御回路３６は、前記
起動信号を受信すると、アドレス出力位置情報（Ｒｏｗ
アドレスサイクル及びＣｏｌｕｍアドレスサイクル）を
制御するシーケンサが動作し、アドレスストローブ信号
を送出する。また、書込み／読出し種別や実装されてい
るメモリに対するアクセス方向制御（メモリ選択、デー
タパスドライバ制御等）をアクセス期間中に出力する。

【００２１】アドレス選択制御回路３７は、バス使用を
許可されたバスマスタのアドレスの選択及び起動制御に
よりアドレス位置が決定されるアドレス位置制御でもっ
て、バスマスタアドレスをＲｏｗ／Ｃｏｌｕｍアドレス
の選択指示を行う。ライトデータの選択はバス使用許可
信号をそのまま使用する。リードデータ制御回路３８
は、ＲＡＭのリーディングタイムに応じたデータ受信位
置をアドレス位置制御により決定し、リードデータ受信
位置及びリードデータ格納バッファ書込み制御を行う。

【００２２】図９にリードデータ受信及び制御回路３４
の構成例を示す。リードデータは、アクセス制御回路の
リードデータ受信位置によりリードデータを格納する受
信レジスタ４１と、ＥＣＣチェック及び訂正回路４０、
ＥＣＣ回路に付随するシンドロームバッファ４２、メモ
リデータ訂正のデータを格納するバーストリードデータ
バッファ４３により構成される。

【００２３】ＥＣＣチェック及び訂正回路４０は、リー
ドデータによりＥＣＣコードを再生成したＥＣＣと比較
し、１ビットエラーであればシンドローム（ＥＣＣ比較
結果）より訂正個所の算出を行って訂正する。同時に１
ビット／２ビットエラーフラグを送出し、エラー状態の
通知とＥＣＣ訂正起動を行う。シンドロームバッファ４
２は、１ビットエラーが間欠エラーであるか、固定エラ
ーであるかを判断するためにエラー発生時に格納する。

【００２４】バーストリードデータバッファ４３は、１
ビットエラー時に訂正書込みを行うための訂正データを
一時的に格納する。読み出しはメモリアービタ２２のエ
ラー訂正ＲＡＭアクセス許可信号により選択される。図
１０にメモリアービタ２２の構成例を示す。メモリアー
ビタ２２は、固定優先処理部５０及び回転優先度処理部
５１を有する。固定優先処理部５０は、回転優先度処理
部５１より優先度が高く設定されたメモリアクセスを扱
う。リフレッシュ動作、アクセス中のリセット発生時の
保護動作及びメモリエラー訂正動作のように、固定的に
高い優先度が必要なものは、固定優先方式を採用し、Ｄ
ＭＡ動作、メモリメンテナンス（メモリパトロール動作
等を含む）を含むメモリの書込み・読出し動作に対して
は回転優先度方式を採用する。ＭＰＵは、他のメモリバ
スアクセス要求が無い状態では、自動的にメモリバスの
使用が許可される。しかし、ＭＰＵによるメモリアクセ
ス時に、メモリバスが使用されていると、回転優先度方
式にとり込まれる。固定優先処理部５０のバス使用許可
信号には、バス使用許可された信号には、リード、ライ
ト及びリフレッシュの何れであるかを示すアクセスタイ
プ情報を含んでいる。

【００２５】図１３に回転優先度シーケンスの例を示
す。数字は遷移条件を示す。矢印の方向の順にバスアク
セス使用権が与えられる。例えば、他系リードにバス許
可が与えられ、他系のリードを行った場合（８）は、次
に、他系のライトにバス使用権が与えられる。このよう
に、遷移数字順にシーケンスは進むが、他の優先度の高
いものが無ければ、現在のバスアクセスのうちで、一番
優先度の高いところに飛ぶ。

【００２６】図１３の例では、リセット後は、Ｉ／Ｏの
リードに第１優先でバス使用権が設定されている。な
お、プロセッサシステムの電源投入時は、メモリバス使
用要求をマスクして、一時的に固定優先とし、他のバス
アクセスを処理せずにメモリ初期化、ファーム転送及び
リフレッシュのみを行うようにしても良い。また、図１
３における他系送信は、図１のＣＰＵ１とＣＰＵ２のア
クト系・スタンドバイ系の切替時の旧系のメモリから新
系のメモリへのＤＭＡ転送によるメモリの入れ替えに伴
う他系送信等である。なお、図１３は一例であって、各
種回転優先度シーケンスが考えられる。

【００２７】図１１は、ＭＰＵ１に関するメモリアクセ
ス許可を説明するための図である。メモリアービタ２２
は、非ＭＰＵからのメモリアクセスに対して優先処理を
扱う。非ＭＰＵのアクセス許可は、主記憶アクセス制御
回路２１に通知される。ＭＰＵアクセス制御部６９内に
起動制御部６６及びアクセス許可指示部６７を有する。
起動アクセス許可指示部６７は、メモリアービタ２２か
らの非ＭＰＵからのメモリアクセスに対するアクセス許
可信号を常時受け、ＭＰＵからのメモリアクセス時に、
メモリバスが使用されているとき又は非ＭＰＵからのメ
モリアクセスと該ＭＰＵからのメモリアクセスが同時に
発生し場合以外は、直接ＭＰＵにメモリアクセス使用権
を与えることで、ＭＰＵとメモリが直結し、ＤＭＡ転送
を可能にする。

【００２８】しかし、起動アクセス許可指示部６７は、
ＭＰＵからのメモリアクセス時に、既にメモリバスが使
用されているとき又は非ＭＰＵからのメモリアクセスと
該ＭＰＵからのメモリアクセスが同時に発生した場合
は、ＭＰＵからのメモリアクセスを優先処理の内の回転
優先度処理に渡す。次に、Ｉ／Ｏからのアクセス制御に
ついて説明する。

【００２９】Ｉ／Ｏからの読出しリクエスト時はＭＰＵ
とメモリにそれぞれ読出しリクエストを行い、ＭＰＵ側
にキャッシュミスがある場合は、メモリよりデータを読
み出すように制御し、ＭＰＵのキャッシュにデータがあ
る場合は、ＭＰＵのキャッシュよりデータを読み出すよ
うに制御する。Ｉ／Ｏからの書込みリクエスト時は、Ｍ
ＰＵとメモリにそれぞれ読出しリクエストを行い読出し
時と同じ動作を行う。

【００３０】ＭＰＵのキャッシュにヒットが有った場合
は、その内容をＩ／Ｏからのライトデータと入れ替え、
メモリに書込み処理を行う。ＭＰＵのキャッシュにヒッ
トがなかった場合は、対応する内容をメモリから読み出
し、その内容をＩ／Ｏからのライトデータと入れ替え、
メモリに書き込み処理を行う。

【００３１】図１２は、アービタコア６８とＭＰＵメモ
リアクセス制御部６９を説明するための図である。アー
ビタ本体（アービタコア）６８とＭＰＵＩ／Ｆに内蔵し
たＭＰＵメモリアクセス制御部６９により、メモリアク
セスの制御が行われる。アービタコア６８は、リクエス
ト受信及びマスク処理部６１、６２、バス権許可先判定
部６３、アクセスタイプ判定及び起動指示部６５で構成
されている。

【００３２】リクエスト受信及びマスク処理部６１、６
２は、ＭＰＵ（ＭＰＵ受信判定部より送信されるメモリ
アクセス要求）及び非ＭＰＵバスリクエスト（リフレッ
シュ、ＥＣＣ訂正要求、Ｉ／Ｏバスアクセス、他系メモ
リ送信要求、ファーム転送要求、他系メモリ受信要求及
びＥＣＣチェック要求等）を受信し、システムの状態に
よりマスク処理を行う。マスク処理の例を次に示す。

【００３３】 ＭＰＵ要求 ：システム初期化時、二重化運転時
でメモリ交差送信バッファが満杯の時 リフレッシュ ：なし ＥＣＣ訂正 ：なし Ｉ／Ｏバスアクセス：システム初期化時、二重化運転時
でメモリ交差送信バッファが満杯の時 他系メモリ送信 ：システム初期化時、二重化運転時
でメモリ交差送信バッファが満杯の時 ファーム転送 ：なし 他系メモリ受信 ：システム初期化時、非二重化運転
時 ＥＣＣチェック ：システム非初期化時でＥＣＣチェ
ックディゼーブルの時リクエスト受信及びマスク処理部
６１、６２における論理出力Ｃは、リクエストＡに対し
てマスク条件をマスクＢとすると、 Ｃ＝リクエストＡ×［（マスクＢ）の否定］ である。

【００３４】なお、電源投入時等におけるシステム初期
化時のメモリ初期化のアドレッシングとシステム稼働中
のメモリＥＣＣチェック制御のアドレッシングを共用さ
せている。共用することにより、初期化モードの有無に
よらずリクエスト信号を削除し、調停本数を削減するこ
とが可能となる。バス権許可先判定部６３は、マスク処
理されたリクエスト信号とタイミング制御部６８より送
信される調停タイミングによりバス権許可先を決定す
る。バス権の判定は、固定優先が回転優先に優先する。
固定優先は例えば、次の優先順位により決定する。固定
優先順序と（）内にアクセスタイプを示す。

【００３５】１．偶数バンクリフレッシュ（リフレッシ
ュ） ２．奇数バンクリフレッシュ（リフレッシュ） ３．ＥＣＣエラー訂正１ワード目（ライト） ４．ＥＣＣエラー訂正後再確認１ワード目（リード） ５．ＥＣＣエラー訂正２ワード目（ライト） ６．ＥＣＣエラー訂正後再確認２ワード目（リード） ７．ＥＣＣエラー訂正３ワード目（ライト） ８．ＥＣＣエラー訂正後再確認３ワード目（リード） ９．ＥＣＣエラー訂正４ワード目（ライト） １０．ＥＣＣエラー訂正後再確認４ワード目（リード） １１．回転優先アクセス（リード又はライト） リフレッシュを一斉に動作させた場合の電流消費を考慮
し、偶数及び奇数バンクの二つのリフレッシュサイクル
を有し、インタリーブ動作によりピーク電流消費を低減
させるように構成している。また、ＥＣＣは４ワードバ
ーストリードまで対応している。これらの条件は、任意
に設定可能である。

【００３６】タイミング制御部６８は、メモリアクセス
状態を監視し、バスアクセス許可判定を行う位相（アー
ビトレーションタイミングに相当）を検出する。次の条
件によりアービトレーションタイミングを判定する。 １．メモリアクセス回路からのメモリバスアクセス終了
通知受信時（このときに、次のアクセス許可判定を行う
ことにより、アービトレーションサイクルを遮蔽し、複
数のバスマスタがアクセスしている場合にアービトレー
ションによるスループット低下を抑えている。） ２．非ＭＰＵアクセス許可が全てネゲート状態でＭＰＵ
Ｉ／Ｆからのアクセスが保留されていない状態（リード
モディファイライト時や連続ライト時等）でメモリアク
セスが存在しない状態 これを論理式で表すと、 アービトレーションタイミング＝（メモリアクセス完了
通知）ｏｒ（非ＭＰＵアクセス許可が全てネゲート状
態）ＡＮＤ（ＭＰＵＩ／Ｆからのアクセスが保留されて
いない状態） となる。

【００３７】回転優先度判定部６４は、図１３に示すよ
うな回転優先度を設定する。優先度が低くても、その上
位の優先権を持つメモリアクセス要求が無ければアクセ
ス権は許可される。アクセスタイプ判定及び起動指示部
６５は、許可されたバスアクセスのタイプ（リフレッシ
ュ、リード、ライト）を判定し、それぞれ固有の起動信
号（リフレッシュ起動、リード起動、ライト起動）を生
成する。これにより、主記憶アクセス制御回路はシーケ
ンスの判定回路を単純化でき、ハードウェア負荷を低減
することができる。なお、起動指示信号はアクセス許可
信号の立ち上がりと同時に送信する微分回路で構成され
る。

【００３８】一方、ＭＰＵ内蔵のＭＰＵメモリアクセス
制御部６９は、アクセス許可指示部６７及び起動制御部
６６から構成される。起動制御部６６は、アービタコア
６８本体からの起動指示信号（ライト開始指示、リード
開始指示、なお、リフレッシュはメモリ動作保証機能の
ために関係なし）とＭＰＵＩ／Ｆ自律起動のアクセス起
動信号をマージして主記憶アクセス制御回路２１へ送信
する。また、主記憶アクセス制御回路２１からの終了通
知を受信して、アービタコア６８へ送信すると共にアク
セス許可信号をクリアする。

【００３９】アクセス許可指示部６７は、アービタコア
６８からのＭＰＵアクセス許可状態をみて、ＭＰＵから
のアクセス受信時にＭＰＵアクセス許可状態であれば、
アービタコア６８を介さずに直ちにメモリアクセスを起
動する。つまり、メモリアービタから、ＭＰＵアクセス
イネーブル信号を受信し、アービタの許可状態（ＭＰＵ
に対してアクセス許可状態であるか、または別マスタか
らのリクエストの受信状態かつ別マスタのメモリアクセ
ス状態）をメモリアービタのステータスとして認識す
る。本信号がアサートされている場合は、メモリアクセ
ス許可をＭＰＵＩ／Ｆで判定可能であるように構成され
ている。本許可信号は、メモリアクセス単位とは非同期
にネゲートされ、本信号がネゲートされるまで待ち状態
となる。待ち状態は、他のバスマスタと同様にリクエス
ト／アクセス許可のハンドシェイクモードになる。その
アクセスリクエストは、次の論理式で表せる。

【００４０】ＭＰＵリクエスト＝［（アクセスイネーブ
ル信号）の否定］ＡＮＤメモリアクセス受信ＯＲ（リー
ドモディファイライトのリード中） アクセス許可状態及びリードモディファイライト受信時
はアービタコア６８にリクエスト信号を送信し、回転優
先によるバス権許可判定を待つ。図１４に、上記したア
ービタコアとＭＰＵメモリアクセス制御部の動作のフロ
ーチャート例を示す。

【００４１】

【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、メモリアービタには主記憶装置へのアクセ
ス権を固定優先処理手段５０と、回転優先度処理手段５
１とを設け、プロセッサと入出力装置からのアクセス要
求の状態により固定優先処理手段と回転優先度処理手段
を切り替えて主記憶装置へのアクセス制御を行うことに
より、システム性能を向上させ、構造が簡単で汎用性の
高いメモリアクセス制御回路を提供することができる。
また、リフレッシュ動作、アクセス中のリセット発生時
の保護動作及びメモリエラー訂正動作のようなメモリ使
用の前提を確保するための動作を固定優先とし、ＤＭＡ
動作、メモリリード・ライト動作のような通常のメモリ
の使用動作を回転優先としたことにより、きめの細かい
優先処理を行い確実なメモリの使用を確保することがで
きる。

【００４２】請求項２記載の発明によれば、プロセッサ
からのアクセス要求が許可された後は固定優先処理５０
を行うことにより、ＭＰＵ−メモリ間アクセスを最小化
させ、ＭＰＵに対するメモリアクセスを高速化すること
が可能なメモリアクセス制御回路を提供することができ
る。請求項３記載の発明によれば、主記憶装置２のエラ
ー訂正の機能を該メモリアクセス制御回路に設け、固定
優先処理５０により処理することにより、エラー訂正動
作を、最優先で、迅速・確実に行うことができる。

【００４３】請求項４記載の発明によれば、入出力装置
Ｉ／Ｏからのメモリアクセスに対しては、回転優先処手
段５１及び固定優先処理手段５０により優先処理を扱う
のに対し、プロセッサからのメモリアクセスに対して
は、既にメモリバスが使用されている時又は入出力装置
からのメモリアクセスが同時に発生した場合にのみ、プ
ロセッサからのメモリアクセスを回転優先度処理手段に
おいて処理することにより、ＭＰＵからのメモリアクセ
スは、既にメモリバスが使用されている時又は入出力装
置からのメモリアクセスが同時に発生した場合以外は、
直接メモリアクセスを可能としたことにより、メモリが
ＭＰＵに直接接続されているかのような制御を行い、Ｍ
ＰＵに対するメモリアクセスを高速に行うことができ
る。

【図面の簡単な説明】

【図１】交換機の基本構成を説明するための図である。

【図２】従来のプロセッサ装置の構成例（その１）を説
明するための図である。

【図３】従来のプロセッサ装置の構成例（その２）を説
明するための図である。

【図４】従来のプロセッサ装置の構成例（その３）を説
明するための図である。

【図５】従来のプロセッサ装置の構成例（その４）を説
明するための図である。

【図６】本発明の基本構成図である。

【図７】主記憶アクセス制御回路の構成例を説明するた
めの図である。

【図８】ＲＡＭアクセス制御回路の構成例を説明するた
めの図である。

【図９】リードデータ受信及びＥＣＣ回路の構成例を説
明するための図である。

【図１０】メモリアービタの構成例を説明するための図
である。

【図１１】ＭＰＵに関するメモリアクセス許可を説明す
るための図である。

【図１２】アービタコアとＭＰＵメモリアクセス制御部
を説明するための図である。

【図１３】回転優先度シーケンスの例を説明するための
図である。

【図１４】アービタコアとＭＰＵメモリアクセス制御部
の動作のフローチャートの例である。

【符号の説明】

１ ＭＰＵ ３ Ｉ／Ｏ ４ メモリ ５ メモリ交差装置 ２１ 主記憶アクセス制御回路 ２２ メモリアービタ ６９ ＭＰＵメモリアクセス制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 篠原 茂 神奈川県横浜市港北区新横浜２丁目３番９ 号 富士通ディジタル・テクノロジ株式会 社内 (72)発明者 藤園 賢治 福岡県福岡市早良区百道浜２丁目２番１号 富士通九州通信システム株式会社内 (72)発明者 石川 康博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B060 CD12 KA03 KA04

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサと入出力装置と主記憶装置が
   接続され、 該プロセッサ及び該入出力装置から該主記憶装置へのメ
   モリアクセス要求に対する調停を行うメモリアービタ
   と、該プロセッサと該入出力装置からのメモリアクセス
   制御する主記憶アクセス回路からなるメモリアクセス制
   御回路において、該メモリアービタは、該主記憶装置へ
   のアクセス権を固定の優先処理によりアクセス許可を行
   う固定優先処理手段と、アクセス権をリクエストの状態
   により遷移させ処理を行う回転優先度処理手段とを有
   し、 該プロセッサと該入出力装置からのアクセス要求の状態
   により該固定優先処理手段と該回転優先度処理手段を切
   り替えて該主記憶装置へのアクセス制御を行うことを特
   徴とするメモリアクセス制御回路。
2. 【請求項２】 該プロセッサからのアクセス要求が許可
   された後は固定優先処理を行い、該プロセッサと該主記
   憶装置間でＤＭＡ転送を可能とするように該メモリアー
   ビタが該主記憶アクセス回路を制御することを特徴とす
   る請求項１記載のメモリアクセス制御回路。
3. 【請求項３】 該主記憶装置のエラー訂正の機能を該メ
   モリアクセス制御回路に設け、固定優先処理により処理
   することを特徴とする請求項１記載のメモリアクセス制
   御回路。
4. 【請求項４】 該入出力装置からのメモリアクセスに対
   しては、前記回転優先度処理手段及び前記固定優先処理
   手段により優先処理を扱い、該プロセッサからのメモリ
   アクセスは既にメモリバスが使用されている時又は該入
   出力装置からのメモリアクセスが同時に発生した場合に
   のみ、該プロセッサからのメモリアクセスを前記回転優
   先度処理手段において処理することを特徴とする請求項
   １記載のメモリアクセス制御回路。