JP2000040964A - 比較回路およびａｄ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＣＭＯＳインバータ型増幅回路を用い
た比較回路を備えた逐次比較型ＡＤ変換回路において
は、変換動作の最終段階でローカルＤＡ変換回の出力が
アナログ入力とほぼ等しくなるので、増幅回路の入力電
圧は論理しきい値に近付いて貫通電流が流れる時間が長
いため消費電力が多いという課題があった。 【解決手段】 ＣＭＯＳインバータ型増幅回路（ＡＭ
Ｐ）と、該増幅回路の入出力端子間に接続された第１の
スイッチ手段（ＳＷ２）と、前記増幅回路の入力端子と
アナログ入力端子との間に接続されたサンプリング容量
（Ｃｓ）と、該サンプリング容量の一方の端子に上記ア
ナログ入力端子の電圧または比較電圧を選択的に供給可
能な切換えスイッチ手段（ＳＷ１）とからなる比較回路
（ＣＭＰ）において、上記増幅回路を構成するＭＯＳＦ
ＥＴと直列に第２のスイッチ手段（ＭＰ４，ＭＮ４）を
接続して、このスイッチ手段を上記サンプリング容量へ
のアナログ入力のサンプリング期間中および上記増幅回
路の入力の安定期間のみ導通させて増幅動作を行なわせ
るように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ（相補型
ＭＯＳＦＥＴ）インバータ型の増幅回路を用いた比較回
路の低消費電力化技術に関し、例えば逐次比較型ＡＤ変
換回路を構成する比較回路に利用して有効な技術に関す
る。

【０００２】

【従来の技術】従来、逐次比較型ＡＤ変換回路を構成す
る比較回路として、例えば図６に示すような回路があ
る。

【０００３】図６に示されている比較回路は、電源電圧
端子間に直列形態に接続されたｐチャネルＭＯＳＦＥＴ
ＭＰ１とｎチャネルＭＯＳＦＥＴ ＭＮ１からなるＣ
ＭＯＳインバータ型増幅回路ＡＭＰのゲート入力端子側
にサンプリング容量Ｃｓおよび切換えスイッチＳＷ１を
接続するとともに、入出力端子間にスイッチＳＷ２を設
け、このスイッチＳＷ２をオンさせた状態でスイッチＳ
Ｗ１を入力端子ＩＮａ側に接続して、アナログ入力Ｖin
と増幅回路（インバータ）ＡＭＰの論理しきい値電圧Ｖ
LTとの差電圧を容量Ｃｓにチャージし、その後スイッチ
ＳＷ２をオフ状態にして増幅回路ＡＭＰの入出力端子間
をオープンとしてスイッチＳＷ１を比較電圧Ｖｃの入力
端子ＩＮｃ側に切り換えることにより、アナログ入力信
号Ｖinと比較電圧Ｖｃとの比較を行ない、比較結果を増
幅して出力する。

【０００４】具体的には、直前に容量Ｃｓにチャージし
た電圧Ｖinよりも比較電圧Ｖｃの方が低ければ増幅回路
ＡＭＰの入力電圧は論理しきい値よりも低いため出力は
ハイレベルになり、直前に容量Ｃｓにチャージした電圧
Ｖinよりも比較電圧Ｖｃの方が高ければ増幅回路ＡＭＰ
の入力電圧は論理しきい値よりも高いため出力はロウレ
ベルになるので、アナログ入力電圧Ｖinと比較電圧Ｖｃ
との大小に応じた出力が得られるというものである。そ
して、この比較結果は、クロックＣＫに同期してラッチ
動作を行なうラッチ回路ＬＴＨにラッチされる。

【０００５】図７は図６の比較回路を逐次比較型ＡＤ変
換回路に利用したときの動作波形を示す。図６の逐次比
較型ＡＤ変換回路においては、スイッチＳＷ１の比較電
圧側に比較回路ＣＭＰによる比較結果をＤＡ変換するロ
ーカルＤＡ変換回路ＬＤＡＣからの電圧（ステップ状に
変化する電圧）が順次供給される。図７においては、タ
イミングｔ３，ｔ５，ｔ７にて増幅回路ＡＭＰの出力が
ラッチ回路ＬＴＨにラッチされるため、ローカルＤＡ変
換回路ＬＤＡＣからの電圧が変化し、これに応じて増幅
回路ＡＭＰの入力端子（ノードＡ）の電位も変化してい
る。

【０００６】

【発明が解決しようとする課題】図６に示されている比
較回路を利用した逐次比較型ＡＤ変換回路においては、
変換動作の最終段階（図７の期間Ｔc3）でローカルＤＡ
変換回路ＬＤＡＣの出力がアナログ入力とほぼ等しくな
るので、増幅回路の入力電圧は論理しきい値に近付き、
その結果ＭＯＳＦＥＴ ＭＰ１，ＭＮ１に貫通電流が流
れてしまう。

【０００７】このように、図６の比較回路は貫通電流が
流れる時間が長く消費電力が多いとともに、貫通電流が
流れる際に電源電圧にノイズが発生してそれが電源配線
を経由して他の回路に悪影響を与えるおそれがあるとい
う問題点があることが明らかとなった。

【０００８】この発明の目的は、低消費電力、低ノイズ
の比較回路を提供することにある。この発明の他の目的
は、ＣＭＯＳインバータ型の増幅回路を用いた比較回路
の貫通電流を防止して、この比較回路を含む逐次比較型
ＡＤ変換回路の低消費電力化および低ノイズ化を図るこ
とにある。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、直列形態のｐチャネルＭＯＳＦ
ＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳイ
ンバータ型の増幅回路と、該増幅回路の入出力端子間に
接続された第１のスイッチ手段と、上記増幅回路の入力
端子とアナログ入力端子との間に接続されたサンプリン
グ容量と、該サンプリング容量の一方の端子に上記アナ
ログ入力端子の電圧または比較電圧を選択的に供給可能
な切換えスイッチ手段とからなる比較回路において、上
記増幅回路を構成するＭＯＳＦＥＴと直列に第２のスイ
ッチ手段を接続して、このスイッチ手段を上記サンプリ
ング容量へのアナログ入力のサンプリング期間中および
上記増幅回路の入力の安定期間のみ導通させて増幅動作
を行なわせるように構成したものである。

【００１２】上記した手段によれば、不要な期間は増幅
回路の電流経路が遮断されるため、アナログ入力と比較
電圧との電位差が小さくて直列形態のｐチャネルＭＯＳ
ＦＥＴおよびｎチャネルＭＯＳＦＥＴが共にオン状態に
されるような場合にも貫通電流が流れるのを防止するこ
とができ、これによって低消費電力化および低ノイズ化
を図るという上記目的を達成することができる。

【００１３】また、上記増幅回路の次段にラッチ回路を
設け、該ラッチ回路と上記第２のスイッチ手段を同一の
信号（クロック信号）で制御するように構成する。これ
によって、新たに設けた電流遮断用のスイッチ手段の制
御信号を容易に形成することができる。

【００１４】さらに、上記電流遮断用の第２のスイッチ
手段は、増幅回路を構成する直列形態のｐチャネルＭＯ
ＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのそれぞれの側
に設けるようにする。これにより、増幅回路の出力がハ
イレベルへ変化するときとロウレベルへ変化するときの
動作特性をほぼ同じにすることができ、増幅回路の特性
バランスを良くすることができる。

【００１５】なお、上記増幅回路は１段のみならず２段
あるいは３段以上縦続接続させても良い。そして、その
場合には、各増幅回路に貫通電流防止用のスイッチ手段
を接続する。

【００１６】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１７】図１は、本発明に係る比較回路を用いた逐
次比較型ＡＤ変換回路の一実施例を示す。図１に示され
ているＡＤ変換回路は、アナログ入力端子ＩＮａに入力
されたアナログ入力Ｖinと比較側入力端子ＩＮｃに入力
された比較電圧Ｖｃを比較する比較回路ＣＭＰと、該比
較回路ＣＭＰの出力をラッチするラッチ回路ＬＴＨと、
該ラッチ回路ＬＴＨの複数ビットの出力に基づいてコー
ドを形成するコード形成回路ＣＤＣと、コード形成回路
ＣＤＣから出力されるコードをＤＡ変換して上記比較電
圧Ｖｃを形成するローカルＤＡ変換回路ＬＤＡＣとによ
り構成されている。

【００１８】上記コード形成回路ＣＤＣは、使用するロ
ーカルＤＡ変換回路ＬＤＡＣにより発生するコードが決
定されるもので、例えば簡単なシフトレジスタにより構
成される場合もある。

【００１９】また、上記比較回路ＣＭＰは、電源電圧端
子間に直列形態に接続されたｐチャネルＭＯＳＦＥＴ
ＭＰ１とｎチャネルＭＯＳＦＥＴ ＭＮ１からなるＣＭ
ＯＳインバータ型増幅回路ＡＭＰと、該増幅回路ＡＭＰ
のゲート入力端子とアナログ入力端子ＩＮａとの間に接
続されたサンプリング容量Ｃｓおよび切換えスイッチＳ
Ｗ１と、増幅回路の入出力端子間に接続されたスイッチ
ＳＷ２と、上記ｐチャネルＭＯＳＦＥＴ ＭＰ１と電源
電圧端子Ｖccとの間に接続された電流遮断用のＭＯＳＦ
ＥＴ ＭＰ４と、ｎチャネルＭＯＳＦＥＴ ＭＮ１と直
列形態に接続された電流遮断用のＭＯＳＦＥＴ ＭＮ４
とから構成されている。そして、これらの電流遮断用Ｍ
ＯＳＦＥＴ ＭＰ４，ＭＮ４は、上記ラッチ回路ＬＴＨ
を動作させるクロックＣＫとそれをインバータＩＮＶで
反転した信号によって制御されるように構成されてい
る。

【００２０】この実施例の比較回路ＣＭＰは、スイッチ
ＳＷ２をオンさせた状態でスイッチＳＷ１を入力端子Ｉ
Ｎａ側に接続して、アナログ入力Ｖinと増幅回路（イン
バータ）ＡＭＰの論理しきい値電圧ＶLTとの差電圧をサ
ンプリング容量Ｃｓにチャージし、その後スイッチＳＷ
２をオフ状態にして増幅回路ＡＭＰの入出力端子間をオ
ープンとしてスイッチＳＷ１を比較電圧Ｖｃの入力端子
ＩＮｃ側に切り換えることにより、アナログ入力信号Ｖ
inと比較電圧Ｖｃとの比較を行ない、比較結果を増幅し
て出力する。

【００２１】具体的には、直前にサンプリング容量Ｃｓ
にチャージした電圧Ｖinよりも比較電圧Ｖｃの方が低け
れば増幅回路ＡＭＰの入力電圧は論理しきい値よりも低
いため出力はハイレベルになり、直前にサンプリング容
量Ｃｓにチャージした電圧Ｖinよりも比較電圧Ｖｃの方
が高ければ増幅回路ＡＭＰの入力電圧は論理しきい値よ
りも高いため出力はロウレベルになるので、アナログ入
力電圧Ｖinと比較電圧Ｖｃとの大小に応じた出力が得ら
れるというものである。そして、この比較結果は、クロ
ックＣＫに同期してラッチ動作を行なうラッチ回路ＬＴ
Ｈにラッチされる。しかもこの実施例では、クロックＣ
Ｋによって上記電流遮断用のＭＯＳＦＥＴ ＭＰ４，Ｍ
Ｎ４を上記サンプリング容量Ｃｓへのアナログ入力のサ
ンプリング期間中および上記増幅回路ＡＭＰの入力が安
定する期間のみ導通させて増幅動作を行なわせるように
構成されている。

【００２２】図２は図１に示されているＡＤ変換回路の
動作波形を示す。

【００２３】この実施例のＡＤ変換回路においては、先
ずスイッチＳＷ２をオンさせてインバータ型増幅回路Ａ
ＭＰの入出力端子を短絡させた状態で、スイッチＳＷ１
を入力端子ＩＮａ側に接続する（期間Ｔｓ）。また、こ
のときクロックＣＫはロウレベルにされてスイッチＭＯ
ＳＦＥＴ ＭＰ４，ＭＮ４はオン状態にされる。する
と、増幅回路ＡＭＰの入出力端子が短絡されることによ
って、ノードＡおよびＢの電位は図２（ｂ），（ｃ）の
ように、インバータ（ＡＭＰ）の論理しきい値電圧ＶLT
に変化する。従って、この間増幅回路ＡＭＰには貫通電
流が流れることとなる。

【００２４】なお、図２には、ノードＡの電位が接地電
位からＶLTに近づく場合が示されているが、ＡＤ変換回
路の前の状態によって、破線で示すようにノードＡの電
位が電源電圧Ｖcc側からＶLTに近づく場合もある。そし
て、ノードＡおよびＢの電位がインバータ（ＡＭＰ）の
論理しきい値電圧ＶLTにされることによって、アナログ
入力Ｖinと論理しきい値電圧ＶLTとの差電圧がサンプリ
ング容量Ｃｓにチャージされる。

【００２５】その後、クロックＣＫをハイレベルにさせ
ＭＯＳＦＥＴ ＭＰ４，Ｍ４をオフさせかつスイッチＳ
Ｗ２をオフにして増幅回路ＡＭＰの入出力端子間をオー
プン状態としてスイッチＳＷ１をローカルＤＡ変換回路
ＬＤＡＣから供給される比較電圧Ｖｃが入力されている
端子ＩＮｃ側に切り換える（タイミングｔ１）。する
と、アナログ入力信号Ｖinと比較電圧Ｖｃの高低に応じ
て増幅回路ＡＭＰの入力すなわち図１のノードＡの電位
が変化する（期間Ｔc1）。図２には、アナログ入力信号
Ｖinよりも比較電圧Ｖｃの方が低かった場合が示されて
いる。

【００２６】そして、ノードＡの電位が安定した頃を見
計らってクロックＣＫをロウレベルに変化させる。これ
によって、増幅回路ＡＭＰの出力すなわちノードＢの電
位がハイレベルまたはロウレベル（ここではハイレベ
ル）に変化する（タイミングｔ２）。つまり、アナログ
入力信号Ｖinと比較電圧Ｖｃとの比較を行なった結果が
ノードＢに現れる。そして、この出力状態は、タイミン
グｔ３でクロックＣＫがハイレベルに変化されることに
よって後段のラッチ回路ＬＴＨにラッチされる。

【００２７】上記ラッチ回路ＬＴＨのラッチ動作により
その出力が確定すると、その出力はコード形成回路ＣＤ
Ｃに供給されて新しいコードが発生されるため、ローカ
ルＤＡ変換回路ＬＤＡＣの出力が変化する。そのため、
スイッチＳＷ１を介してローカルＤＡ変換回路ＬＤＡＣ
の出力電圧が容量Ｃｓに伝わりノードＡの電位が変化す
る（期間Ｔc2）。この実施例のＡＤ変換回路では比較回
路ＣＭＰでの比較動作ごとにローカルＤＡ変換回路ＬＤ
ＡＣの出力電圧は増幅回路ＡＭＰの論理しきい値ＶLTに
近づく（ＶLTとの電位差が小さくなる）ようにコード形
成回路ＣＤＣによるコードの生成が行われる。

【００２８】そして、ノードＡの電位が安定した頃に再
びクロックＣＫをロウレベルに変化させる。これによっ
て、増幅回路ＡＭＰの出力すなわちノードＢの電位がハ
イレベルまたはロウレベル（ここではハイレベル）にな
る（タイミングｔ４）。そして、この出力状態は、タイ
ミングｔ５でクロックＣＫがハイレベルに変化されるこ
とによって後段のラッチ回路ＬＴＨにラッチされる。

【００２９】上記動作を繰り返すことによってノードＡ
の電位は徐々に増幅回路ＡＭＰの論理しきい値ＶLTに近
づいて行く。その結果、ラッチ回路ＬＴＨからはアナロ
グ入力ＶinをＡＤ変換した結果（コード）が得られる。
しかも、ＡＤ変換動作の最終ステップになるほどノード
Ａの電位は徐々に増幅回路ＡＭＰの論理しきい値ＶLTに
近づくため、増幅回路ＡＭＰには貫通電流が流れ易くな
る。しかるにこの実施例では、増幅回路ＡＭＰを構成す
るＭＯＳＦＥＴ ＭＰ１，ＭＮ１と直列にＭＯＳＦＥＴ
ＭＰ４，ＭＮ４を設けてクロックＣＫで制御し、各変
換ステップの最後の部分でのみ増幅回路ＡＭＰを活性化
させるようにしているため、図２（ｄ）の期間Ｔc3のハ
ッチングの期間のような僅かな時間しか貫通電流が流れ
ないようになる。従来の比較回路を用いたＡＤ変換回路
における同様な状態での貫通電流を示す図７（ｄ）と比
較すると明らかなように、本実施例の比較回路を使用し
たＡＤ変換回路では大幅に貫通電流が減少されることが
分かる。

【００３０】なお、上記ラッチ回路ＬＴＨの出力は、上
記コード形成回路ＣＤＣに供給される他、出力を受ける
回路の構成に応じてそのまま直ちにＡＤ変換結果として
インタフェース回路を介して出力されたり、あるいはシ
リアル−パラレル変換回路によってパラレルデータに変
換されてから出力される場合もある。

【００３１】図３は、本発明に係る比較回路を用いた逐
次比較型ＡＤ変換回路の他の実施例を示す。この実施例
は、ＣＭＯＳインバータ型増幅回路を３段縦続接続する
とともに、各増幅回路を構成するｐチャネルＭＯＳＦＥ
Ｔ ＭＰ１，ＭＰ２，ＭＰ３と直列に電流遮断用のｐチ
ャネルＭＯＳＦＥＴ ＭＰ４，ＭＰ５，ＭＰ６を、ま
た、各増幅回路を構成するｎチャネルＭＯＳＦＥＴ Ｍ
Ｎ１，ＭＮ２，ＭＮ３と直列に電流遮断用のｎチャネル
ＭＯＳＦＥＴ ＭＮ４，ＭＮ５，ＭＮ６を、それぞれ接
続し、それらのスイッチＭＯＳＦＥＴ ＭＰ４，ＭＰ
５，ＭＰ６を、クロックＣＫにより、またＭＯＳＦＥＴ
ＭＮ４，ＭＮ５，ＭＮ６をクロックＣＫを反転するイ
ンバータＩＮＶの出力で制御するようにしたものであ
る。

【００３２】この実施例の比較回路においても、第１の
実施例と同様にクロックＣＫがロウレベルの期間のみ各
増幅回路ＡＭＰ１，ＡＭＰ２，ＡＭＰ３が活性化される
ため、比較回路の入力ノードＡの電位が増幅回路ＡＭＰ
の論理しきい値ＶLTに近づくＡＤ変換動作の最終ステッ
プにおいても各増幅回路ＡＭＰ１、ＡＭＰ２、ＡＭＰ３
に流れる貫通電流をさらに減少させることができ、電源
ノイズも低減させることができる。しかもこの実施例で
は、ＣＭＯＳインバータ型増幅回路が３段縦続接続され
ているため、比較回路のゲインを高めることができる。

【００３３】次に、本発明に係る比較回路を備えたＡＤ
変換回路を使用して好適なシステムの一例を説明する。
図５はＣＤ（コンパクト・ディスク）やＤＶＤ（デジタ
ル・ビデオ・ディスク）などのディスク装置の概略構成
を示す。

【００３４】図５のディスク装置の構成を簡単に説明す
ると、５０はディスク、５１はディスクを回転させるス
ピンドルモータ、５２はディスク５０に記憶されたデー
タの読取り、書込みを行なうピックアップ、５３はピッ
クアップ５２の位置決め（トラッキング）用のスレッ
ド、５４はスレッド５３を駆動するモータ、５５はピッ
クアップ５２の焦点合わせ用のアクチュエータである。

【００３５】上記実施例のＡＤ変換回路は、上記ピック
アップ５２からの信号（アナログ）をデジタル信号に変
換するのに使用される。ＡＤ変換回路５６で変換された
信号は信号処理＆制御回路５７に供給されて制御用デー
タが計算され、ＤＡ変換回路５８でアナログ信号に変換
されて上記スレッド駆動モータ５４やフォーカス用のア
クチュエータ５５に供給されて、フィードバック制御が
行われる。

【００３６】なお、図５においては、ＡＤ変換回路５６
は信号処理＆制御回路５７と別の半導体集積回路として
構成されている場合が示されているが、ＡＤ変換回路５
６と信号処理＆制御回路５７とを同一の半導体チップ上
に形成して１チップすることも可能である。

【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、各増幅回路を構成するｐチャネルＭＯＳＦ
ＥＴ ＭＰ１，ＭＰ２，ＭＰ３と電源電圧端子Ｖccとの
間およびｎチャネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２，Ｍ
Ｎ３と接地点との間に電流遮断用のｐチャネルＭＯＳＦ
ＥＴ ＭＰ４，ＭＰ５，ＭＰ６とｎチャネルＭＯＳＦＥ
Ｔ ＭＮ４，ＭＮ５，ＭＮ６をそれぞれ接続している
が、貫通電流防止用のＭＯＳＦＥＴは、増幅回路を構成
するｐチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ３
とｎチャネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２，ＭＮ３と
の間に設けるようにしても良い。

【００３８】また、上記実施例では、増幅回路の出力を
ラッチするラッチ回路ＬＴＨはクロックＣＫの立ち上が
りでデータを取り込むエッジトリガタイプを用いている
が、レベルが確定してからデータを取り込むレベルトリ
ガタイプのラッチ回路であっても良い。

【００３９】さらに、上記実施例では、各増幅回路を構
成するｐチャネルＭＯＳＦＥＴ ＭＰ１，ＭＰ２，ＭＰ
３およびｎチャネルＭＯＳＦＥＴ ＭＮ１，ＭＮ２，Ｍ
Ｎ３と直列に電流遮断用のｐチャネルＭＯＳＦＥＴ Ｍ
Ｐ４，ＭＰ５，ＭＰ６とｎチャネルＭＯＳＦＥＴ ＭＮ
４，ＭＮ５，ＭＮ６をそれぞれ接続しているが、電流遮
断用のＭＯＳＦＥＴはｐチャネル側またはｎチャネル側
のいずれか一方のみであっても良い。ただし、いずれか
一方のみにすると、各増幅回路の出力がハイレベルへ変
化するときとロウレベルへ変化するときの動作特性がア
ンバランスになるが、実施例のようにｐチャネル側とｎ
チャネル側にそれぞれ電流遮断用のＭＯＳＦＥＴを設け
ることにより、増幅回路の出力がハイレベルへ変化する
ときとロウレベルへ変化するときの動作特性をほぼ同じ
にすることができ、増幅回路の特性バランスを良くする
ことができるという利点がある。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である逐次比
較型ＡＤ変換回路に用いられる比較回路に適用した場合
について説明したが、この発明はそれに限定されるもの
でなく、ＣＭＯＳインバータ型の増幅回路を含む比較回
路およびそれを内蔵した半導体集積回路に広く利用する
ことができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４２】すなわち、この発明に従うと、低消費電
力、低ノイズのＣＭＯＳインバータ型の比較回路が得ら
れ、この比較回路を使用した逐次比較型ＡＤ変換回路の
低消費電力化および低ノイズ化を図ることができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明に係る比較回路を使用した逐次比較型Ａ
Ｄ変換回路の第１の実施例を示す回路構成図である。

【図２】図１のＡＤ変換回路の特に比較回路の動作タイ
ミングを示す波形図である。

【図３】本発明に係る比較回路を使用した逐次比較型Ａ
Ｄ変換回路の第２の実施例を示す回路構成図である。

【図４】図３のＡＤ変換回路の特に比較回路の動作タイ
ミングを示す波形図である。

【図５】本発明を適用した逐次比較型ＡＤ変換回路の応
用システムの一例としてのディスク型メディアの再生装
置の概略構成を示すブロック図である。

【図６】従来のＣＭＯＳインバータ型増幅回路を用いた
比較回路の一例を示す回路構成図である。

【図７】図６の比較回路の動作タイミングを示す波形図
である。

【符号の説明】

ＡＭＰ 増幅回路 ＣＭＰ 比較回路 ＬＴＨ ラッチ回路 ＣＤＣ コード形成回路 ＬＤＡＣ ローカルＡＤ変換回路 Ｃｓ サンプリング容量 Ｖin アナログ入力 Ｖｃ 比較電圧（ローカルＡＤ変換回路の出力）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 米谷 浩幸 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5J022 AA02 AB01 BA02 BA06 CF01 CF07

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直列形態のｐチャネルＭＯＳＦＥＴおよ
   びｎチャネルＭＯＳＦＥＴからなりこれらのＭＯＳＦＥ
   Ｔのゲート端子が入力端子とされドレイン端子が出力端
   子とされた増幅回路と、該増幅回路の入力端子と出力端
   子との間に接続された第１のスイッチ手段と、上記増幅
   回路の入力端子とアナログ入力端子との間に設けられた
   サンプリング容量と、該サンプリング容量の一方の端子
   に上記アナログ入力端子の電圧または比較電圧を選択的
   に供給可能な切換えスイッチ手段とからなる比較回路に
   おいて、上記増幅回路を構成するＭＯＳＦＥＴと直列に
   第２のスイッチ手段を接続して、このスイッチ手段を上
   記サンプリング容量へのアナログ入力のサンプリング期
   間中および上記増幅回路の入力が安定する期間のみ導通
   させて増幅動作を行なわせるように構成したことを特徴
   とする比較回路。
2. 【請求項２】 上記増幅回路の次段にラッチ回路を設
   け、該ラッチ回路と上記第２のスイッチ手段と同一の信
   号で制御するようにしたことを特徴とする請求項１に記
   載の比較回路。
3. 【請求項３】 上記第２のスイッチ手段は、増幅回路を
   構成する直列形態のｐチャネルＭＯＳＦＥＴおよびｎチ
   ャネルＭＯＳＦＥＴのそれぞれの側に設けられてなるこ
   とを特徴とする請求項１または２に記載の比較回路。
4. 【請求項４】 請求項１、２または３に記載の比較回路
   と、該比較回路の出力をラッチするラッチ回路と、上記
   比較回路の出力に基づいてコードを形成するコード形成
   回路と、該コード形成回路の出力をＤＡ変換して上記比
   較回路における比較電圧として供給するＤＡ変換回路と
   を備えてなることを特徴とするＡＤ変換回路。