JP2000040833A

JP2000040833A - 半導体装置の製造方法

Info

Publication number: JP2000040833A
Application number: JP10207765A
Authority: JP
Inventors: Masafumi Norimoto; 雅史則本; Yoshio Murakami; 義男村上
Original assignee: Mitsubishi Materials Corp
Current assignee: Mitsubishi Materials Corp
Priority date: 1998-07-23
Filing date: 1998-07-23
Publication date: 2000-02-08

Abstract

(57)【要約】【課題】低抵抗率層形成時のウェーハの主面に形成さ
れた凹部にレジストが残留せず、素子の特性のばらつき
を小さくし、歩留りを向上させる。厚いウェーハを用い
て製造した場合に高抵抗率層の厚さをより薄くでき、素
子の応答速度及びサージ耐量を向上させる。ウェーハ１
枚当りの装置数を多く製造できる。【解決手段】第１導電型の高抵抗率のシリコンウェー
ハ１０の一方の主面に複数の第１小凹部１１又は両主面
に相対向する複数の第１及び第２小凹部１１，１２をそ
れぞれ形成し、小凹部１１，１２を含む主面領域からそ
れぞれ不純物を拡散して第２導電型の低抵抗率層１３を
形成する際に、小凹部１１，１２の周壁部１１ａ，１２
ａを主面に対して角度θで傾斜させ、角度θが３０゜≦
θ≦７０゜、好ましくは５４．７４゜である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サイリスタ、パワ
ートランジスタ等の迅速な応答速度が要求される半導体
装置を製造する方法に関する。更に詳しくは、サージ防
護用のサイリスタのような縦方向導電型の半導体装置の
製造に適する方法に関するものである。

【０００２】

【従来の技術】技術の進歩に従って大口径化している半
導体装置用のシリコンウェーハは、機械的強度を高めて
ウェーハとしての加工を容易にし、かつ半導体装置への
加工時の取扱いを容易にするために、その厚さが大口径
化とともに厚くなっている。一方、半導体基板であるシ
リコンウェーハの一方の主面上の電極と他方の主面上の
電極との間に電流を流す縦型サージ防護素子では、出発
材料であるｎ型もしくはｐ型のシリコンウェーハ自体か
らなる高抵抗率層の厚さがサージ防護素子の性能に大き
く影響することが知られている。即ち、図６に示される
ｎ₁ｐ₁ｎ₂ｐ₂ｎ₃構造のサージ防護用の半導体装置８で
は、ウェーハ自体からなるｎ₂層の厚さによって、半導
体装置の応答速度及びサージ耐量が決められ、薄いほど
良好な特性が得られる。符号６及び７はそれぞれ電極を
示す。このため、図７に示すようにシリコンウェーハ５
の両主面３，３の一部をエッチングにより薄くして凹部
１，２を形成し、サージ防護性能に実質的な影響を及ぼ
すｎ₂層の厚さを小さくする双方向型半導体装置の製造
方法が提案されている（特開平６−２４４４０８）。こ
の方法によればウェーハ自体の機械的強度の低下を防止
できるとともに、厚いシリコンウェーハを用いて製造し
た場合に高抵抗率のｎ₂層の厚さを薄くでき、サージ耐
量を向上させることができる。この方法では、図７に示
すように凹部１，２を主面３に対して直角にｎ型のシリ
コンウエハ５をエッチングすることにより形成した後、
フォトリソグラフィー技術を用いてレジストを塗布し
て、ｐ₁層及びｐ₂層を形成し、更にレジストを塗布して
ｎ₁層及びｎ₃層を形成する。ここでウェーハ５自体はエ
ッチングによりｎ₂層となる。

【０００３】

【発明が解決しようとする課題】しかし、特開平６−２
４４４０８号公報に示される製造方法では、凹部１，２
を主面３に対して直角に形成するため、ｐ₁層及びｐ₂層
の形成に用いたレジストが次のｎ₁層及びｎ₃層を形成す
るときに、凹部１，２内に多く残留する。このためにｎ
₁層及びｎ₃層形成用のレジストを均一な膜厚で塗布でき
ず、そのため当初の設計通りの半導体素子を作製するこ
とが困難であった。また作製された素子の特性のばらつ
きは大きくなり、歩留りが低下する不都合があった。

【０００４】またこの従来の方法では、図７及び図８に
示すように半導体装置を形成する部位毎に、シリコンウ
ェーハ５の表面の凹部１と裏面の凹部２とを互いに間隔
をあけて多数形成するため、厚いウェーハを用いてｎ₂
層を薄くすればするほど、素子形成部である凹部１及び
２の深さｄ₇，ｄ₈が大きくなって、ｎ₁層及びｎ₃層をフ
ォトリソグラフィーなどの手法で精度良く作製すること
が難しくなり、しかも素子形成部間の間隔ｔ₁及びｔ₂を
小さくとることが困難な不具合があった。間隔ｔ₁及び
ｔ₂を小さくできないことに起因して、凹部を形成しな
い従来のウェーハと比較した場合、１枚のウェーハから
製造できる半導体装置の数が減少していた。特にｎ₁層
及びｎ₃層が精度良く作製できない場合には、サージ耐
量を向上させることは可能であるものの、保持電流など
のその他のサージ防護素子としての重要な他の特性に重
大な悪影響を及ぼす不具合があった。また１枚のシリコ
ンウェーハから作られる複数の半導体装置の間において
同一の特性を得ることが困難になる問題があった。

【０００５】本発明の目的は、低抵抗率層の形成時のシ
リコンウェーハの主面に形成される凹部にレジストが残
留することを防止して素子の特性のばらつきを小さく
し、歩留りを向上させることができる半導体装置の製造
方法を提供することにある。本発明の別の目的は、厚い
シリコンウェーハを用いて製造した場合に高抵抗率層の
厚さをより一層薄くでき、応答速度が速く、かつ装置を
サージ防護素子とした場合にそのサージ耐量を向上させ
ることができる半導体装置を製造する方法を提供するこ
とにある。本発明の更に別の目的は、凹部の深さが大き
い場合にも低抵抗率層の外面に露呈しかつこの低抵抗率
層にそれぞれ内包される別の不純物拡散層を容易に精度
良く作製でき、かつウェーハ１枚当りの装置数を多く製
造できる半導体装置の製造方法を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に係る発明は、
図１（ａ）〜図１（ｃ）に示すように第１導電型の高抵
抗率のシリコンウェーハ１０の両主面に相対向する複数
の第１及び第２小凹部１１，１２をそれぞれ形成する工
程と、小凹部１１，１２を含む主面領域からそれぞれ不
純物を拡散して第２導電型の低抵抗率層１３を形成する
工程とを有する半導体装置の製造方法において、小凹部
１１，１２の周壁部１１ａ，１２ａを主面に対して角度
θで傾斜させ、角度θが３０゜≦θ≦７０゜であること
を特徴とする半導体装置の製造方法である。なお、図示
しないが、シリコンウェーハ１０の一方の主面に複数の
第１小凹部１１のみ形成することもできる。第１及び第
２小凹部１１，１２の周壁部１１ａ，１２ａを主面に対
して角度θ（３０゜≦θ≦７０゜）で傾斜させることに
より、第１及び第２小凹部１１，１２に図１（ｃ）の拡
大図に示すｐ₁層及びｐ₂層を形成したときに用いたレジ
ストをｎ₁層及びｎ₃層を形成するときに容易に除去で
き、残留させない。

【０００７】請求項２に係る発明は、請求項１に係る発
明であって、角度θが５４．７４゜である半導体装置の
製造方法である。結晶面が（１００）面のシリコンウェ
ーハ１０を用いて、ＫＯＨによる異方性エッチングを行
えば、主面に対してθ＝５４．７４゜の角度で傾斜した
周壁部１１ａ，１２ａが容易に得られる。

【０００８】請求項３に係る発明は、図４（ａ）〜図４
（ｄ）に示すように第１導電型の高抵抗率のシリコンウ
ェーハ１０の両主面に相対向する単一の第１及び第２大
凹部２１，２２をそれぞれ形成する工程と、第１大凹部
２１の底面と第２大凹部２２の底面に相対向する複数の
第１及び第２小凹部１１，１２をそれぞれ形成する工程
と、小凹部１１，１２を含む主面領域からそれぞれ不純
物を拡散して第２導電型の低抵抗率層１３を形成する工
程とを有する半導体装置の製造方法であって、第１及び
第２大凹部２１，２２をシリコンウェーハの周辺部１０
ａを除くシリコンウェーハ１０のほぼ全主面領域に形成
することを特徴とする半導体装置の製造方法である。な
お、図示しないが、シリコンウェーハ１０の一方の主面
に第１大凹部２１のみを形成し、この第１大凹部の底面
２１とウェーハ１０の他方の主面に相対向して複数の第
１及び第２小凹部１１，１２をそれぞれ形成することも
できる。シリコンウェーハ１０の周辺部１０ａを残して
第１及び第２大凹部２１，２２を形成するため、ウェー
ハの強度を保持した状態で深さｄ₁，ｄ₂を大きくするこ
とができ、これによりｎ₂層の厚さを薄くできる。また
第１及び第２大凹部２１，２２がウェーハ中央部の広い
領域に形成されるため、多数の半導体装置を作る場合に
も、低抵抗率層１３であるｐ₁層及びｐ₂層の外面に露呈
しかつｐ₁層及びｐ₂層にそれぞれ内包されるｎ₁層及び
ｎ₃層を容易に精度良く作製できる。また第１及び第２
大凹部２１，２２はウェーハの表面及び裏面でそれぞれ
単一でかつ広大であるため、ウェーハ内で素子が形成さ
れない領域が僅かな幅で済み、これにより特開平６−２
４４４０８号公報に示される製造方法と比べてウェーハ
１枚当りの装置数を多く製造できる。

【０００９】請求項４に係る発明は、請求項３に係る発
明であって、第１及び第２小凹部１１，１２の周壁部１
１ａ，１２ａを主面に対して角度θで傾斜させ、角度θ
が３０゜≦θ≦７０゜である半導体装置の製造方法であ
る。第１及び第２小凹部１１，１２の周壁部１１ａ，１
２ａを主面に対して角度θ（３０゜≦θ≦７０゜）で傾
斜させることにより、第１及び第２小凹部１１，１２に
ｐ₁層及びｐ₂層を形成したときに用いたレジストをｎ₁
層及びｎ₃層を形成するときに容易に除去でき、残留さ
せない。

【００１０】請求項５に係る発明は、請求項４に係る発
明であって、角度θが５４．７４゜である半導体装置の
製造方法である。結晶面が（１００）面のシリコンウェ
ーハ１０を用いて、ＫＯＨによる異方性エッチングを行
えば、主面に対してθ＝５４．７４゜の角度で傾斜した
周壁部１１ａ，１２ａが容易に得られる。

【００１１】請求項６に係る発明は、図４（ｂ）に示す
ように請求項３ないし５のいずれかに係る発明であっ
て、両主面に形成される第１及び第２大凹部２１，２２
の深さｄ₃，ｄ₄を互いに同一にする半導体装置の製造方
法である。第１大凹部２１の深さｄ₃と第２大凹部２２
の深さｄ₄を同一にすることにより、製造方法がより容
易となり、ｎ₁層，ｎ₃層を精度良く形成しやすい。また
ウェーハ１０に反りが発生しない。

【００１２】

【発明の実施の形態】本発明で作られる半導体装置は、
サイリスタ、パワートランジスタ等の迅速な応答速度が
求められる縦方向導電型の半導体装置である。本発明の
高抵抗率を有するシリコンウェーハは比較的厚い、好ま
しくは厚さ２００μｍ以上のウェーハが用いられる。第
１及び第２小凹部の周壁部の主面に対する傾斜角度θは
３０〜７０゜の範囲にある。３０゜未満ではシリコンウ
ェーハ１枚当り得られる半導体装置の数が少なくなり過
ぎる。また７０゜を超えると低抵抗率層を形成するとき
にレジストが除去しにくくなる。５４．７４゜以外の３
０〜７０゜の傾斜角は結晶面（１１０）のシリコンウェ
ーハを用いるか、或いはシリコンウェーハの結晶軸を
（１００）から僅かにずらしたウェーハを用いてエッチ
ングすることにより、作り出される。前者の場合に、平
面視でほぼ六角形で６辺のうち２辺が傾斜角が３５．３
゜の傾斜面となる。後者の場合に、平面視でほぼ正方形
で４辺のうち相対向する２辺の傾斜角が約５０゜ないし
６０゜の傾斜面となる。

【００１３】本発明の第１の実施の形態を図面に基づい
て説明する。この実施の形態では半導体装置は双方向対
称特性を有する縦方向導電型のサージ防護用のサイリス
タである。この双方向サイリスタを製造するには、図１
（ａ）に示すように結晶面が（１００）面である厚さ６
３０μｍで直径５インチ（１２５ｍｍ）のｎ型のシリコ
ンウェーハ１０を用意する。このウェーハ１０の上下両
主面を図示しない所定のパターンのマスクで覆った後、
図１（ｂ）に示すようにエッチャントとしてＫＯＨ（水
酸化カリウム）を用いた異方性エッチングによりウェー
ハ１０の表面に第１小凹部１１を、またウェーハ１０の
裏面に第２小凹部１２をそれぞれ形成する。これらの凹
部１１及び１２は同一寸法で、平面視では図２に示すよ
うにほぼ正方形であって、全体ではほぼ正四角錐状であ
る。これらの凹部１１及び１２は互いに対向する位置に
それぞれｄ₁＝ｄ₂＝１９０μｍの深さに形成される。こ
の異方性エッチングにより、第１小凹部１１の周壁部１
１ａ及び第２小凹部１２の周壁部１２ａはウェーハ１０
の主面に対してθ（５４．７４゜）の角度で傾斜する。

【００１４】第１及び第２小凹部１１，１２を形成した
後、これらの凹部全体を図示しない所定のパターンの形
成されたマスクで覆い、図１（ｃ）に示すようにこのマ
スクの上からウェーハ１０の両面に不純物拡散を行っ
て、低抵抗率層１３（ｐ₁層及びｐ₂層）をウェーハ両面
に形成する。これらのｐ₁層及びｐ₂層をそれぞれ３０μ
ｍの深さに形成することにより、中間に残ったｎ₂層の
厚さは１９０μｍとなる。次いで低抵抗率層１３の場合
と同様にして、図示しないマスクの上からウェーハ１０
の両面に不純物拡散を行って、図１（ｃ）に示すように
ｐ₁層及びｐ₂層にｐ₁層及びｐ₂層の外面に露呈しかつｐ
₁層及びｐ₂層にそれぞれ内包されるｎ₁層及びｎ₃層を形
成する。周壁部１１ａ及び１２ａをウェーハ１０の主面
に対して角度θ＝５４．７４゜で傾斜したことにより、
第１及び第２小凹部１１，１２にｐ₁層及びｐ₂層を形成
したときに用いたレジストをｎ₁層及びｎ₃層を形成する
ときに容易に除去でき、ｎ₁層及びｎ₃層を形成するため
のレジストをｐ₁層及びｐ₂層表面に均一に塗布すること
ができる。引続いて表面のｎ₁層とｐ₁層の外面を覆うよ
うに電極を形成し、また裏面のｎ₃層とｐ₂層の外面を覆
うように電極を形成した後、素子形成部毎にシリコンウ
ェーハをダイシングすることにより、図３に示すように
電極１６が表面に形成され、電極１７が裏面に形成され
た半導体装置２０が得られる。

【００１５】本発明の第２の実施の形態を図４（ａ）〜
図４（ｄ）に基づいて説明する。図４（ａ）〜図４
（ｄ）において図１（ａ）〜図１（ｃ）と同一符号は同
一構成要素を示す。この実施の形態の半導体装置も第１
の実施の形態と同様に双方向対称特性を有する縦方向導
電型のサージ防護用のサイリスタである。この双方向サ
イリスタを製造するには、図４（ａ）に示すように第１
の実施の形態と同じ結晶面が（１００）面である厚さ６
３０μｍで直径５インチ（１２５ｍｍ）のｎ型のシリコ
ンウェーハ１０を用意する。図４（ｂ）に示すように、
ウェーハ１０の上下両主面をエッチャントとしてフッ酸
と硝酸の混酸を用いた等方性エッチングによりウェーハ
１０の表面に第１大凹部２１を、またウェーハ１０の裏
面に第２大凹部２２をそれぞれ形成する。これらの凹部
２１及び２２は同一寸法で、平面視では図５に示すよう
にほぼ楕円形である。これらの凹部２１及び２２は互い
に対向する位置にそれぞれｄ₃＝ｄ₄＝１００μｍの深さ
に形成される。図４（ｃ）に示すように、このようにし
て形成された第１大凹部２１の底面及び第２大凹部２２
の底面をそれぞれ第１の実施の形態と同じＫＯＨを用い
た異方性エッチングにより選択的に除去して、第１大凹
部２１の底面に第１小凹部１１を、また第２大凹部２１
の底面に第２小凹部１２をそれぞれ形成する。これらの
凹部２１及び２２は同一寸法で、第１の実施の形態と同
様に平面視では正方形であって、全体では正四角錐状で
ある。これらの凹部１１及び１２は互いに対向する位置
にウェーハ主面からそれぞれｄ₅＝ｄ₆＝１９０μｍの深
さに形成される。この異方性エッチングにより、第１小
凹部１１の周壁部１１ａ及び第２小凹部１２の周壁部１
２ａはウェーハ１０の主面に対してθ（５４．７４゜）
の角度で傾斜する。

【００１６】第１及び第２小凹部１１，１２を形成した
後、第１の実施の形態と同様にしてこれらの凹部全体を
図示しない所定のパターンの形成されたマスクで覆い、
このマスクの上から第１大凹部２１の底面及び第２大凹
部２２の底面にそれぞれ不純物拡散を行って、低抵抗率
層１３（ｐ₁層及びｐ₂層）をウェーハ両面に形成する。
これらのｐ₁層及びｐ₂層をそれぞれ３０μｍの深さに形
成することにより、中間に残ったｎ₂層の厚さは１９０
μｍとなる。この厚さ１９０μｍは第１の実施の形態よ
り小さくすることができる。次いで低抵抗率層１３の場
合と同様にして、図示しないマスクの上からウェーハ１
０の両面に不純物拡散を行って、図４（ｄ）に示すよう
にｐ₁層及びｐ₂層にｐ₁層及びｐ₂層の外面に露呈しかつ
ｐ₁層及びｐ₂層にそれぞれ内包されるｎ₁層及びｎ₃層を
形成する。周壁部１１ａ及び１２ａをウェーハ１０の主
面に対して角度θ＝５４．７４゜で傾斜したこと及び第
１及び第２小凹部１１，１２を第１及び第２大凹部２
１，２２を形成した後に形成することにより、第１及び
第２小凹部１１，１２にｐ₁層及びｐ₂層を形成したとき
に用いたレジストをｎ₁層及びｎ₃層を形成するときに第
１の実施の形態のときよりも更に容易に除去でき、ｎ₁
層及びｎ₃層を形成するためのレジストをｐ₁層及びｐ₂
層表面に均一に塗布することができる。以下、第１の実
施の形態と同様に表面のｎ₁層とｐ₁層の外面を覆うよう
に電極を形成し、また裏面のｎ₃層とｐ₂層の外面を覆う
ように電極を形成した後、素子形成部毎にシリコンウェ
ーハをダイシングすることにより、図３に示すように表
面及び裏面に電極１６及び１７がそれぞれ形成された第
１の実施の形態と同様の半導体装置２０が得られる。

【００１７】

【発明の効果】以上述べたように、請求項１又は２に係
る発明によれば、第１及び第２小凹部の周壁部を主面に
対して角度θで傾斜させることにより、低抵抗率層の形
成時のシリコンウェーハの主面に形成される凹部にレジ
ストが残留することを防止できる。従って、素子の特性
のばらつきを小さくし、歩留りを向上させることができ
る。請求項３ないし６に係る発明によれば、シリコンウ
ェーハの両主面にウェーハ周辺部を残して広い領域にわ
たって第１及び第２大凹部した後第１及び第２小凹部を
形成することにより、厚いシリコンウェーハを用いて
製造した場合に半導体装置の高抵抗率層の厚さをより一
層薄くでき、この結果半導体装置の応答速度及びこの装
置をサージ防護素子とした場合にそのサージ耐量を向上
させることができる。ウェーハ主面からの第１及び第
２大凹部の深さが大きい場合にも低抵抗率層の外面に露
呈しかつこの低抵抗率層にそれぞれ内包される別の不純
物拡散層を容易に精度良く作製でき、かつウェーハ１枚
当りの装置数を多く製造できる。低抵抗率層形成時の
レジストを請求項１又は２に係る発明よりも更に容易に
除去でき、このレジストの残留を防止することができ
る。

【図面の簡単な説明】

【図１】請求項１に係る発明の半導体装置の製造方法を
工程順に示す断面図。

【図２】その第１小凹部の拡大平面図。

【図３】その半導体装置の構成図。

【図４】請求項３に係る発明の半導体装置の製造方法を
工程順に示す断面図。

【図５】その第１大凹部を形成したシリコンウェーハの
平面図。

【図６】従来の半導体装置の構成図。

【図７】従来の半導体装置を作るための凹部を形成した
シリコンウェーハの要部断面図。

【図８】その凹部を形成したシリコンウェーハの平面
図。

【符号の説明】

１０シリコンウェーハ１０ａウェーハの周辺部１１第１小凹部１１ａ第１小凹部の周壁部１２第２小凹部１２ａ第２小凹部の周壁部１３低抵抗率層（ｐ₁層，ｐ₂層）２１第１大凹部２２第２大凹部ｄ₃ 第１大凹部の深さｄ₄ 第２大凹部の深さ

Claims

【特許請求の範囲】

【請求項１】第１導電型の高抵抗率のシリコンウェー
ハ(10)の一方の主面に複数の第１小凹部(11)又は両主面
に相対向する複数の第１及び第２小凹部(11,12)をそれ
ぞれ形成する工程と、前記小凹部(11,12)を含む主面領
域からそれぞれ不純物を拡散して第２導電型の低抵抗率
層(13)を形成する工程とを有する半導体装置の製造方法
において、前記小凹部(11,12)の周壁部(11a,12a)を前記主面に対し
て角度(θ)で傾斜させ、前記角度(θ)が３０゜≦θ≦７
０゜であることを特徴とする半導体装置の製造方法。
【請求項２】角度(θ)が５４．７４゜である請求項１
記載の半導体装置の製造方法。
【請求項３】第１導電型の高抵抗率のシリコンウェー
ハ(10)の一方の主面に単一の第１大凹部(21)又は両主面
に相対向する単一の第１及び第２大凹部(21,22)をそれ
ぞれ形成する工程と、前記第１大凹部(21)の底面と前記
ウェーハ(10)の他方の主面若しくは前記第２大凹部(22)
の底面に相対向する複数の第１及び第２小凹部(11,12)
をそれぞれ形成する工程と、前記小凹部(11,12)を含む
主面領域からそれぞれ不純物を拡散して第２導電型の低
抵抗率層(13)を形成する工程とを有する半導体装置の製
造方法であって、前記第１及び第２大凹部(21,22)を前記シリコンウェー
ハの周辺部(10a)を除く前記シリコンウェーハ(10)のほ
ぼ全主面領域に形成することを特徴とする半導体装置の
製造方法。
【請求項４】第１及び第２小凹部(11,12)の周壁部(11
a,12a)を前記主面に対して角度(θ)で傾斜させ、前記角
度(θ)が３０゜≦θ≦７０゜である請求項３記載の半導
体装置の製造方法。
【請求項５】角度(θ)が５４．７４゜である請求項４
記載の半導体装置の製造方法。
【請求項６】両主面に形成される第１及び第２大凹部
(21,22)の深さ(d₃,d₄)を互いに同一にする請求項３ない
し５いずれか記載の半導体装置の製造方法。