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ITMI951820A1 - Mosfet del tipo a impoverimento con trincee - Google Patents

Mosfet del tipo a impoverimento con trincee Download PDF

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ITMI951820A1
ITMI951820A1 IT95MI001820A ITMI951820A ITMI951820A1 IT MI951820 A1 ITMI951820 A1 IT MI951820A1 IT 95MI001820 A IT95MI001820 A IT 95MI001820A IT MI951820 A ITMI951820 A IT MI951820A IT MI951820 A1 ITMI951820 A1 IT MI951820A1
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IT
Italy
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region
conductivity
type
relatively
doped region
Prior art date
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IT95MI001820A
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English (en)
Inventor
S Ajit Janardhanan
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of ITMI951820A0 publication Critical patent/ITMI951820A0/it
Publication of ITMI951820A1 publication Critical patent/ITMI951820A1/it
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Abstract

Un transistore MOS di potenza a trincee verticali con bassa resistenza di inserzione viene ottenuto eliminando la regione di inversione di una struttura convenzionale. In una forma di realizzazione una regione di impoverimento profonda viene formata fra le gate a trincea per realizzare la capacità di bloccaggio della conduzione. In un'altra forma di realizzazione il bloccaggio della conduzione viene ottenuto tramite l'impoverimento a partire dalla gate (porte) a trincea ed un impoverimento della giunzione a partire da una diffusione P fra la gate. Entrambe le forme di realizzazione sono preferibilmente fabbricate in una geometria cellulare. Il dispositivo può anche essere previsto in una configurazione di conduzione orizzontale nella quale la gate MOS è disposta sulla superficie superiore della struttura multistrato a semiconduttore sulla regione di impoverimento profonda.(Figura 3).

Description

DESCRIZIONE
a corredo di una domanda di Brevetto d'invenzione industriale dal titolo:
"MOSFET DEL TIPO A IMPOVERIMENTO CON TRINCEE"
FONDAMENTI DELL'INVENZIONE
1. Campo dell'invenzione
La presente invenzione si riferisce ai transistori MOSFET di alta potenza, e più in particolare, ai transistori MOSFET di alta potenza con bassa resistenza di inserzione che impiegano la struttura di gate MOS a trincee.
2. Descrizione della tecnica correlata
Per ottimizzare la capacità di elaborazione dell'elettricità di un qualsiasi dispositivo a semiconduttori di potenza,è essenziale massimizzare la densità di impaccamento delle celle.. E' divenuto evidente sia sperimentalmente che analiticamente che le limitazioni fisiche dei dispositivi stanno limitando ulteriori progressi nella densità di impaccamento delle celle, e pertanto della prestazione dei MOSFET utilizzanti un canale superficiale formato dal processo a doppia diffusione autoallineato, comunemente noto come CMOS.
Un perfezionamento nella densità di impaccamento delle celle può essere ottenuto utilizzando una struttura a gate ΜΟS a trincee invece che una struttura DMOS standard. La mancanza dell'effetto di impoverimento JFET (transistore a effetto di carpo di giunzione) in una struttura a gate a trincee provoca anche una resistenza dello stato di inserzione significativamente più bassa se raffrontata con una struttura DMOS. La bassa resistenza di inserzione è particolarmente importante quando i MOSFET sono utilizzati in applicazioni elettroniche di potenza a bassa frequenza, come nelle parti elettroniche per automobili.
Un MOSFET di potenza a trincee convenzionale è illustrato nella Figura 1. Il dispositivo include una regione di source N<+ >2, una regione di base P o di canale 4, una regione N 6 ed una regione N<+ >8. Una gate di polisilicio 10 è formata nelle trincee sui due lati della base P 4 e separata da esse tramite uno strato di ossido sottile 11.Un elettrodo di source 12 sulla superficie superiore del dispositivo copre la regione di source 2. Un elettrodo di drain 14 sulla superficie inferiore del dispositivo copre la regione N<+ >8. Il funzionamento del dispositivo della Figura 1 è il seguente. Quando l'elettrodo di drain 14 è positivo rispetto all'elettrodo di source 12, la corrente scorre verso l'alto attraverso il dispositivo quando un potenziale positivo viene applicato alla gate 10.
Il potenziale positivo sulla gate 10 inverte la base P 4, formando un canale n attraverso essa, che permette il passaggio della corrente dalla drain alla source.
Mentre il MOSFET di potenza a trincee della Figura 1 ha dei vantaggi significativi rispetto al transistore DMOS in termini di densità di impaccamento delle celle, l'inclusione di una base P nella struttura contribuisce in modo indesiderabile alla resistenza di inserzione causata dalla resistenza del canale quando il canale p viene invertito. Questo stabilisce un limite del valore del quale la resistenza di inserzione può essere ridotta in un dispositivo DMOS.
Inoltre il MOSFET di potenza a trincee convenzionale illustrato nella Figura 1 ha una giunzione P-N parassita, che presenta un problema durante il raddrizzamento sincrono.
Un tipo di struttura di perfezionamento di un MOSFET di potenza a trincee è illustrato nella Figura 2, in cui gli elementi eguali sono indicati con gli stessi numeri di riferimento.Questo dispositivo, descritto da B.Baliga, "The Accumulation-Mode Field-Effect Transistor: A New Ultralow On-Resistance MOSFET", IEEE Electron Device Letters , Vol. 13,No. 8, agosto 1992, pagg. 427-429), non contiene una regione di base P, e pertanto non ha la giunzione P-N fra le regioni di source e di drain. Diversamente dal MOSFET di potenza a trincee del tipo a impoverimento illustrato nella Figura 1, la conduzione di corrente nel dispositivo della Figura 2 si verifica lungo la superficie di uno strato di accumulazione formato lungo le pareti laterali della trincee, che provoca una resistenza di inserzione molto inferiore. Inoltre nel dispositivo della Figura 2 può essere usato un drogaggio di regione di deriva inferiore a mentre un drogaggio di regione di deriva ottimale di è necessario per il MOSFET di potenza a trincee della Figura 1.
Inoltre la struttura della Figura 2 vantaggiosamente non contiene una giunzione P-N parassita.
Per disinserire il dispositivo della Figura 2, viene applicato un potenziale alla gate 10 per invertire la regione N<- >6.Tuttavia nel dispositivo della Figura 2, la larghezza di impoverimento provocata dalla gate MOS è limitata dalla formazione di uno strato di inversione delle lacune nella regione di deriva N-.Questo limita la capacità di bloccaggio della conduzione del dispositivo. SOMMARIO DELL'INVENZIONE
La presente invenzione è un MOSFET di potenza a trincee con una struttura originale che supera le deficienze sopra citate della tecnica precedente.
Vantaggiosamente la presente invenzione, come il MOSFET di potenza a trincee della Figura 2, non ha una regione di base P e pertanto non ha una giunzione P-N. Pertanto il MOSFET di potenza a trincee della presente invenzione è formato in una struttura multistrato di materiale semiconduttore avente la prima e seconda superficie di semiconduttore opposte (vale a dire le superiici superiore ed inferiore), la struttura multistrato del materiale semiconduttore conprendendo una regione drogata in modo relativamente limitato di un primo tipo di conduttività,preferibilmente N , una pluralità di trincee strette distanziate formate perpendicolarmente nella struttura multistrato e che si estendono dalla superficie superiore della struttura multistrato, almeno una parte della regione N-essendo disposta fra le trincee che si dipartono dalla superficie superiore del semiconduttore.
Le gate di polisilicio sono disposte nelle trincee e distanziate dalla parte di intervento della regione N<- >tramite uno strato di materiale di isolamento delle gate. Una prima regione drogata in modo relativamente elevato del primo tipo di conduttività,vale a dire N<+>, è disposta fra le e adiacente alla superficie superiore del semiconduttore e alla regione N-.
La presente invenzione è un perfezionamento rispetto al dispositivo della tecnica precedente della Figura 2,tuttavia con l'inclusione, in una prima forma di realizzazione, di una regione P<+ >formata nel struttura multistrato ed estendentesi dalla superficie superiore della struttura multistrato in una posizione adiacente alla ed almeno parzialmente coestensiva con la regione N<+ >superiore, vale a dire la regione di source. Con l'applicazione di una tensione di gate negativa per disinserire il dispositivo, la regione P aggiunta forma una drain per le lacune generate nella regione N .Pertanto non appena le lacune sono formate, esse vengono scaricate verso la regi.one P+a causa del campo elettrico, tramite un MOSFET di canale p a trincee.Questo effetto viene successivamente indicato come " impoverimento profondo".
L'impoverimento profondo impoverisce in modo molto efficiente la regione N<- >fra le gate MOS a trincee, che formano una barriera di potenziale per il flusso di elettroni e migliorano notevolmente la capacità di bloccaggio di conduzione del dispositivo. Diversamente dalla struttura della tecnica precedente della Figura 2, la larghezza di impoverimento dovuta alla gate MOS non è limitata dalla formazione di uno strato di inversione delle lacune.
Questo permette che le gate delle trincee nella struttura della presente invenzione siano distanziate maggiormente fra loro, aumenta la tensione di guasto, riduce la corrente di perdita e semplifica la fabbricazione.
Nello stato di inserzione con una tensione positiva sulla gate, la conduzione di corrente, come nel dispositivo della Figura 2 della tecnica precedente, è principalmente ottenuta tramite uno strato di accumulazione formato sulla superficie di silicio sul lato della trincea. Dato che la mobilità effettiva degli elettroni nella regione di accumulazione è superiore a quella che si verifica attraverso la regione di inversione, la resistenza di inserzione del dispositivo della presente invenzione, come il dispositivo della tecnica precedente della Figura 2, è ancora inferiore a quella del MOSFET di potenza a trincee convenzionale.
In una seconda forma di realizzazione dell'invenzione, una regione di diffusione P è realizzata centralmente entro la regione N fra le gate.La diffusione P<+ >provoca un impoverimento della parte della regione N<- >fra la regione di diffusione P<+ >e la gate MOS (vale a dire un'azione JFET)con un potenziale negativo applicato alla gate.
In ancora un'altra forma di realizzazione dell'invenzione, una regione P<+ >è formata sia sulla superficie superiore del dispositivo, distanziata dalla source N (come nella prima forma di realizzazione), e formata centralmente entro la regione N<+ >fra le gate (come nella seconda forma di realizzazione dell'invenzione).
La presente invenzione inoltre preferibilmente include una regione N<+ >fra le e adiacente alla superficie inferiore del semiconduttore e alla regione N (in una forma di realizzazione di MOSFET)o una regione P fra le e adiacente alla superficie inferiore del semiconduttore del dispositivo e alla regione N , in tal modo formando una struttura che comprende un diodo PN collegato in serie con un MOSFET a trincee (vale a dire una forma di realizzazione di un transistore IGBT).
Vantaggiosamente tutte le forme di realizzazione dell'invenzione possono essere implementate in una geometria cellulare con trincee a forma di anello distanziate una dall'altra sulla superficie del silicio. Inoltre in tutte le forme di realizzazione, la sovrapposizione fra la regione N e la gate può essere variata per ottimizzare sia la tensione di guasto sia la prestazione di resistenza di inserzione del dispositivo.
La presente invenzione può anche essere prevista in una configurazione di conduzione orizzontale, nel quale caso la gate è disposta sulla superficie superiore del dispositivo sulla regione di deriva N ·, invece che nelle trincee.
Altre caratteristiche e vantaggi della presente invenzione diverranno evidenti dalla descrizione seguente dell'invenzione che si riferisce ai disegni allegati.
BREVE DESCRIZIONE DEI DISEGNI
Le figure illustrano:
- La Figura 1 illustra la configurazione di un MOSFET di potenza a trincee del tipo ad impoverimento della tecnica precedente;
- La Figura 2 illustra la configurazione di un MOSFET di potenza a trincee del tipo ad arricchimento della tecnica precedente;
- La Figura 3 illustra una prima forma di realizzazione della presente invenzione con una regione di drain P<+ >aggiunta che si estende dalla superficie superiore del dispositivo del tipo ad arricchimento; la Figura 3a illustra una sezione trasversale di celle multiple della prima forma di realizzazione della presente invenzione; la Figura 3b illustra una vista in pianta dall'alto delle celle multiple della prima forma di realizzazione della presente invenzione;
- La Figura 4 illustra una seconda forma di realizzazione della presente invenzione con una regione P<+ >diffusa dalla superficie superiore della struttura multistrato in posizione centrale attraverso la regione di source N<+ >e nella regione di deriva N<- >fra le gate delle trincee;
- La Figura 5 illustra una forma di realizzazione combinata dell'invenzione fornita con le regioni P<+ >di entrambe le Figure 3 e 4; la Figura 5a illustra una configurazione alternativa della Figura 5, la regione centrale P<+ >estendendosi completamente fino alla regione di drain N ;
- La Figure 6 e 7 illustra una configurazione alternativa corrispondente alle forme di realizzazione delle Figure 3 e 4, rispettivamente, che ha una regione di deriva N più sottile e pertanto una resistenza di inserzione inferiore,ma anche una tensione di guasto inferiore;
- Le Figure 8 e 9 illustrano un'altra configurazione alternativa corrispondente ancora alle forme di realizzazione delle Figure 3 e 4, rispettivamente, con una regione di deriva N costante più sottile di quelle della forma di realizzazione delle Figure 6 e 7;
- Le Figure 10, 11 e 12 illustrano una vista in pianta dall'alto di una configurazione di celle esagonali preferita per le forme di realizzazione delle Figure 3, 4 e 5, rispettivamente;
- Le Figure 13-15 illustrano ancora una forma di realizzazione di IGBT dell'invenzione nella quale la regione N<+ >sulla superficie inferiore del dispositivo viene sostituita da una regione P<+>; - La Figura 16 illustra una forma di realizzazione a conduzione orizzontale dell'invenzione.
DESCRIZIONE DETTAGLIATA DELLE FORME DI REALIZZAZIONE PREFERITE
Una prima forma di realizzazione del nuovo MOSFET di potenza a trincee della presente invenzione è illustrato nella Figura 3. Come illustrato in essa, la presente invenzione ha una struttura simile al dispositivo della tecnica precedente della Figura 2,ma inoltre include una regione P<+ >16 formata nella struttura multistrato e estendentesi dalla superficie superiore della struttura multistrato (coperta dall'elettrodo di source 12)adiacente alla regione di source N<+ >2.
Come illustrato dalla freccia della Figura 3,quando il dispositivo è nella condizione di disinserzione (stato di bloccaggio della conduzione), con un potenziale negativo applicato alla gate 10, la regione P 16 vantaggiosamente annulla le lacune formate nella regione N 6 tramite un MOSFET di canale p a trincee nel quale la regione P<+ >16 agisce come la "drain", un elettrodo 10 di gate è la "gate", la regione N- 6 è il "canale" (invertito tramite la gate) e le lacune formate dall'inversione della regione N 6 sono la "source".La regione P 16 pertanto agisce come una drain per le lacune, provocando i seguenti vantaggi:
In primo luogo la regione di drain P<+ >16 evita la formazione di uno strato di inversione delle lacune quando il dispositivo è nello stato di disinserzione e pertanto supera una limitazione primaria della prestazione del dispositivo della Figura 2 della tecnica precedente,vale a dire una limitazione dalla profondità di impoverimento adiacente alla gate.Pertanto la regione di drain P<+ >16 della presente invenzione provoca un impoverimento superiore ("impoverimento profondo") adiacente alla gate nello stato di disinserzione.Questo aumenta la barriera di potenziale del flusso di elettroni che si spostano fra la source 12 e la drain 14 nello stato di disinserzione, cosa che provoca una corrente di perdita inferiore ed una tensione di guasto più elevata.
In secondo luogo l'eliminazione di uno strato di inversione delle lacune nella presente invenzione elimina la corrente di perdita per effetto tunnel da banda a banda, che è un meccanismo di perdita significativo nei dispositivi VLSI, conprendenti il dispositivo della Figura 2.
La forma di realizzazione della presente invenzione illustrata nella Figura 3 fu simulato con i parametri illustrati nella tabella seguente:
I risultati della simulazione utilizzante i parametri precedenti hanno dimostrato una tensione di bloccaggio di conduzione superiore a 60 V. Fu rilevata la resistenza di inserzione ad un valore di 0,076 mohm.cm<2>, che è significativamente inferiore alla resistenza di inserzione dei MOSFET di potenza a trincee convenzionali. Furono ottenute le caratteristiche controllate completamente dalle gate ed una tensione di soglia di 0,8 V.
I calcoli teorici di RON utilizzanti le varie componenti di una resistenza di inserzione si accordano strettamente a questi risultati.
Con riferimento ora alla Figura 4,viene illustrata una seconda forma di realizzazione della presente invenzione nella quale una regione P<+ >18 viene diffusa dalla superficie superiore della struttura multistrato in posizione centrale attraverso la regione di source N<+ >2 e nella regione di deriva N 6. Il bloccaggio di conduzione di questa forma di realizzazione viene ottenuto tramite l<'>impoverimento a partire dalla gate MOS 10 e un impoverimento di giunzione (azione JFET) a partire dalla diffusione P<+ >18.
Opzionalmente, come illustrato nella Figura 5, la presente invenzione può essere fornita in una forma di realizzazione sia con la regione di drain P<+ >16 che con la diffusione P<+ >18, e con i vantaggi annessi di ciascuna.La Figura 5a illustra una configurazione alternativa della Figura 5, la regione P<+ >centrale 18 estendendosi completamente,verso il basso fino alla regione N<+ >8.
Le Figure 6 e 7 illustrano una configurazione alternativa corrispondente alle forme di realizzazione delle Figure 3 e 4, rispettivamente, che ha una regione di deriva N<- >6 più sottile e pertanto una resistenza di inserzione inferiore,ma anche una tensione di guasto inferiore.Le Figure 8 e 9 illustrano un'altra configurazione alternativa ancora corrispondente alle forme di realizzazione delle Figure 3 e 4, rispettivamente, con una regione di deriva N<- >6costante più sottile di quella della forma di realizzazione delle Figure 6 e 7.La forma di realizzazione delle Figure 8 e 9 ha la resistenza di inserzione più bassa,ma può solo essere usata nelle applicazioni a bassa tensione a causa della sua tensione di guasto relativamente bassa.
Vantaggiosamente la presente invenzione può essere realizzata con una topologia cellulare. Per esempio, le Figure 3a e 3b illustrano una vista in sezione trasversale e dall'alto, rispettivamente, delle celle multiple della forma di realizzazione della Figura 3. In alternativa e preferibilmente, ciascuna delle celle unitarie può essere prevista in una configurazione poligonale. Le Figure 10, 11 e 12 illustrano la vista in pianta di una configurazione di celle esagonali preferita per le forme di realizzazione delle Figure 3, 4 e 5, rispettivamente.
Le Figure 13-15 illustrano ancora un'altra forma di realizzazione dell'invenzione nella quale la regione N<+ >8 è sostituita da una regione F 20. Pertanto, come illustrato nella Figura 13, la struttura della Figura 2 della tecnica precedente può essere modificata per formare una giunzione PN collegata in serie con un transistore a trincee, in tal modo creando un dispositivo IGBT. Similarmente le Figure 14 e 15 illustrano la configurazione IGBT corrispondente alle forme di realizzazione delle Figure 3 e 4 rispettivamente.
Sebbene non illustrato, la forma di realizzazione combinata dell'invenzione illustrata nella Figura 5 può essere applicata similarmente in una configurazione IGBT.Similarmente le configurazioni IGBT possono essere implementate in una topologia cellulare (corrispondente alle Figure 10-12) e/o con le regioni di deriva N più sottili 6 illustrate nelle Figure 6-9 per perfezionare la resistenza di inserzione nelle applicazioni a tensione più bassa. La Figura 16 illustra una forma di realizzazione a conduzione orizzontale dell'invenzione nella quale il dispositivo è formato su un substrato P<+ >22.Nello stato di inserzione, la corrente scorre dalla regione di drain N<+ >24, attraverso la regione di deriva N" 26 fino alla regione di source N<+>28. Come nella corrispondente forma di realizzazione a conduzione verticale della Figura 3, una regione di drain P<+ >30 è formata nella struttura multistrato di semiconduttore e si estende nella struttura multistrato a partire dalla sua superficie superiore in una posizione adiacente alla regione di source N<+ >28.Una gate MOS 32 è sovrapposta alla regione di deriva N 26.
Con l'applicazione di una tensione negativa sulla gate MOS 32, la regioneP<+ >30 forma una drain per le lacune generate nella regione di deriva N 26. Pertanto, inoltre, non appena le lacune sono realizzate, esse vengono deviate verso la regione P<+ >30 tramite il campo elettrico,tramite un MOSFET di canale p laterale, che provoca un "impoverimento profondo" della regione di deriva N 26.
Ovviamente sono possibili molte altre varianti della presente invenzione. Per esempio in tutte le forme di realizzazione precedentemente descritte le polarità di drogaggio delle regioni e le tensioni applicate potrebbero essere invertite, di modo che la corrente scorrerebbe nella direzione opposta.
Pertanto, sebbene la presente invenzione sia stata descritta in relazione alle sue forme di realizzazione particolari, molte altre varianti e modifiche e altri usi saranno evidenti alle persone esperte della tecnica. E' preferito, pertanto, che la presente invenzione sia limitata non dalla specifica rivelazione illustrata qui, ma solo dalle rivendicazioni allegate.

Claims (13)

  1. RIVENDICAZIONI 1. Un dispositivo a transistori a trincee ad effetto di campo a semiconduttori ad ossidi metallici di alta potenza che presenta una resistenza di inserzione relativamente bassa e una tensione di guasto relativamente elevata, il detto dispositivo conprendendo: - una struttura multistrato di materiale semiconduttore avente una prima ed una seconda superficie di semiconduttore opposte, la detta struttura multistrato del materiale semiconduttore conprendendo una regione drogata in modo relativamente limitato di un primo tipo di conduttività, una pluralità di trincee strette distanziate formate perpendicolarmente nella detta struttura multistrato ed estendentisi dalla detta prima superficie di semiconduttore, almeno una parte della detta regione drogata in modo relativamente limitato essendo disposta fra le dette trincee; - mezzi di elettrodi di gate disposti nelle dette trincee e distanziati dalla detta parte della detta regione drogata in modo relativamente limitato tramite uno strato di materiale di isolamento delle gate; - una prima regione drogata in modo relativamente elevato del detto primo tipo di conduttività disposta fra le ed adiacente alla detta prima superficie di semiconduttore e alla detta regione drogata in modo relativamente limitato; e - una prima regione di un secondo tipo di conduttività opposto al detto primo tipo di conduttività, la detta prima regione del detto secondo tipo di conduttività essendo formata nella detta struttura multistrato ed estendendosi dalla detta prima superficie di semiconduttore adiacente alla detta prima regione drogata in modo relativamente elevato del detto primo tipo di conduttività, la detta prima regione del detto secondo tipo di conduttività formando una drain per i collegamenti portanti del detto secondo tipo di conduttività nella detta parte della detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività fra le dette gate per creare una regione di impoverimento profonda nel suo interno e fornire una capacità di bloccaggio della conduzione perfezionata nel dispositivo quando viene'applicata una tensione al detto mezzo di elettrodo di gate per disinserire il dispositivo.
  2. 2. Il dispositivo della rivendicazione 1, inoltre conprendente una seconda regione del detto secondo tipo di conduttività opposta al detto primo tipo di conduttività formata nella detta struttura multistrato fra le dette trincee ed estendentesi dalla detta prima superficie di semiconduttore attraverso la detta prima regione drogata in modo relativamente elevato del detto primo tipo di conduttività e attraverso almeno una parte della detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività, la detta seconda regione del detto secondo tipo di conduttività essendo distanziata dalle dette trincee sui loro lati opposti tramite la detta prima regione drogata in 'modo relativamente elevato del detto primo tipo di conduttività e tramite la detta parte della detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività attraverso la quale si estende la detta seconda regione del detto secondo tipo di conduttività; - per cui quando la detta tensione viene applicata al detto mezzo di elettrodo di gate per disinserire il dispositivo, i collegamenti portanti del detto primo tipo di conduttività generati nella detta parte della detta regione drogata in modo relativamente limitato del detto primo di tipo di conduttività fra le dette gate vengono impoveriti dalla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività fra il detto mezzo di elettrodo di gate tramite l'azione di impoverimento delle gate e di impoverimento della giunzione per perfezionare ulteriormente la capacità di bloccaggio di conduzione del dispositivo.
  3. 3. Il dispositivo della rivendicazione 1, nel quale: - le dette trincee si estendono ciascuna in una prima direzione longitudinale parallela alle dette prima e seconda superficie del semiconduttore; - i detti mezzi di elettrodi di gate disposti nelle dette trincee hanno rispettive facce longitudinali estendentisi nella detta prima direzione longitudinale; e - la detta prima regione del detto secondo tipo di conduttività si estende in una seconda direzione longitudinale perpendicolare alla detta prima direzione longitudinale.
  4. 4. Il dispositivo della rivendicazione 3, nel quale: - le dette trincee si estendono ciascuna in una prima direzione longitudinale parallela alle dette prima e seconda superficie del semiconduttore; - i detti mezzi di elettrodi di gate disposti nelle dette trincee hanno rispettive facce longitudinali che si estendono nella detta prima direzione longitudinale; - la detta prima regione del detto secondo tipo di conduttività si estende in una seconda direzione longitudinale perpendicolare alla detta prima direzione longitudinale; e - la detta seconda regione del detto secondo tipo di conduttività si estende longitudinalmente nella detta prima direzione longitudinale.
  5. 5. Un dispositivo a transistori a trincee ad effetto di campo a semiconduttori ad ossidi metallici di alta potenza che presenta una resistenza di inserzione relativamente bassa e una tensione di guasto relativamente elevata, il detto dispositivo comprendendo: - una struttura multistrato di materiale semiconduttore avente una prima ed una seconda superficie di semiconduttore opposte, la detta struttura multistrato del materiale semiconduttore comprendendo una regione drogata in modo relativamente limitato di un primo tipo di conduttività, una pluralità di trincee strette distanziate formate perpendicolarmente nella detta struttura multistrato ed estendentisi dalla detta prima superficie di semiconduttore, almeno una parte della detta regione drogata in modo relativamente limitato essendo disposta fra le dette trincee; - mezzi di elettrodi di gate disposti nelle dette trincee e distanziati dalla detta parte della detta regione drogata in modo relativamente limitato tramite uno strato di materiale isolante delle gate; - una prima regione drogata in modo relativamente elevato del detto primo tipo di conduttività disposta fra le ed adiacente alla detta prima superficie di semiconduttore e alla detta regione drogata in modo relativamente limitato; e - una prima regione di un secondo tipo di conduttività opposto al detto primo tipo di conduttività, formata nella detta struttura multistrato fra le dette trincee ed estendentesi dalla detta prima superficie di semiconduttore attraverso la detta prima regione drogata in modo relativamente elevato del detto primo tipo di conduttività e attraverso almeno una parte della detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività, la detta prima regione del detto secondo tipo di conduttività essendo distanziata dalle dette trincee sui loro lati opposti tramite.la detta prima regione drogata in modo relativamente elevato del detto primo tipo di conduttività e tramite la detta parte della detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività attraverso la quale si estende la detta prima regione del detto secondo tipo di conduttività, la detta prima regione di un secondo tipo di conduttività impoverendo i collegamenti portanti del detto primo tipo di conduttività dalla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività fra le dette gate tramite l'azione di impoverimento delle gate e di impoverimento della giunzione per fornire una capacità di bloccaggio della conduzione perfezionata del dispositivo quando viene applicata una tensione al detto mezzo di elettrodo di gate per disinserire il dispositivo.
  6. 6. Il dispositivo della rivendicazione 5, nel quale: - le dette trincee si estendono ciascuna in una prima direzione longitudinale parallela alle dette prima e seconda superficie del semiconduttore; - i detti mezzi di elettrodi di gate disposti nelle dette trincee hanno rispettive facce longitudinali estendentisi nella detta prima direzione longitudinale; e - la detta prima regione del detto secondo tipo di conduttività si estende longitudinalmente nella detta prima direzione longitudinale.
  7. 7. Il dispositivo della rivendicazione 1, 2 o 5 nel quale la detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività si estende sotto e lateralmente sotto le dette trincee.
  8. 8. Il dispositivo della rivendicazione 1, 2 o 5, inoltre comprendente una seconda regione drogata in nodo relativamente elevato del detto primo tipo di conduttività disposta fra e adiacente alla detta seconda superficie del semiconduttore e alla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività.
  9. 9. Il dispositivo della rivendicazione 8, nel quale la detta seconda regione drogata in modo relativamente elevato del detto primo tipo di conduttività si estende verso l'alto a partire dalla detta seconda superficie del semiconduttore e fra le dette trincee.
  10. 10. Il dispositivo della rivendicazione 1, 2 o 5, inoltre comprendente una prima regione drogata in modo relativamente elevato del detto secondo tipo di conduttività disposta fra le e adiacente alla detta seconda superficie del semiconduttore e alla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività.
  11. 11. Il dispositivo della rivendicazione 1, 2 o 5, nel quale il detto dispositivo è previsto in una topologia cellulare conprendente una pluralità di celle poligonali collegate in parallelo.
  12. 12.Un dispositivo a transistori a trincee ad effetto di campo a semiconduttori ad ossidi metallici di alta potenza che presenta una resistenza di inserzione relativamente bassa e una tensione di guasto relativamente elevata, il detto dispositivo comprendendo: - una struttura multistrato di materiale semiconduttore avente una prima ed una seconda superficie di semiconduttore opposte; - una regione drogata in modo relativamente limitato di un primo tipo di conduttività formato nella detta struttura multistrato e estendentesi fra la detta prima superficie di semiconduttore ed una parte di substrato della detta struttura multistrato, la detta parte di substrato conprendendo una regione di un secondo tipo di conduttività; - mezzi di isolamento di gate sulla detta prima superficie del semiconduttore e disposti almeno sulla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività; - mezzi di elettrodi di gate disposti sui detti mezzi di isolamento di gate; - una regione di drain drogata in modo relativamente elevato del detto primo tipo di conduttività formata nella detta struttura multistrato ed estendentesi dalla detta prima superficie di semiconduttore fino alla detta parte di substrato della detta struttura multistrato, la detta regione di drain essendo disposta lateralmente alla e adiacente alla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività su un suo primo lato; - una regione di source drogata in modo relativamente elevato del detto primo tipo di conduttività formata nella detta struttura multistrato ed estendentesi dalla detta prima superficie di semiconduttore fino alla detta parte di substrato della detta struttura multistrato, la detta regione di source essendo disposta lateralmente ed adiacente alla detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività su un suo secondo lato opposto al detto primo lato; e - una prima regione di un secondo tipo di conduttività opposto al detto primo tipo di conduttività, la detta prima regione del detto secondo tipo di conduttività essendo formata nella detta struttura multistrato ed estendendosi dalla detta prima superficie di semiconduttore adiacente alla e almeno parzialmente coestensiva con la detta prima regione di source drogata in modo relativamente elevato del detto primo tipo di conduttività; - per cui quando una tensione avente la stessa polarità del detto primo tipo di conduttività viene applicata al detto mezzo di elettrodo di gate, la detta prima regione del detto secondo tipo di conduttività forma una drain per i collegamenti portanti del detto secondo tipo di conduttività nella detta parte della detta regione drogata in modo relativamente limitato del detto primo tipo di conduttività sotto i detti mezzi di elettrodi di gate per creare nel suo interno una regione di impoverimento profonda e fornire una capacità di bloccaggio della conduzione perfezionata nel dispositivo.
  13. 13. Il dispositivo della rivendicazione 1, 2, 5 o 12 nel quale il detto primo tipo di conduttività conprende il tipo N e il detto secondo tipo di conduttività conprende il tipo P.
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