HK1208285B - 背側照明式單光子雪崩二極管及包括其的成像傳感器系統 - Google Patents

Description

背侧照明式单光子雪崩二极管及包括其的成像传感器系统

技术领域

本发明大体来说涉及光电检测器，且更具体来说，本发明针对于包含单光子雪崩二极管成像传感器的成像系统。

背景技术

图像传感器已变得普遍存在。其广泛用于数码静态相机、蜂窝式电话、安全相机以及医学、汽车及其它应用中。用以制造图像传感器的技术已不断快速地进步。举例来说，对较高分辨率及较低电力消耗的需求已促进了这些图像传感器的进一步小型化及集成。

可在图像传感器中或光检测器中使用的一种类型的光电检测器为单光子雪崩二极管(SPAD)。SPAD(也称为盖格(Geiger)模式雪崩光电二极管(GM-APD))为能够检测低强度信号(例如低至单一光子)的固态光电检测器。SPAD成像传感器为由制作于硅衬底上的SPAD区域的阵列构成的半导体光敏装置。所述SPAD区域在被光子撞击时产生输出脉冲。所述SPAD区域具有p-n结，所述p-n结经反向偏置到击穿电压以上以使得单一光生载流子可触发雪崩倍增过程，此过程致使光子检测单元的输出处的电流快速达到其最终值。此雪崩电流继续直到使用猝灭元件通过减小偏置电压而使雪崩过程猝灭为止。通过在一时间窗内计数这些输出脉冲的数目来获得由图像传感器接收的光子信号的强度。

在感测光子时所面临的挑战之一是借助背侧照明式(BSI)SPAD实现高蓝色检测效率。举例来说，在BSI图像传感器中，背表面可包含具有需要激光退火的缺陷的植入物。这些缺陷可致使借助这些技术制作的SPAD装置不能维持所需的电场。另外，具有这些缺陷的SPAD装置可为有噪声的且因此遭受不良性能。

发明内容

本申请案的一个实施例涉及一种单光子雪崩二极管(SPAD)。所述SPAD包括：经n掺杂外延层，其安置于第一半导体层中；经p掺杂外延层，其形成于所述经n掺杂外延层上方在所述第一半导体层的背侧上；倍增结，其界定于所述经n掺杂外延层与所述经p掺杂外延层之间的界面处，其中倍增结经反向偏置到击穿电压以上以使得通过所述第一半导体层的所述背侧接收的光子在所述倍增结中触发雪崩倍增过程；及经p-掺杂护环区域，其植入于所述经n掺杂外延层中环绕所述倍增结。

本申请案的另一实施例涉及一种成像传感器系统。所述成像传感器系统包括：第一晶片的第一半导体层；单光子雪崩二极管(SPAD)成像阵列，其包含形成于所述第一半导体层中的多个像素，其中每一像素包含SPAD，所述SPAD包含：经n掺杂外延层，其安置于所述第一半导体层中；经p掺杂外延层，其形成于所述经n掺杂外延层上方在所述第一半导体层的背侧上；倍增结，其界定于所述经n掺杂外延层与所述经p掺杂外延层之间的界面处，其中倍增结经反向偏置到击穿电压以上以使得通过所述第一半导体层的所述背侧接收的光子在所述倍增结中触发雪崩倍增过程；经p-掺杂护环区域，其植入于所述经n掺杂外延层中环绕所述倍增结；接合到所述第一晶片的第二晶片的第二半导体层；多个数字计数器，其形成于所述第二半导体层中且电耦合到所述SPAD成像阵列，其中所述多个数字计数器中的每一者经耦合以计数由所述多个像素中的相应一者产生的输出脉冲。

附图说明

参考以下各图描述本发明的非限制性及非详尽实施例，其中在所有各视图中相似参考编号指代相似部件，除非另有规定。

图1是根据本发明的教示的实例性单光子雪崩二极管(SPAD)成像传感器系统的具有集成电路裸片的堆叠式半导体晶片的一个实例的分解视图。

图2是图解说明根据本发明的教示包含猝灭元件的堆叠式芯片SPAD成像传感器系统的一个实例的电路图。

图3A是根据本发明的教示包含具有堆叠式装置晶片的SPAD成像传感器系统的集成电路系统的一个实例的横截面图。

图3B是根据本发明的教示包含具有三个堆叠式装置晶片的SPAD成像传感器系统的集成电路系统的一个实例的横截面图。

图4是展示根据本发明的教示具有实例性SPAD成像传感器系统的集成电路系统的一个实例的框图。

在图式的所有数个视图中，对应参考字符指示对应组件。所属领域的技术人员将了解，图中的元件是为简单及清晰起见而图解说明的，且未必按比例绘制。举例来说，为了有助于改进对本发明的各种实施例的理解，图中的元件中的一些元件的尺寸可能相对于其它元件放大。此外，通常未描绘在商业上可行的实施例中有用或必需的常见而众所周知的元件以便促进对本发明的这各种实施例的较不受阻挡的观察。

具体实施方式

在以下描述中，陈述众多特定细节以便提供对本发明的透彻理解。然而，所属领域的技术人员将明了，不需要采用所述特定细节来实践本发明。在其它实例中，未详细描述众所周知的材料或方法以避免使本发明模糊。

在本说明书通篇中对“一个实施例”、“一实施例”、“一个实例”或“一实例”的提及意指结合所述实施例或实例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，在本说明书通篇的各个位置中短语“在一个实施例中”、“在一实施例中”、“一个实例”或“一实例”的出现未必全部指代同一实施例或实例。此外，在一或多个实施例或实例中，可以任何适合组合及/或子组合的形式来组合特定特征、结构或特性。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能性的其它适合组件中。另外，应了解，随本文提供的各图用于向所属领域的技术人员解释的目的且图式未必按比例绘制。

如将论述，根据本发明的教示的实例性单光子雪崩二极管(SPAD)成像传感器系统包含其中每一SPAD适于从背侧进行照明且包含薄p外延层的SPAD成像阵列，根据本发明的教示，所述薄p外延层形成于所述背侧上在较厚n外延层上方以界定每一SPAD的倍增结。通过在背侧上方形成薄p外延层，不再需要通过植入来形成背侧P+层，所述植入可导致倍增结中的植入损坏诱发的陷阱。根据本发明的教示在背侧上形成p外延层还避免使用激光退火来设法修复植入物损坏，但还导致所述结较深。此外，根据本发明的教示，在于背侧上形成p外延层的情况下，现在实现了极低噪声，此改进了实例性SPAD的性能。

为了图解说明，图1是根据本发明的教示将接合在一起以形成集成电路系统102的一个实例的堆叠式装置晶片100及100'的分解视图。装置晶片100及100'可包含硅、砷化镓或其它适合半导体材料。在所图解说明的实例中，装置晶片100包含半导体裸片111-119，而装置晶片100'包含对应半导体裸片(在图1中视线被遮挡)。如下文将更详细地论述，在一些实例中，装置晶片100的每一裸片111-119可包含背侧照明式SPAD阵列，所述背侧照明式SPAD阵列包含形成于背侧上在较厚n外延层上方以界定倍增结的薄p外延层，而具有CMOS电路的装置晶片100'的每一对应裸片包含(举例来说)使用标准CMOS工艺制作的数字计数器及相关联读出电子器件的阵列。数字计数器在单独底部装置晶片100'上的放置允许顶部装置晶片100上的SPAD阵列中的极高填充因子。此外，由于装置晶片100是与装置晶片100'单独形成的，因此根据本发明的教示，可利用定制制作工艺来优化SPAD阵列中的SPAD区域在装置晶片100上的形成，同时可在于装置晶片100'上形成CMOS电路时保持传统CMOS工艺。

图2是图解说明根据本发明的教示包含猝灭元件的堆叠式SPAD成像传感器系统的一个实例的电路图。应注意，图2中所图解说明的像素电路(例如，PIXEL₁、PIXEL₂、…PIXEL_N)为用于实施具有成像阵列的每一像素的SPAD像素电路架构的一个可能实例。在图2中所描绘的实例中，将像素PIXEL₁到PIXEL_N图解说明为布置于单个行中。然而，在其它实例中，应了解，成像阵列的像素可布置成单一列或布置成若干列与行的二维阵列。

如所述实例中所展示，每一实例性像素包含安置于堆叠式芯片系统的顶部芯片中的耦合到相应猝灭元件(例如，猝灭元件Q₁-Q_N)的SPAD(例如，SPAD₁-SPAD_N)。在所图解说明的实例中，应注意，根据本发明的教示，每一SPAD包含形成于背侧上在较厚n外延层上方以设计倍增结的薄p外延层。在各种实例中，还应注意，根据本发明的教示，耦合到每一相应SPAD₁-SPAD_N的实例性猝灭元件Q₁-Q_N可包含于顶部芯片或底部芯片中。还应了解，根据本发明的教示，可使用无源或有源猝灭元件来实施实例性猝灭元件Q₁-Q_N。

如所述实例中所展示，存在N数目个SPAD、N数目个猝灭元件及N数目个数字计数器(例如，数字计数器1-N)。在所描绘的实例中，数字计数器1-N是使用安置于堆叠式芯片系统的使用标准CMOS工艺制作的底部芯片上的CMOS电路来实施的且经电耦合以接收由相应SPAD响应于所接收的光子而产生的输出脉冲202。数字计数器1-N可经启用以计数由每一相应SPAD在一时间窗期间产生的输出脉冲202的数目且输出表示所述计数的数字信号204。虽然图2中所描绘的实例图解说明像素电路与数字计数器之间的直接连接，但根据本发明教示可利用像素电路与数字计数器之间的任何连接，包含借助于AC耦合。此外，可实施任何已知SPAD偏置极性及/或定向。在一个实例中，每一数字计数器包含用以放大所接收的输出脉冲202的放大器。替代地或除数字计数器以外，还可在每一像素/列/阵列中放置计时电路以对入射光子的到达进行计时。

在操作中，经由高于每一SPAD₁-SPAD_N的击穿电压的偏置电压V_BIAS来反向偏置每一SPAD₁-SPAD_N。响应于单一光生载流子，触发在每一SPAD₁-SPAD_N的输出处造成雪崩电流的雪崩倍增过程。此雪崩电流响应于跨越猝灭元件(例如，Q₁-Q_N)形成的压降而自猝灭，所述压降致使跨越SPAD的偏置电压下降。在雪崩电流的猝灭之后，跨越SPAD的电压恢复到高于偏置电压且然后SPAD准备好再次被触发。每一SPAD₁-SPAD_N的所得输出脉冲202由相应数字计数器1-N接收，所述相应数字计数器响应于此而使其计数递增。

在与使用标准CMOS工艺制作的CMOS数字计数器相同的芯片上并入SPAD的常规SPAD设计由于CMOS电路本身占据的面积而遭受成像平面上的填充因子减小的影响。因此，实施根据本发明的教示的堆叠式芯片结构的一个优点是，根据本发明的教示，在SPAD位于顶部芯片上且CMOS电路位于单独底部芯片上的情况下，不需要减小顶部芯片上的SPAD成像阵列的填充因子来提供用以在相同芯片上容纳CMOS电路的空间。

应注意，图2的电路图是出于解释目的而随本文提供的且未详细展示一些电路元件(例如，例如电阻器及电容器的无源组件及例如晶体管的有源组件)以便不使本发明的教示模糊。举例来说，图2的所图解说明像素电路可产生需要在由数字计数器的输入感测之前放大的输出脉冲。在另一实例中，猝灭元件Q₁与SPAD₁之间的节点处的连接将处于高电压，这可需要AC耦合。

图3A是根据本发明的教示包含具有堆叠式装置晶片的SPAD成像传感器系统的集成电路系统300A的一个实例的一部分的横截面图。集成电路系统300A是上文在图1-2中所图解说明的实例性集成电路系统的一部分的一个可能实施方案。图3A中所展示的集成电路系统300A的所图解说明实例包含第一装置晶片304、第二装置晶片306及第一装置晶片304接合到第二装置晶片306的接合界面307。第一装置晶片304包含第一半导体层310及第一互连层312，而第二装置晶片306被展示为包含第二半导体层314及第二互连层316。在所述实例中，根据本发明的教示，将半导体层310展示为包含SPAD成像阵列，所述SPAD成像阵列包含SPAD区域302，SPAD区域302为形成于半导体层310中的多个SPAD区域中的一者。在各种实例中，形成于半导体层310中的SPAD成像阵列的多个SPAD区域中的每一者实质上类似于SPAD区域302，但未加以详细图解说明以便不使本发明的教示模糊。在一个实例中，根据本发明的教示，包含SPAD区域302的SPAD成像阵列适于从背侧进行照明，在半导体层310的前侧附近形成且可布置成多个行及列。

在所描绘的实例中，根据本发明的教示，第二装置晶片306为使用标准CMOS工艺制作且包含半导体层314的CMOS逻辑芯片，半导体层314展示为包含数字计数器308，数字计数器308为形成于半导体层314中的数字计数器中的一者。在各种实例中，形成于半导体层314中的多个数字计数器中的每一者实质上类似于数字计数器308，但未加以详细图解说明以便不使本发明的教示模糊。在所述实例中，每一数字计数器在半导体层314的前侧附近形成且耦合到相应SPAD区域。举例来说，如在所描绘的实例中所展示，数字计数器308借助于金属迹线309、310、317及318以及通孔329及330耦合到相应SPAD区域302。换句话说，在所描绘的实例中，每一SPAD区域耦合到其本身的相应CMOS电路(例如，SPAD区域302耦合到其自身的CMOS电路，即数字计数器308)。在一个实例中，其它电路可形成于第二半导体层314中且经由金属迹线耦合到相应SPAD区域。例如定时电路的数字或模拟电路可用于例如飞行时间的应用。

在一个实例中，通孔329及330为安置于氧化物层328中的微型穿硅通孔(μTSV)。在一个实例中，金属迹线309、310、317及318可包含包括用于再路由及再分布多个SPAD区域中的每一者(例如，SPAD区域302)与多个数字计数器中的相应一者(例如，数字计数器308)之间的电连接的薄膜(例如，铝、铜等)的再分布层(RDL)。在一个实例中，μTSV329及330可包含沉积于其中的导电材料(例如，铜、多晶硅等)。

在一个实例中，半导体层310及半导体层314可包含外延生长的硅层。在一个实例中，半导体层310为经n掺杂的外延生长硅。如图3A中所描绘的实例中所展示，根据本发明的教示，SPAD区域302包含形成于第一半导体层310的较厚经n掺杂外延层的背侧上方的薄经p掺杂外延层322。在一个实例中，经p掺杂外延层322具有小于大致500nm的厚度，且第一半导体层310的较厚经n掺杂外延生长硅层具有小于大致3μm的厚度。

如在所述实例中所展示，倍增结321界定于在经n掺杂外延层310与经p掺杂外延层322之间的界面处界定的pn结处。在一个实例中，SPAD倍增结321的宽度小于大致100nm且其具有可通过外延层掺杂轮廓极好地控制的掺杂轮廓。举例来说，在一个实例中，根据本发明的教示，经p掺杂外延层322具有缓变掺杂轮廓以便优化SPAD性能。在一个实例中，根据本发明的教示，倍增结321经反向偏置到击穿电压以上以使得通过第一半导体层310的背侧接收的光子在倍增结321中触发雪崩倍增过程。

如图3A中所描绘的实例中所展示，根据本发明的教示，经p-掺杂护环区域320植入于经n掺杂外延层310中环绕倍增结321以为SPAD 302提供隔离。如在所述实例中所展示，经p+掺杂接触区域324植入于经p-掺杂护环区域320内。在所述实例中，经p+掺杂接触区域324具有比经p-掺杂护环区域320高的掺杂浓度。如此，根据本发明的教示，经p+掺杂接触区域324经耦合以提供从第一半导体层310的前侧到经p掺杂外延层322的接触、通过金属迹线317、通孔329及金属迹线309到(举例来说)数字计数器308的接触，而护环区域320提供隔离。

在所述实例中，经n+掺杂接触区域326安置于经n掺杂外延层中在第一半导体层310的前侧上，如所展示。如此，根据本发明的教示，经n+掺杂接触区域326经耦合以提供从第一半导体层310的前侧到第一半导体层310的经n掺杂外延层的接触、通过金属迹线319、通孔330及金属迹线310到(举例来说)数字计数器308的接触。

如图3A的所描绘实例中所图解说明，根据本发明的教示，经n掺杂外延层310与经p掺杂外延层322之间的倍增结321适于通过第一半导体层310的背侧用光子来照明。在所述实例中，根据本发明的教示，第一半导体层310的背侧上的浅经p掺杂外延层322提供经改进的高蓝色敏感度，同时维持良好的结特性及低噪声。在另一实例中，可反转集成电路系统300A的经掺杂区域的极性。举例来说，外延层310及接触区域326可分别为经p掺杂及经p+掺杂的，且护环320、外延层322及接触区域324可分别为经n掺杂、经n掺杂及经n+掺杂的。

图3B是根据本发明的实施例的具有堆叠式装置晶片304、306及340的集成电路系统300B的横截面图。集成电路系统300B是图1的集成电路系统102的一部分的一个可能实施方案。集成电路系统300B的所图解说明实例包含第一装置晶片304、第二装置晶片306、第三装置晶片340以及接合界面307及344。第一装置晶片304及第二装置晶片306如上文所论述而接合及操作。然而，集成电路系统300B包含接合到第二装置晶片306的额外第三晶片340。如所展示，第三晶片340包含形成于第三装置晶片340中或上的第三半导体层342及半导体装置346。在一个实施例中，装置346包含用以充当帧存储装置的存储装置(例如随机存取存储器(RAM))以实现高速突发成像能力。在此实例中，装置346可经耦合以接收并存储包含于第二半导体层314中的数字计数器的输出。

图4是展示根据本发明的教示具有实例性SPAD成像传感器系统400的集成电路系统的一个实例的框图。SPAD成像传感器系统400可为上文在图1-3中所图解说明的实例性堆叠式集成电路系统的部分的一个实例性实施方案。图4中所展示的SPAD成像传感器系统400的所图解说明实施例包含SPAD成像阵列405、高速读出电路410、功能逻辑415及控制电路420。

如在所描绘的实例中所展示，成像阵列405为背侧照明式成像传感器或像素(例如，像素P1、P2…、Pn)的二维(“2D”)阵列。在一个实例中，根据本发明的教示，每一像素包含适于从背侧进行照明且包含薄p外延层的SPAD区域，所述薄p外延层形成于背侧上在较厚n外延层上方以界定每一SPAD区域的倍增结。如所描绘的实例中所图解说明，每一像素被布置到一行(例如，行R1到Ry)及一列(例如，列C1到Cx)中以获取人、地点或物体的图像数据，接着可使用所述图像数据再现所述人、地点或物体的2D图像。成像阵列405还可在计时模式中使用以给出场景的“时间图像”，其可在飞行时间应用中用于范围信息或针对医疗应用用于荧光寿命。

由成像阵列405的SPAD区域产生的输出脉冲由高速读出电路410读出且传送到功能逻辑415。读出电路410包含用于SPAD区域中的每一者的至少一个数字计数器且还可包含放大电路及/或猝灭电路。功能逻辑415可简单地将图像数据存储于存储器中或甚至通过应用后图像效果(例如，剪裁、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵所述图像数据。控制电路420耦合到成像阵列405及/或读出电路410以控制成像阵列405的操作特性。举例来说，控制电路420可在一时间窗内同时启用包含于高速读出电路410中的数字计数器中的每一者以便实施全局快门操作。因此，本文中所论述的SPAD堆叠式芯片图像传感器的实施例提供既高速又具低光敏感性的成像，这通常是借助常规传感器架构不能实现的。

包含发明摘要中所描述内容的本发明的所图解说明实例的以上描述并非打算为穷尽性或限制于所揭示的精确形式。尽管出于说明性目的而在本文中描述本发明的特定实施例及实例，但可在不背离本发明的较宽广精神及范围的情况下做出各种等效修改。

可根据以上详细描述对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于说明书及权利要求书中所揭示的特定实施例。相反，范围将完全由所附权利要求书来确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。因此，应将本说明书及图视为说明性而非限制性。

Claims (18)

1.一种单光子雪崩二极管SPAD，其包括：

经n掺杂外延层，其安置于第一半导体层中；

经p掺杂外延层，其形成于所述经n掺杂外延层上方在所述第一半导体层的背侧上，其中所述经p掺杂外延层覆盖所述第一半导体层的整个所述背侧；

倍增结，其界定于所述经n掺杂外延层与所述经p掺杂外延层之间的界面处，其中倍增结经反向偏置到击穿电压以上以使得通过所述第一半导体层的所述背侧接收的光子在所述倍增结中触发雪崩倍增过程；及

经p-掺杂护环区域，其植入于所述经n掺杂外延层中环绕所述倍增结，其中所述经p掺杂外延层从所述第一半导体层的所述背侧覆盖整个所述经p-掺杂护环区域。

2.根据权利要求1所述的SPAD，其进一步包括安置于所述经n掺杂外延层中的经n+掺杂接触区域，其中所述经n+掺杂接触区域经耦合以提供从所述第一半导体层的前侧到所述经n掺杂外延层的接触。

3.根据权利要求1所述的SPAD，其进一步包括植入于所述经p-掺杂护环区域内的经p+掺杂接触区域，其中所述经p+掺杂接触区域经耦合以提供从所述第一半导体层的前侧到所述经p掺杂外延层的接触。

4.根据权利要求3所述的SPAD，其中所述经p+掺杂接触区域具有比所述经p-掺杂护环区域高的掺杂浓度。

5.根据权利要求1所述的SPAD，其中所述经p掺杂外延层具有缓变掺杂轮廓。

6.一种成像传感器系统，其包括：

第一晶片的第一半导体层；

单光子雪崩二极管SPAD成像阵列，其包含形成于所述第一半导体层中的多个像素，其中每一像素包含SPAD，所述SPAD包含：

经n掺杂外延层，其安置于所述第一半导体层中；

经p掺杂外延层，其形成于所述经n掺杂外延层上方在所述第一半导体层的背侧上，其中所述经p掺杂外延层覆盖所述第一半导体层的整个所述背侧；

倍增结，其界定于所述经n掺杂外延层与所述经p掺杂外延层之间的界面处，其中倍增结经反向偏置到击穿电压以上以使得通过所述第一半导体层的所述背侧接收的光子在所述倍增结中触发雪崩倍增过程；

经p-掺杂护环区域，其植入于所述经n掺杂外延层中环绕所述倍增结，其中所述经p掺杂外延层从所述第一半导体层的所述背侧覆盖整个所述经p-掺杂护环区域；

接合到所述第一晶片的第二晶片的第二半导体层；

多个数字计数器，其形成于所述第二半导体层中且电耦合到所述SPAD成像阵列，其中所述多个数字计数器中的每一者经耦合以计数由所述多个像素中的相应一者产生的输出脉冲。

7.根据权利要求6所述的成像传感器系统，其中每一SPAD进一步包含安置于所述经n掺杂外延层中的经n+掺杂接触区域，其中所述经n+掺杂接触区域经耦合以提供从所述第一半导体层的前侧到所述经n掺杂外延层的接触。

8.根据权利要求6所述的成像传感器系统，其中每一SPAD进一步包含植入于所述经p-掺杂护环区域内的经p+掺杂接触区域，其中所述经p+掺杂接触区域经耦合以提供从所述第一半导体层的前侧到所述经p掺杂外延层的接触。

9.根据权利要求8所述的成像传感器系统，其中所述经p+掺杂接触区域具有比所述经p-掺杂护环区域高的掺杂浓度。

10.根据权利要求6所述的成像传感器系统，其中所述经p掺杂外延层具有缓变掺杂轮廓。

11.根据权利要求6所述的成像传感器系统，其中形成于所述第二半导体层中的所述多个数字计数器中的每一者包括安置于所述第二晶片的所述第二半导体层中的互补金属氧化物半导体CMOS电路。

12.根据权利要求6所述的成像传感器系统，其中所述多个像素包含N数目个像素，其中所述多个数字计数器包含至少N数目个数字计数器，且其中所述N数目个数字计数器中的每一者耦合到所述多个像素中的相应一者。

13.根据权利要求6所述的成像传感器系统，其进一步包括：

第一互连层，其安置于所述第一半导体层的前侧上；及

第二互连层，其安置于所述第二半导体层上，其中所述第一晶片在所述第一互连层与所述第二互连层之间的接合界面处接合到所述第二晶片。

14.根据权利要求13所述的成像传感器系统，其中所述第一互连层包含第一氧化物，所述第二互连层包含第二氧化物，且其中所述接合界面包含所述第一氧化物与所述第二氧化物之间的界面。

15.根据权利要求14所述的成像传感器系统，其中所述第一互连层包括多个通孔，其中所述多个通孔中的每一者耦合到所述SPAD成像阵列的相应像素以在所述接合界面处将所述输出脉冲传送到所述第二互连层。

16.根据权利要求6所述的成像传感器系统，其中每一像素包括猝灭元件，所述猝灭元件耦合到相应SPAD以通过降低偏置电压来使所述相应SPAD的雪崩猝灭。

17.根据权利要求6所述的成像传感器系统，其进一步包括控制电路，所述控制电路形成于所述第二半导体层中且耦合到所述SPAD成像阵列以控制所述SPAD成像阵列的操作。

18.根据权利要求17所述的成像传感器系统，其进一步包括功能逻辑，所述功能逻辑形成于所述第二半导体层中且耦合到所述多个数字计数器以存储从所述SPAD成像阵列读出的数据。