HK1118379B - 半導體部件及其製造方法 - Google Patents

Description

半导体部件及其制造方法

技术领域

本发明通常涉及半导体部件，且更具体地说，涉及包括一个或更多个无源电路元件的半导体部件。

背景技术

半导体部件制造商正在不断努力以增加其产品的功能性和性能，同时降低产品的成本。增加功能性和性能的一个方法一直都是增加从半导体晶片制造的电路元件的数量。正如本领域的技术人员所意识到的，半导体晶片被分成称为芯片或管芯的多个面积或区域。在每个芯片中制造相同的电路元件。增加半导体晶片中芯片的数量降低了制造半导体部件的成本。然而，将大量的电路元件集成在半导体晶片中的缺陷是其增加了每个芯片所占据的面积且由此降低了可以从单个半导体单晶片制造的芯片的数量。将无源电路元件与有源电路元件集成在一起还增大了芯片尺寸，因为他们比有源器件占据更大的面积。因此，在降低制造成本方面，半导体部件制造商折衷考虑了可以在芯片中制造的电路元件的数量和可以从半导体晶片获得的芯片的数量。

将无源电路元件和有源电路元件单片集成在半导体芯片中的另一个缺陷在于制造无源电路元件的工具被优化成用于制造较大几何形状的器件，而制造有源电路器件的工具被优化成用于制造较小几何形状的器件。例如，用在制造无源电路元件中的设备精确到十分之一微米内，而用于制造有源电路元件的设备精确到千分之一微米内。

因此，具有用于在半导体芯片中制造无源电路元件和有源电路元件的面积和成本有效的方法是有优势的。能够使用制造无源电路元件和有源电路元件的普通设备或成套工具是进一步的优势。

附图说明

结合附图阅读下面的详细描述可以更好地理解本发明，在附图中相同的参考数字指示相同的元件，其中：

图1是根据本发明实施方案的半导体部件在制造开始阶段的剖面图；

图2是图1半导体部件在制造的稍后阶段的剖面图；

图3是图2半导体部件在制造的稍后阶段的剖面图；

图4是图3半导体部件在制造的稍后阶段的剖面图；

图5是图4半导体部件在制造的稍后阶段的剖面图；

图6是图5半导体部件在制造的稍后阶段的剖面图；

图7是图6半导体部件在制造的稍后阶段的剖面图；

图8是图7半导体部件在制造的稍后阶段的剖面图；

图9是图8半导体部件在制造的稍后阶段的剖面图；

图10是图9半导体部件在制造的稍后阶段的剖面图；

图11是图10半导体部件在制造的稍后阶段的剖面图；

图12是图11半导体部件在制造的稍后阶段的剖面图；

图13是图12半导体部件在制造的稍后阶段的剖面图；

图14是根据本发明另一个实施方案的半导体部件的剖面图；

图15是根据本发明另一个实施方案的半导体部件的剖面图；

图16是根据本发明另一个实施方案的半导体部件在制造开始阶段的剖面图；

图17是图16半导体部件在制造的稍后阶段的剖面图；

图18是图17半导体部件在制造的稍后阶段的剖面图；

图19是图18半导体部件在制造的稍后阶段的剖面图；

图20是图19半导体部件在制造的稍后阶段的剖面图；

图21是图20半导体部件在制造的稍后阶段的剖面图；

图22是根据本发明另一个实施方案的半导体部件在制造开始阶段的剖面图；

图23是图22半导体部件在制造的稍后阶段的剖面图；

图24是图23半导体部件在制造的稍后阶段的剖面图；

图25是图24半导体部件在制造的稍后阶段的剖面图；

图26是图25半导体部件在制造的稍后阶段的剖面图；

图27是图26半导体部件在制造的稍后阶段的剖面图；

图28是图27半导体部件在制造的稍后阶段的剖面图；

图29是图28半导体部件在制造的稍后阶段的剖面图；

图30是图29半导体部件在制造的稍后阶段的剖面图；

图31是图30半导体部件在制造的稍后阶段的剖面图；

图32是图31半导体部件在制造的稍后阶段的剖面图；

图33是图32半导体部件在制造的稍后阶段的剖面图；

图34是根据本发明另一个实施方案的半导体部件在制造开始阶段的剖面图；

图35是图34半导体部件在制造的稍后阶段的剖面图；

图36是图35半导体部件在制造的稍后阶段的剖面图；

图37是根据本发明另一个实施方案的半导体部件在制造开始阶段的剖面图；

图38是图37半导体部件在制造的稍后阶段的剖面图；

图39是图38半导体部件在制造的稍后阶段的剖面图；

图40是图39半导体部件在制造的稍后阶段的剖面图。

具体实施方式

通常来说，本发明提供了垂直集成的无源器件和有源器件以及制造这种垂直集成的无源器件和有源器件的方法。根据本发明的一个实施方案，电阻器、金属-绝缘体-金属(“MIM”)电容器、电感器和有源器件被制造成单片集成电路。应该注意电感器和电容器还被称为能量存储元件或器件。电阻器被制造在第一器件层次或第一电路元件层次(circuit element level)中。电阻器可以是由金属或其他电阻材料形成的精密电阻器。MIM电容器被制造在第二器件层次或第二电路元件层次中，其中第二电路元件层次处于高于第一电路元件层次的平面中。优选地，MIM电容器的两块极板主要由铝组成。电感器是采用铜镶嵌工艺(copper damascene process)制造在第三器件层次或第三电路元件层次中的，其中第三器件层次或第三电路元件层次处于高于第二电路元件层次的平面中。因此，集成的有源器件是采用单镶嵌工艺或双镶嵌工艺来制造的，这允许器件集成进高性能的半导体制造工艺中。采用镶嵌工艺来形成电感器允许将其制造成高宽比大于约0.7∶1到5∶1且线宽小于约3.5微米。应该注意高宽比是电感器的高度对其宽度的比。此外，集成的无源器件可以制造在有源器件之上，进一步减小器件所占据的面积。

根据另一个实施方案，钝化层形成在第一实施方案的铜电感器上和铜互连层(copper interconnect layer)上。开口形成在钝化层中以暴露互连层的铜、电感器的铜或者互连层和电感器两者的铜。铝形成在铜上。根据该实施方案将铝形成在铜上克服了钝化铜的困难。因此，本发明允许垂直集成由铜形成的无源电路元件并允许采用硅晶片封装技术封装电路元件。例如，可以将引线连接(wirebond)或块形连接(bump)形成到铜上面的铝。

根据另一个实施方案，电阻器处于第一电路元件层次中，电感器处于第二电路元件层次中，MIM电容器被制造在第三电路元件层次中。电感器可以采用单镶嵌工艺或双镶嵌工艺来制造。根据此实施方案，铝层被形成为与铜电接触，其中铝层形成MIM电容器的一个极板。

根据另一个实施方案，电阻器处于第一电路元件层次中，电感器处于第二电路元件层次中，MIM电容器被制造在第三电路元件层次中。电感器可以采用单镶嵌工艺或双镶嵌工艺来制造。根据此实施方案，电感器的一部分形成MIM电容器的其中一个极板。MIM电容器的电容值是通过暴露预先确定的部分或尺寸的电感器来设定的。用于MIM电容器的介电材料形成在铜电感器的暴露的部分上。

应该注意电路层次(circuit level)还被称为垂直平面区(verticalplanar region)，其中一个垂直平面区或者高于或者低于另一个垂直平面区。

图1是根据本发明实施方案的半导体部件10的一部分在制造过程中的侧面剖面图。图1中显示的是具有主表面14的基片12。有源器件16和无源元件18由基片12形成。在基片内或基片上形成有源器件的技术对本领域的技术人员来说是众所周知的。有源器件16可以是二极管、齐纳二极管(Zener diode)、场效应晶体管、双极晶体管或类似物，而无源器件18可以是电阻器、电容器、电感器或类似物。虽然只描述了一个有源器件和一个无源器件，但是应该理解可以由基片12形成一个或更多个有源器件和无源器件。可替代地，基片12可以没有有源器件、无源器件、或者有源器件和无源器件都没有。根据一个实施方案，基片12是掺杂有诸如硼的P-型导电性杂质材料的硅。作为举例，基片12的电阻率可以从约0.001欧姆-厘米(Ω-cm)到约10000Ω-cm。虽然基片12可以是高电阻率的基片，但基片12的电阻率或掺杂剂浓度并不是对本发明的限制。类似地，用于基片12的材料类型并不是限制于硅，且基片12的导电性类型并不是限制于P-型导电性。应该理解杂质材料还被称为掺杂剂或杂质物质(impurityspecies)。用于基片12的其他合适的材料包括多晶硅、锗、硅锗、绝缘体上半导体(“SOI”)材料以及类似物。此外，基片12可以主要由化合物半导体材料组成，如III-V族半导体材料，II-VI族半导体材料等。

现在参考图2，具有厚度范围从约1000埃到约60000的介电材料层20形成在表面14上。根据一个实施方案，介电材料20通过分解正硅酸乙酯(tetraethylorthosilicate)(“TEOS”)而形成以形成具有厚度约8000的氧化物层。按此方式形成的介电层通常被称为TEOS。用于介电层20的材料类型并不是对本发明的限制。光阻层形成在TEOS层20上且图案形成为具有暴露部分TEOS层20的开口。光阻层的剩余部分用作掩模结构26。

现在参考图3，采用，如非等向性反应离子蚀刻将开口形成在介电层20的暴露部分中。开口暴露有源器件16、无源器件18和基片12的一部分。耐熔金属层(未示出)保形地沉积在有源器件16、无源器件18和基片12的暴露部分上以及介电层20上。作为举例，耐熔金属是镍，具有从约50到约150的厚度。耐熔金属被加热到从约350摄氏度(℃)到约500℃的温度。热处理使镍与硅反应以在其中镍与硅接触的所有区域形成硅化镍(NiSi)。因此，镍化硅区域28由有源器件16形成，镍化硅区域30由基片12形成，镍化硅区域32和34由无源器件18形成。介电层20上的镍部分保持未反应。在形成镍化硅区域之后，去除任何未反应的镍。应该理解硅化物的类型并不是对本发明的限制。例如，其他合适的硅化物包括硅化钛(TiSi)、硅化铂(PtSi)、硅化钴(CoSi₂)或类似物。正如本领域的技术人员所意识到的，在形成硅化物的过程中消耗了硅，且消耗的硅的量随所形成的硅化物的类型而变化。

根据一个实施方案，无源器件18是电阻器且硅化物区域30用作接地。移除掩模结构26。

现在参考图4，具有厚度范围从约25到约200的钛层31形成在介电层20上且形成在介电层20内形成的开口内。具有厚度范围从约75到约600的氮化钛层33形成在钛层31上。具有厚度范围约5000到约40000的铝层35形成在氮化钛层33上。作为举例，铝层35具有约20000的厚度。具有厚度范围从约400到约900的氮化钛层36形成在铝层35上。可以采用化学气相沉积(“CVD”)、等离子体增强化学气相沉积(“PECVD”)、溅射(sputtering)、蒸发或类似方法形成层31、33、35和36。应该理解，层31、33和36的材料并不是对本发明的限制。用于层31的其他合适的材料包括钽、钨、铂、耐熔金属化合物、耐熔金属碳化物、耐熔金属硼化物或类似物，用于层33和36的其他合适的材料包括氮化钽、掺杂碳的金属氮化物、掺杂硅的金属氮化物或类似物。具有厚度范围从约400到约2500的介电层37形成在氮化钛层36之上。用于层37的合适的介电材料包括氮化硅、二氧化硅以及具有高介电常数，即介电常数大于3.9的介电材料、具有低介电常数的介电材料等。具有厚度范围从约500到约4000的铝层38形成在介电层37上。具有厚度范围从约600到约1200的氮化钛层39形成在铝层38上。光阻层形成在氮化钛层39之上且图案形成为具有暴露部分氮化钛层39的开口。光阻层的剩余部分用作掩模结构42。

现在参考图5，采用例如反应离子蚀刻来非等向性地蚀刻氮化钛层39的暴露部分和处于氮化钛层39的暴露部分之下的铝层38的部分。介电层37用作蚀刻终止层。因此，蚀刻铝层38暴露了部分介电层37。介电层37的暴露部分是采用氮化钛层36作为蚀刻终止层来非等向性地蚀刻的。在非等向性蚀刻之后，氮化钛层39、铝层38和介电层37的部分39A、38A和37A保留。部分37A用作金属-绝缘体-金属(MIM)电容器50的介电层，部分38A和39A共同形成MIM电容器50的导体41，即导体41用作MIM电容器50的一块极板。铝层35的一部分用作MIM电容器50的另一块极板。将参考图7进一步描述此极板。移除掩模结构42。

现在参考图6，光阻层形成在氮化硅层37之上以及氮化硅层37的部分39A之上。光阻层的图案被形为成具有暴露部分氮化钛层36的开口52。光阻层的剩余部分用作掩模结构54。

现在参考图7，采用例如反应离子蚀刻来非等向性地蚀刻氮化钛层36的暴露部分和处于氮化钛层36的暴露部分之下的层35、33和31的部分。介电层20用作蚀刻终止层。在非等向性蚀刻之后，铝层35的部分35A、35B、35C、35D、35E和35F，氮化钛层36的部分36A、36B、36C、36D、36E和36F，以及钛层31的31A、31B、31C、31D、31E和31F保留。部分31A、33A、35A和36A共同形成导体56；部分31B、33B、35B和36B共同形成导体58；部分31C、33C、35C和36C共同形成导体36；部分31D、33D、35D和36D共同形成导体61；部分31E、33E、35E和36E共同形成导体62，且部分31F、33F、35F和36F共同形成导体63。导体56和58分别用作有源器件16和接地32的导体，而导体60用作MIM电容器50的另一块极板。导体62和63用作无源器件18的导体。

现在参考图8，形成了介电材料层64。根据一个实施方案，介电材料64是TEOS。用于介电层64的材料类型并不是对本发明的限制。采用平坦化技术(planarization technique)，如CMP来平坦化介电层64以具有在导体41，即MIM电容器50的一块极板之上的约2000到约25000的厚度范围。具有厚度范围从约500到约3000的蚀刻终止层66形成在介电层64之上。优选地，蚀刻终止层66的介电材料具有和介电层64的介电材料不同的蚀刻选择性。用于蚀刻终止层66的合适材料包括氮化硅、碳化硅、硅碳氮(“SiCN”)、碳硅硝基-氧化物(silicon carbon nitro-oxide)(“SiCNO”)或类似物。光阻层形成在蚀刻终止层66上且图案形成为具有暴露部分蚀刻终止层66的开口68。光阻层的剩余部分用作掩模结构70。

现在参考图9，蚀刻终止层66的暴露部分被非等向性地蚀刻以暴露介电层64的部分72、74、76、78、  80和82。作为举例，采用反应离子蚀刻来蚀刻终止层66。移除掩模结构70。

现在参考图10，具有厚度范围从约10000到约120000的介电材料层84形成在蚀刻终止层66的暴露部分和介电层64的暴露部分上。根据本发明的一个实施方案，介电材料84是TEOS。用于介电材料84的材料类型并不是对本发明的限制。任选地，可以采用平坦化技术，如CMP来平坦化介电层84。光阻层形成在介电层84上且图案形成为具有暴露部分介电层84的开口86。光阻层的剩余部分用作掩模结构88。

现在参考图11，采用例如反应离子蚀刻和优选地蚀刻氧化物的蚀刻化学作用(etch chemistry)来非等向性地蚀刻介电层84的暴露部分。蚀刻终止在氮化硅层66的暴露部分上，终止在导体41的暴露部分上，终止在导体61的暴露部分上从而留下开口90和92，此开口也被称为镶嵌开口(damascene opening)。移除掩模结构88。沿着开口90和92的侧壁将阻挡层94形成在部分66的暴露区域上，形成在导体41和61的暴露部分上。作为举例，阻挡层94是氮化钛。可替代地，阻挡层94可以主要由粘合亚层(adhesive sub-layer)和阻挡亚层组成，所述粘合亚层形成为接触开口90和92的侧壁，且接触部分66的暴露区域。作为举例，粘合亚层是钛，阻挡亚层是氮化钛。用于亚层的材料并不是对本发明的限制。

现在参考图12，铜层形成在阻挡层94之上。采用例如CMP技术来平坦化铜层。阻挡层94的剩余部分94A和开口90内的铜共同形成导电径迹(conductive trace)96，阻挡层94的剩余部分94B和开口92内的铜共同形成导电径迹98。导电径迹96和98分别与镶嵌开口90和92的组合称为镶嵌结构(damascene structure)并用作部分电感器99。钝化层100形成在介电层84以及导电径迹96和98之上。光阻层形成在钝化层94之上且图案形成为具有暴露部分钝化层94的开口102。光阻层的剩余部分用作掩模结构104。

现在参考图13，采用例如反应离子蚀刻来非等向性地蚀刻钝化层100的暴露部分以及层84和64的部分以分别形成有源器件16和无源器件18的接触开口(contact opening)。因此，已经提供了一种集成的无源器件108，其包括设置在第一垂直层次(vertical level)中的电阻器、设置在第二垂直层次中的电容器以及设置在第三垂直层次中的电感器。集成的元源器件108的优势在于它是垂直堆积的器件，其比彼此水平设置的电路元件占据的面积小。此外，电感器是采用镶嵌工艺制造的，该工艺允许间隔和线的长宽比大于1∶1的较小的线宽和间隔。

图14是根据本发明另一个实施方案的半导体部件110的剖面图。除了在蚀刻氮化钛层36和铝层35之后，在介电层20的暴露部分以及氮化硅层36和39的剩余部分之上形成蚀刻终止层112外，半导体部件110类似于半导体部件10。作为举例，蚀刻终止层112是具有厚度范围从约150到约2000的氮化硅。包括蚀刻终止层112在内为在如电感器和垫料的形成中所涉及的蚀刻提供了额外的工艺余量(process margin)。

图15是根据本发明另一个实施方案的半导体部件150的剖面图。除了开口152与开口90和92(阐释在图11中)同时形成外，半导体部件150类似于半导体部件10。因此，阻挡层94沿着开口90、92和152的侧壁形成且形成在导体41、61、56、62和63的暴露区域上。形成在开口90和92内的阻挡层94的部分上的铜还形成在开口152内的阻挡层的部分上并采用例如CMP来平坦化以形成导体154、156和158。应该注意，导体154包括阻挡层94的部分94C，导体156包括阻挡层94的部分94D，并且导体158包括阻挡层94的部分94E。

氮化硅层160形成在介电层84和导体96、98、154、156和158上。开口形成在氮化硅层160上，铝层形成在氮化硅层160上和开口内。光阻层形成在铝层上且图案形成为具有暴露部分铝层的开口。蚀刻铝层的暴露部分，留下分别与导体154、156和158接触的铝触点162、164和166。介电材料层168形成在氮化硅层160上以及铝触点162、164和166上。光阻层形成在介电层168上且图案形成为具有暴露铝触点162、164和166之上的部分介电层168的开口。移除介电层168的暴露部分，由此暴露铝触点162、164和166。介电层160和168用作钝化层。正如本领域的技术人员所意识到的，通常使用较软的、旋装(spin-on)类型的材料来钝化铜。这些较软类型的材料通常与诸如倒装芯片封装技术(flip-chip packaging technique)等的晶片封装技术不兼容。根据本发明将铝形成在铜之上克服了钝化铜电路元件的困难。因此，本发明允许垂直集成由铜形成的无源电路元件并允许采用硅晶片封装技术来封装电路元件。

图16显示了在根据本发明另一个实施方案的制造过程中，半导体部件200的剖面图。应该注意参考图1-7描述的制造步骤也适用于半导体部件200的制造。因此，从图7的描述继续描述图16，且其中用参考数字200代替图7中的参考数字10。具有厚度范围从约2000到约12000的介电材料层202形成在导体41、56、58、61、62、63、导体60的暴露部分和介电层202的暴露部分上。根据本发明的实施方案，介电材料202是氮化硅。用于介电材料202的材料类型并不是对本发明的限制。光阻层形成在氮化硅层202上且图案形成为具有暴露部分氮化硅层202的开口204。光阻层的剩余部分用作掩模结构206。

现在参考图17，非等向性地蚀刻氮化硅层202的暴露部分以暴露导体56、58、41、61、62和63。移除掩模结构206。

现在参考图18，介电材料层208形成在导体41、56、58、61、62、63的暴露部分和介电层202的剩余部分上。根据本发明的一个实施方案，介电材料208是TEOS。用于介电层208的材料类型并不是对本发明的限制。优选地，层202的介电材料具有和介电层208的介电材料不同的蚀刻选择性。采用平坦化技术，如CMP来平坦化介电层208以具有在导体41之上的从约10000到约120000的厚度范围，其中导体41是MIM电容器50的其中一个电极或极板。光阻层形成在TEOS层208上且图案形成为具有暴露层208的一部分的开口210。光阻层的剩余部分用作掩模结构212。

现在参考图19，非等向性地蚀刻TEOS层208的暴露部分以形成开口209，开口209暴露导体41和61以及处于导体41和61之间的氮化硅层202的剩余部分。如果相对于介质202选择性地蚀刻介质208，那么就增强了非等向性蚀刻工艺。移除掩模结构212。现在参考图20，具有厚度范围从约50到约250的钽层形成在TEOS层208上和开口209内。具有厚度范围大至约250的氮化钽层形成在钽层上。具有厚度范围从约11000到约130000的铜层形成在氮化钽层上。采用例如CMP来平坦化铜层、氮化钽层和钽层。TEOS层208用作蚀刻终止层。在CMP步骤之后，铜层的部分210、212和214，氮化钽层和钽层保留在开口209内。部分210、212和214共同形成导体218。应该注意使用钽和氮化钽并不是对本发明的限制，且可以将其他材料形成在TEOS层208和铜层之间。

具有厚度范围从约2000到约10000的介电材料层220形成在导体218和部分TEOS层208上。作为举例，介电层220的材料是氮化硅。光阻层形成在介电层220上且图案形成为暴露氮化硅层220的部分222。光阻层的剩余部分用作掩模结构224。

现在参考图21，非等向性地蚀刻氮化硅层220的暴露部分以形成开口，该开口暴露导体56和58以及TEOS层202的横向邻接导体56和58的部分。移除掩模结构224。

图22是根据本发明另一个实施方案的半导体部件300的剖面图。图22显示的是半导体基片302，从其形成了多个有源器件304和多个无源器件306。有源器件304可以是二极管、齐纳二极管、半导体闸流管、场效应晶体管、双极晶体管、其组合或类似物，无源器件306可以是电阻器、电容器、电感器、其组合或类似物。虽然已经描述了多个有源器件和无源器件，但是应该理解可以在基片302内或上形成一个或更多个有源器件和无源器件。可替代地，基片302可以没有无源器件、有源器件、或者无源器件和有源器件都没有。可以彼此电连接器件304或器件306中的一个或更多个。

根据本发明的一个实施方案，基片302是掺杂P-型导电性杂质材料，如硼的硅。作为举例，基片302的电阻率可以从约0.001欧姆-厘米(Ω-cm)到约10000Ω-cm。基片的电阻率根据不同半导体部件的设计标准来选择。虽然基片302可以是高电阻率的基片，但是基片302的电阻率或掺杂剂浓度并不是对本发明的限制。类似地，用于基片302的材料类型并不限制于硅，且基片302的导电性类型并不限制于P-型导电性。介电材料层308形成在基片302上，且电阻器310形成在介电层308上。介电材料层312形成在介电层308和电阻器310上。根据一个实施方案，电阻器310是金属电阻器。用于金属电阻器310的合适的材料包括氮化钛、氮化钛钨(“TiWN”)、镍、钨、钽、氮化钽或类似物。应该注意，电阻器310并不限制于金属电阻器。可替代地，其可以由诸如掺杂的多晶硅等的半导体材料形成。

现在参考图23，具有厚度范围从约2000到约10000的介电材料层314形成在介电层312上。具有厚度范围从约10000到约120000的介电材料层316形成在氮化硅层314上。虽然根据一个实施方案，层314的材料是氮化硅，介电层316的材料是TEOS，但是用于层314和316的材料并不限制于氮化硅和TEOS。然而，期望用于层314的材料具有与层312和316的材料不同的蚀刻率。因此，介电层314是抗蚀刻介电层312和316的蚀刻剂的。

光阻层形成在TEOS层316上且图案形成为具有暴露部分TEOS层316的开口318。光阻层的剩余部分用作掩模结构320。

现在参考图24，非等向性地蚀刻TEOS层316的暴露部分以在TEOS层316内形成开口330、332、334、336、338和340。根据一个实施方案，蚀刻是在开口330-340延伸到氮化硅层314之前终止的定时蚀刻。根据另一个实施方案，氮化硅层314用作蚀刻终止层，且开口330-340延伸到氮化硅层314。开口330-340也被称为镶嵌开口。移除掩模结构320并在TEOS层316上和开口330-340内形成另一光阻层。形成光阻层的图案以再次打开开口330和332的部分。光阻层的剩余部分用作掩模结构342。

现在参考图25，采用例如反应离子蚀刻来非等向性地蚀刻开口330和332的再次打开的部分下面的部分TEOS层316、部分氮化硅层314以及部分TEOS层312。蚀刻暴露了电阻器310的端部区域。移除掩模结构342。

现在参考图26，钽层形成在TEOS层316和电阻器310的暴露部分上，氮化钽层形成在钽层上。铜层形成在氮化钽层上，且优选地填充开口330-340。采用例如CMP技术来平坦化铜层、氮化钽层和钽层。TEOS层316用作蚀刻终止层。在平坦化步骤之后，钽层的部分346A、346B、346C、346D、346E和346F分别保留在开口330-340内；氮化钽层的部分348A、348B、348C、348D、348E和348F分别保留在部分346A-346F上；铜层的部分350A、350B、350C、350D、350E和350F分别保留在部分348A-348F上。部分346A、348A和350A共同形成导体352；部分346B、348B和350B共同形成导体354；部分346C、348C和350C共同形成导体356；部分346D、348D和350D共同形成导体358；部分346E、348E和350E共同形成导体360；以及部分346F、348F和350F共同形成导体362。应该理解，钽层、氮化钽和铜层的材料并不是对本发明的限制。替代钽使用的其他合适的材料包括钛、钨、铂、耐熔金属化合物、耐熔金属碳化物、耐熔金属硼化物或类似物，替代氮化钽的其他合适的材料包括氮化钛、掺杂碳的金属氮化物、掺杂硅的金属氮化物或类似物。导体352-362分别与镶嵌开口330-340的组合被称为镶嵌结构且可以用作集成无源器件的一部分。

具有厚度范围从约1000到约4000的介电材料层366形成在TEOS层316和导体352-362之上。优选地，层366的介电材料是氮化硅。光阻层形成在氮化硅层366上且图案形成为具有暴露部分氮化硅层366的开口368。光阻层的剩余部分用作掩模结构370。

现在参考图27，采用例如反应离子蚀刻来非等向性地蚀刻氮化硅层366的暴露部分以暴露导体352、356、358、360和362的部分。移除掩模结构370。

现在参考图28，铝层形成在氮化硅层366和导体352、356、358、360以及362的暴露部分上。采用例如CMP来平坦化铝层。氮化硅层366用作平坦化的蚀刻终止层，其留下与导体352的一部分接触的导体372、与导体356、358和360接触的导体374，以及与导体362接触的导体376。

现在参考图29，具有厚度范围从约400到约2500的介电材料层380形成在氮化硅层366和导体372、374以及376上。优选地，层380的介电材料是氮化硅。光阻层形成在氮化硅层380上且形成图案来形成掩模结构390。掩模结构390覆盖在导体356、358和360上面。

现在参考图30，采用例如反应离子蚀刻来非等向性地蚀刻氮化硅层380的暴露部分。在去除氮化硅层380的暴露部分后，暴露了导体372和376以及部分氮化硅层366。铝层392形成在导体372和376上，形成在氮化硅层380的剩余部分上，且还形成在氮化硅层366的暴露部分上。采用例如CMP来平坦化铝层392。光阻层形成在铝层392上且图案形成为具有暴露部分铝层392的开口394。光阻层的剩余部分用作掩模结构396。

现在参考图31，非等向性地蚀刻铝层392的暴露部分以形成导体400、402、404和406。蚀刻铝层392暴露了部分氮化硅层366。采用湿蚀刻剂(wet etchant)来非等向性地蚀刻暴露部分。因为蚀刻是非等向性蚀刻，所以导体404下面的氮化硅层380的一部分被横向蚀刻。

现在参考图32，具有厚度范围从约4000到约15000的介电材料层410形成在导体400-406、导体354以及导体360的暴露部分和TEOS层316上。具有厚度范围从约2000到约10000的介电材料层412形成在介电层410上。作为举例，介电材料410是TEOS，且介电材料412是氮化硅。虽然用于介电材料410和412的材料类型并不是对本发明的限制，但是期望他们具有不同的蚀刻特征以便TEOS层410可以用作蚀刻终止层。因此，蚀刻对介电层412是选择性的。光阻层形成在氮化硅层412上且图案形成为具有暴露导体406之上的氮化硅层412的一部分的开414。光阻层的剩余部分用作掩模结构416。

现在参考图33，采用例如反应离子蚀刻来非等向性地蚀刻氮化硅层412的暴露部分以暴露TEOS层410的一部分。改变蚀刻化学作用以非等向性地蚀刻TEOS层410的暴露部分，由此暴露导体406。移除掩模结构416。导体406用作，如引线连接垫料(wirebond pad)。

图34是在根据本发明另一个实施方案的制造过程中的半导体部件400的剖面图。应该注意，除了光阻层具有形成在其内的不同的图案外，参考图22-26描述的制造步骤也适用于半导体部件400的制造。因此，从图26的描述继续描述图34，其中用参考数字400代替图26中的参考数字300。应该注意，在参考图34描述的实施方案中没有形成开  368和掩模结构370。根据此实施方案，层366具有从约400到约2500的厚度范围。

具有厚度范围从约1500到约4000的介电材料层402形成在氮化硅层366之上。优选地，层402的介电材料是TEOS。光阻层形成在TEOS层402上且图案形成成为具有暴露部分TEOS层402的开口404。光阻层402的剩余部分用作掩模结构406。非等向性地蚀刻被开口404暴露的部分TEOS层402。氮化硅层366用作蚀刻终止层。移除掩模结构406并在氮化硅层366的暴露部分上和TEOS层402上形成另一光阻层。光阻层被形成图案以具有暴露导体352和354之上的氮化硅层366的部分的开口。非等向性地蚀刻氮化硅层366的暴露部分以暴露导体352和354。移除光阻层。

现在参考图35，诸如铝等的导电材料层410形成在TEOS层402、导体352和354以及氮化硅层366上。

现在参考图36，采用例如CMP来平坦化铝层410，留下与导体352接触的导体412、与导体354接触的导体414，以及在氮化硅层366的一部分之上的导体416。钝化层418形成在TEOS层402和导体412、414和416之上。开口422、424和426形成在钝化层418内以分别暴露导体412、414和416。导体356用作电感器428的一部分且还用作电容器430的极板。电感器416用作电容器430的另一个极板。

图37是根据本发明另一个实施方案的制造过程中半导体部件450的剖面图。应该注意，除了光阻层具有形成在其内的不同的图案外，参考图22-26描述的制造步骤也适用于制造半导体部件450。因此，从图26的描述继续描述图37，其中图26中的参考数字300由参考数字450代替。应该注意，在参考图37描述的实施方案中没有形成开口368和掩模结构370。

具有厚度范围从约1000到约5000的介电材料层452形成在氮化硅层366上。优选地，层402的介电材料是TEOS。光阻层形成在TEOS层452上且图案形成为具有暴露部分TEOS层452的开口454。光阻层的剩余部分用作掩模结构456。非等向性地蚀刻由开口452暴露的TEOS层452的部分。氮化硅层366用作蚀刻终止层。然后，非等向性地蚀刻氮化硅层366的暴露部分以暴露电极352、354和356。

现在参考图38，移除掩模结构456，并在TEOS层452上以及导体352、354和356上形成具有厚度范围从约400到约2500的介电材料层。作为举例，用于介电层的材料是氮化硅。光阻层形成在氮化硅层上且形成图案以形成掩模结构。非等向性地蚀刻未受掩模结构保护的氮化硅层，留下在导体356以及横向邻近导体356的部分TEOS层452之上的介电层458。

诸如铝等的导电材料层460形成在TEOS层452、导体352和354以及介电层458上。

光阻层形成在铝层460上且图案形成为具有暴露部分铝层460的开口462。光阻层的剩余部分用作掩模结构464。

现在参考图39，非等向性地蚀刻铝层460的暴露部分以暴露部分TEOS层452。铝层460的部分468保持在氮化硅层458之上，部分470保持在导体352之上，且部分472保持在导体354之上。导体356用作电感器482的一部分，且还用作电容器484的极板。导体468用作电容器484的另一个极板。因此，导体356是与电感器处于相同垂直电路层次的电容器的导体，且共用于电容器和电感器。移除掩模结构464。

现在参考图40，钝化层474形成在TEOS层452以及导体470、472和468上。开口476、478和480形成在钝化层418内以分别暴露导体470、472和468。

至此，应该理解，已经提供了包括集成的无源器件的半导体部件和制造该半导体部件的方法。根据本发明来制造集成的无源器件允许使用与制造高性能半导体器件兼容的工艺技术，如单镶嵌和双镶嵌工艺技术。此外，可以增大在单一半导体芯片中制造器件的密度，因为集成的无源器件是在垂直方向集成的。有利地是，本发明允许直接在有源器件上垂直集成集成的无源器件而不会降低有源器件的性能。因此，本发明提供了用于形成有源器件或半导体芯片的有源区域之上的无源器件的方法和结构。

虽然此处已经描述了某些优选实施方案和方法，但是对本领域的技术人员来说，从前述公开内容将很明显地看出对这样的实施方案可以进行各种改变和修改而并不偏离本发明的主旨和范围。例如，电阻器可以制造在高于电容器和电感器层次的层次中，或者电阻器可以制造在与有源器件相同的层次中。此外，电容器并不限制于MIM结构。期望本发明只在一定程度上受到所附权利要求以及适用法律的规则和原则所要求的限制。

Claims (8)

1.一种制造半导体部件的方法，包括：

提供基片；

在所述基片之上的第一层次处形成第一无源电路元件，其中形成所述第一无源电路元件的步骤包括形成电感器；以及

在所述第一层次之上的第二层次处形成第二无源电路元件，所述第二无源电路元件具有与所述电感器接触的导体，其中所述第一无源电路元件和所述第二无源电路元件中的至少一个包括镶嵌结构，并且其中形成所述第二无源电路元件的步骤包括形成电容器。

2.如权利要求1所述的方法，其中提供所述基片的步骤包括从所述基片或在所述基片之上形成第三无源电路元件，且其中：

形成所述第三无源电路元件的步骤包括形成电阻器。

3.一种制造半导体部件的方法，包括：

提供基片；

在所述基片之上的第一层次处形成电容器；

在所述第一层次之下的第二层次处形成第一无源电路元件，其中所述电容器的导体接触所述第一无源电路元件的导体，并且其中所述电容器或第一无源电路元件中的至少一个包括镶嵌结构，并且其中在所述第一层次之下的第二层次处形成所述第一无源电路元件的步骤包括：

在所述基片之上形成第一介电材料层；

在所述第一介电材料层中形成至少一个镶嵌开口；

在所述至少一个镶嵌开口中形成铜；并且其中形成所述电容器的步骤包括：

在所述第一介电材料层之上形成第一导电材料层，所述第一导电材料层具有第一部分和第二部分；

在所述第一导电材料层之上形成第二介电材料层；

在所述第二介电材料层之上形成第三导电材料层。

4.如权利要求3所述的方法，其中形成所述至少一个镶嵌开口的步骤包括：

在所述第一介电材料层上形成第三介电材料层；

在所述第一介电材料层中形成所述至少一个镶嵌开口的第一部分；以及

在所述第三介电材料层中形成所述至少一个镶嵌开口的第二部分。

5.如权利要求3所述的方法，其中：

提供所述基片的步骤包括从所述基片或在所述基片之上形成第二无源电路元件；

形成所述第一无源电路元件的步骤包括形成电感器；

形成所述第二无源电路元件的步骤包括形成电阻器；且其中形成所述至少一个镶嵌开口的步骤还包括：

在所述第一介电材料层之上形成第三介电材料层；

在所述第三介电材料层之上形成第四介电材料层，其中至少所述第一介电材料层和所述第四介电材料层是不同于所述第三介电材料层的材料；以及

在所述第一介电材料层、所述第三介电材料层和所述第四介电材料层中形成所述至少一个镶嵌开口。

6.一种制造半导体部件的方法，包括：

提供具有0.001欧姆-厘米到10000欧姆-厘米范围的电阻率的基片；

在所述基片之上形成介电材料层；

采用镶嵌工艺形成电感器，所述电感器形成在第一垂直平面区中；以及

在第二垂直平面区中形成电容器，所述电容器具有靠第二介电材料层与第二导体分隔开的第一导体，其中所述第二垂直平面区在所述第一垂直平面区之上。

7.一种半导体部件，包括：

基片；

处于所述基片之上的第一层次处的电感器；

处于所述第一层次之上的第二层次处的电容器，其中所述电容器的一部分处于所述第一层次处，并且所述电感器或所述电容器中的至少一个包括镶嵌结构；以及

所述电感器的导体接触所述电容器的导体。

8.一种半导体部件，包括：

第一垂直电路层次和第二垂直电路层次；

处于所述第一垂直电路层次的电容器，其中所述电容器的一部分处于所述第二垂直电路层次；以及

处于所述第二垂直电路层次的电感器，其中所述第一垂直电路层次在所述第二垂直电路层次之上，并且所述电感器的导体接触所述电容器的导体。