HK1114241B - 具有改進性能的半導體器件及方法 - Google Patents

Description

具有改进性能的半导体器件及方法

技术领域

本发明通常涉及半导体器件，且更具体地说，涉及包括诸如RF功率放大器的高速器件的功率开关器件及其制造方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)是一种通用型功率开关器件。MOSFET器件包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区、以及邻近沟道区设置的栅极结构。栅极结构包括邻近沟道区设置并依靠薄的电介质层与沟道区分隔开的传导栅电极层。

当MOSFET器件处于导通状态时，向栅极结构施加电压以在源极区和漏极区之间形成传导沟道区，这允许电流流经器件。在截止状态，向栅极结构施加的任何电压都是足够低的，从而不会形成传导沟道，因此就不会出现电流。在截止状态期间，器件必须支持源极区和漏级区之间的高电压。

在优化MOSFET器件的性能方面，设计者通常面临器件性能参数的取舍。具体来说，可利用的器件结构或制造工艺的选择可以改进一个器件参数，但这样的选择同时可能会恶化一个或更多其他器件参数。例如，能提高MOSFET器件的输出电流或驱动电流(I_DS)能力和导通电阻的可用结构和工艺也降低了其击穿电压(BVdss)能力并增大了栅极到漏极的电容。

因此，需要一种改进的半导体器件结构及其制造方法以解决上述及其他问题。

附图说明

图1根据本发明的实施方案阐述了半导体结构的高度放大的局部剖面图；

图2是显示了本发明各实施方案的I_DS随V_GS变化的图；

图3是显示了本发明各实施方案的I_DSAT和BV_DSS性能的图；

图4阐述了在制造的初期阶段，本发明实施方案的高度放大的局部剖面图；

图5阐述了在制造的稍后阶段，本发明实施方案的高度放大的局部剖面图；

图6阐述了在制造的又一稍后阶段，本发明实施方案的高度放大的局部剖面图；

图7阐述了在制造的较后阶段，本发明实施方案的高度放大的局部剖面图；

图8阐述了在制造的更后期的阶段，本发明实施方案的高度放大的局部剖面图；

具体实施方式

为了便于理解，附图中的元件未必按比例绘制，且相同的元件编号使用在整个附图中合适的位置处。虽然下述讨论描述了n沟道器件，但是本发明还涉及p沟道器件，这可以通过将所描述的层和区的传导类型变成相反的类型来形成。

此外，本发明的器件可以要么包含单元式设计(cellulardesign)(其中主体区域是多个单元式区域)，要么是单体设计(其中主体区包括以细长图案形成、典型地由蛇行图案形成的单个区域)。然而，为了便于理解，在整个说明书中将以单元式设计描述本发明的器件。应该理解，这意味着本发明既包括单元式设计，又包括或单个基础设计。

图1根据本发明的实施方案显示了绝缘栅极场效应晶体管(IGFET)、MOSFET、功率晶体管或开关器件或单元10的部分剖面图。作为举例，器件10是许多这种器件中的一种，这种器件与逻辑元件和/或其他元件集成进半导体芯片中，作为功率集成电路的一部分。可替代地，器件10是许多这种器件中的一种，这种器件集成在一起以形成分立晶体管器件。

器件10包括半导体材料区11，这包括诸如其电阻在约0.001到约0.005ohm-cm范围内的n型硅基底，并且可以掺杂砷。在所示的实施方案中，基底12提供了漏极触点。半导体层或延伸的漏极区14形成在基底12内或基底12上。在一个实施方案中，采用常规的外延生长工艺形成层14。可替代地，采用常规的掺杂和扩散工艺形成延伸的漏极区14。在适合于50伏特(volt)器件的实施方案中，层14是n型掺杂，其中掺杂浓度在约1.0×10¹⁵原子/厘米³(atoms/cm³)，且厚度在约3到约5微米数量级。根据器件10的期望的BVdss等级，增大或减小层14的厚度和掺杂浓度。应该理解，其他材料可以用于半导体材料的主体11或其部分，包括硅-锗、硅-锗-碳、掺碳的硅、碳化硅或类似的材料。

主体或掺杂区31形成在半导体层14中，且从半导体材料的主体11的主表面18延伸。作为举例，主体区31包括p型传导性，且具有适合于形成作为器件10的传导沟道45而工作的反型层(inversionlayer)的掺杂浓度。主体区31从主表面18延伸到诸如约0.5到约3.0微米的深度。n型源极、载流、或输入区33形成在主体区31内部或其内且从主表面18延伸到诸如约0.1微米到约0.5微米的深度。p型主体触点或接触区36也形成在主体区31内，并提供到主表面18处的主体区31的较低的接触电阻。此外，接触区36降低了源极区33下的主体区31的薄层电阻(sheet resistance)，这抑制了寄生双极效应。

第一电介质层41形成在主表面18的部分之上或邻近主表面18的部分。例如，电介质层41包括厚度约0.05微米到约0.2微米的热氧化层。第二电介质层42形成在电介质层41之上。在一个实施方案中，第二电介质层42包括氮化硅，且具有约0.05微米的厚度。

栅极电介质层43形成在邻近主体区31的主表面18的其他部分上，或在毗连邻近主体区31的主表面18的其他部分处形成。栅极电介质层43包括诸如氧化硅，且具有约0.01微米到约0.1微米的厚度。在可替代的实施方案中，栅极电介质层43包括氮化硅、五氧化二钽、二氧化钛、钛酸锶钡或其组合，包括与氧化硅的组合，等等。

在任选的实施方案中，掺杂的多晶半导体层、传导层、屏蔽层或接地层46形成在电介质层41和42之上。例如，传导层46包括掺杂的多晶硅层或多晶硅层，且具有约0.1微米的厚度。虽然未显示，传导层46可以直接或间接连接或耦合到传导触点或源极接触层63。

第三电介质层48形成在传导层46之上，以及第四电介质层51形成在第三电介质层48之上。作为举例，电介质层48包括氮化硅(如，约0.05微米的厚度)，以及电介质层51包括沉积氧化硅(如，约0.7微米的厚度)传导层53形成在电介质层51之上，且包括，如n型多晶硅或多晶硅(如，约0.3微米的厚度)。

传导分隔栅极区、垂直的分隔栅极区或由分隔物界定的栅极区或传导电极57形成在栅极电介质层43之上，且靠电介质分隔物59与传导层46隔开。传导分隔栅极区57连同栅极电介质层43形成控制电极或栅极结构58。传导分隔栅极区57包括，如n型多晶硅或多晶硅，且厚度约0.2到约0.8微米。在示例性的实施方案中，电介质分隔物59包括氮化硅，且厚度约0.1微米。分隔栅极区57连接到传导层53以提供传导栅极结构，其控制沟道45的形成和器件10内的电流的传导。在所示的实施方案中，传导连接部分77将分隔栅极区57连接到传导层53。传导连接部分77包括诸如n型多晶硅。由分隔物界定的栅极区指由沉积在一个表面上的栅极材料形成的控制电极，以控制形成在另一个垂直表面上的沟道。在器件10的情况下，沟道45形成于被认为是水平面的主表面18。用于形成分隔栅极区57的控制电极膜沿着与表面18垂直的垂直面68沉积。

与传统的器件相比，传导间隔栅极区57提供了最小的栅极-漏极重叠，由此显著地减少了栅极电荷。另外，在器件10中，由导电层53提供用于栅极的电路径(electrical routing)，这个电路径升高到主表面18之上，由此进一步降低栅极电荷。此外，除了其它作用，传导层46还起到插入到栅极区和漏极区之间的接地面或屏蔽层的作用，以进一步降低栅极至漏极的电容。这些特征提供了增大的转换速度并降低了输入电荷需求。

第五电介质层61形成在器件10的部分之上，且包括，如厚度约0.05微米的氮化硅。中间层电介质(ILD)层62形成在器件10的部分之上，且包括诸如厚度约0.8微米的氧化硅。开口(opening)形成在电介质层上以为源极接触层63提供对器件10的接触。如图所示，主表面18的一部分被蚀刻以使源极接触层63既接触源极区33，又接触主体区36。在一个实施方案中，源极接触层63包括铝硅合金等等。漏级接触层或传导电极66形成在半导体材料的区11的相对表面上，并包括诸如可焊接的金属结构，如钛-镍-银、铬-镍-金等等。

根据本发明，器件10还包括掺杂区、电流扩展区、掺杂掩蔽区(doped veil regions)或局部掺杂区43，其形成在邻近、接近、或紧邻主体区31和邻近或接近主表面18的半导体层14的部分内。具体地说，掺杂区47设置或定位在半导体层14内，其中当器件10工作时，电流I_DS退出沟道45(即，沟道的漏极边缘)进入延伸的漏极区14。在一个实施方案中，掺杂区47从垂直方向和水平方向被限制在沟道45的外边缘450处的主表面18附近。掺杂区47从主体区31延伸约0.1到0.4微米数量级的距离473，掺杂区47之外或外部并且主表面18附近的掺杂浓度等于或接近半导体层14的本底掺杂浓度(background doping concentration)。

掺杂区47包括与半导体层14相同的传导类型，且掺杂浓度是半导体层14的掺杂浓度的约5倍到约50倍。在一个实施方案中，掺杂区47的掺杂浓度是半导体层14的掺杂浓度的约20到40倍。作为举例，对50V器件来说，掺杂区47包括在外边缘471处的约1.0×10¹⁵原子/厘米³的掺杂浓度，以及在沟道区45的边缘450处的约2.0×10¹⁶原子/厘米³的掺杂剂浓度。本发明的发明人发现局部掺杂区47比采用诸如在靠近主表面18处增大掺杂的覆盖层或更连续层的器件提供增强的性能。例如，对给定的击穿电压BV_DSS来说，可以获得更高的I_DS和较低的导通电阻。与采用覆盖区的那些器件相比，通过采用根据本发明的局部区可以获得更高的BV_DSS，由此提供具有增大的阻断电压性能的器件。而且，与那些采用覆盖层或连续层的器件相比，器件10具有较低的栅极到漏极以及屏蔽到漏极的电容，由此提供具有增强的开关性能的器件10。

图2显示了器件10的漏极电流I_DS性能在28V的偏压下随V_GS变化的图。该图进一步描绘了I_DS随着掺杂区47中的各种峰值掺杂浓度的变化，其中线1A对应于无掺杂区47，线2A对应于1.0×10¹⁶原子/厘米³的峰值掺杂浓度，线3A对应于2.0×10¹⁶原子/厘米³的峰值掺杂浓度，线4A对应于3.0×10¹⁶原子/厘米³的峰值掺杂浓度，线5A对应于4.0×10¹⁶原子/厘米³的峰值掺杂浓度，线6A对应于5.0×10¹⁶原子/厘米³的峰值掺杂浓度，线7A对应于6.0×10¹⁶原子/厘米³的峰值掺杂浓度，线8A对应于7.0×10¹⁶原子/厘米³的峰值掺杂浓度，线9A对应于8.0×10¹⁶原子/厘米³的峰值掺杂浓度，线10A对应于9.0×10¹⁶原子/厘米³的峰值掺杂浓度，线11A对应于1.0×10¹⁷原子/厘米³的峰值掺杂浓度。如图2所示，随着增大峰值掺杂浓度，局部掺杂区47显著提高了I_DS性能。

图3显示了饱和电流I_DSAT随着击穿电压BV_DSS变化的图。线1B到线11B对应于如上述图2所示的线1A到线11A的相同的峰值掺杂浓度。如图3所示，根据本发明的器件10表现出虽然只稍许增大BV_DSS，然而却实现了I_DSAT性能的显著增强。

现在转到图4-7，描述了形成根据本发明的器件10的方法。图4显示了在制造的初期阶段，器件10的放大的局部剖面图。第一电介质层41形成在主表面18之上，并包括诸如厚度约0.05微米到约0.2微米的氧化硅。热氧化物在约900摄氏度下生长是合适的。接下来，第二电介质层42形成在第一电介质41之上，且包括诸如约0.1微米的氮化硅。

接着，传导层46形成在第二电介质层42之上。在一个实施方案中，传导层46包括约0.1微米的多晶硅，且其要么是沉积掺杂，要么是未掺杂。如果传导层46开始是沉积未掺杂的，那么接着则使用如离子植入技术掺杂传导层46。在一个实施方案中，传导层46是p型的且用硼掺杂。使用约30KeV的植入能量、约5.0×10¹⁵到约1.0×10¹⁶原子/厘米²的硼离子植入剂量是足够掺杂传导层46的。

接下来，第三电介质层48形成在传导层46之上，以及第四电介质层51形成在第三电介质层48之上。第三电介质层48包括诸如氮化硅(如厚度约0.05微米)，以及电介质层51包括沉积氧化物(如厚度约0.7微米)。然后，传导层53形成在第四电介质层51之上，且包括诸如n型多晶硅(如厚度约0.3微米)。保护层54形成在传导层53之上，且包括如约0.15微米的氮化硅。

进行光刻和蚀刻步骤以蚀刻层54、53、51、48、46和42的一部分来提供开口70。这还形成了基座堆结构(pedestal stack structure)56，这个结构包括层42、46、48、51、53和54的其余部分。在一个实施方案中，开口70具有约5.0微米到约8.0微米数量级的宽度73。

在一个用于形成掺杂区47的实施方案中，通过开口70将n型掺杂剂引入或植入半导体层14。在此实施方案中，掺杂区47的边缘由基座结构56的侧表面68界定(即，掺杂区47自对准到基座结构56)。作为举例，通过在约250KeV的植入能量，以及在正交的约25度到约60度角度范围内的角度下，植入约5.0×10¹¹原子/厘米²到约2.0×10¹²原子/厘米²植入剂量的磷，来形成掺杂区47。在一个实施方案中，角度是约45度。基于开口70的宽度73和基座堆结构56的高度调整倾斜量。植入能量选择成使得晶片表面在开口70内不掺杂，但形成了开口70下面约0.5微米的次表面层。因此，当形成掺杂区31时，在开口70内的表面处，器件的沟道区是不反掺杂的，由此增大了沟道区内的移动性(mobility)。而且，斜向植入(angle implant)在超出侧表面68约0.5微米处形成掺杂区。斜向植入在侧表面68上入射，穿透层41、42、46、48，形成掺杂区47。掺杂区从表面延伸到表面之下约0.5微米的深度。当如下所述形成掺杂区31时，植入到开口70下面的次表面的离子植入的部分通过更厚的沟道植入或掺杂工艺反掺杂。植入的掺杂剂随后被活化，并在此时或稍后的步骤，例如形成掺杂区31之后，扩散。此时活化掺杂剂将使掺杂剂进一步扩散在基座堆56之下，这正如所期望地增大了距离473(图1所示)。

在形成掺杂区47的可替代的实施方案中，采用了七度的常规植入角度，然后使植入的掺杂剂活化并扩散，以在基座结构56下横向移动掺杂剂来提供类似的结构。可替代地，可在稍后阶段活化掺杂剂。在又一实施方案中，采用常规的掩模步骤以非自对准的方式在形成基座结构56之前来形成掺杂区47。然后基座结构56形成在主表面18之上以提供期望位置的掺杂区47。

图5显示了在形成电介质分隔物59的额外工艺步骤之后，器件10的放大的局部剖视图。在一个实施方案中，氮化硅膜沉积在基座堆结构56和第一电介质层41之上。作为举例，采用化学气相沉积技术沉积约0.1微米厚的氮化硅膜。接下来，使用传统的各向异性的回蚀(etch back)步骤去除在基座堆结构56和第一电介质层41上的部分氮化硅层，同时保留侧壁或垂直表面68上的部分氮化硅层以形成电介质分隔物59。在可替代的实施方案中，在制造的此阶段采用上面提到的斜向植入条件，形成掺杂区47。在一个实施方案中，接着在此阶段也使植入的掺杂剂活化扩散以提供在基座堆56下的横向扩散。

在又一步骤中，接着，利用氧化硅湿法蚀刻，以去除开口70内的部分电介质层41。作为举例，利用稀释的氢氟酸(如50∶1)蚀刻电介质层41。在一个示例性的实施方案中，延长了蚀刻时间(如8到15分钟)，以便从电介质分隔物59下面，从电介质层41切去底部或去除材料以形成凹陷的部分74。以这种方式使电介质层41凹进，确保了形成在主体区31内的沟道45(如图1所示)延伸进入半导体层14，以允许沟道电流更有效地流动。在一个示例性的实施方案中，部分74在电介质分隔物59下凹进小于约0.1微米的距离。然后，热氧化硅在开口70内的主表面18上生长到厚度约0.0125微米，以形成栅极电介质层43。

图6显示了在额外的工艺后，器件10的放大的局部剖面图。半导体材料571的保形层(conformal layer)沉积到器件10之上约0.1微米到0.15微米的厚度。然后，通过开口70和半导体材料571的保形层将硼掺杂剂引入到主表面18中以提供用于主体区31的p型掺杂剂。作为举例，半导体材料571的保形层包括未掺杂的多晶硅，并且硼通过未掺杂的多晶硅被植入到半导体层14中。区31通过最少两次离子植入被掺杂，每次的剂量为约1.0×10¹³原子/厘米²，并且两次植入分别具有适合于50V器件的约45KeV和100KeV的能量。

图7显示了在又一工艺后，器件10的放大的局部剖面图。接着，半导体材料的第二保形层沉积在半导体材料571的保形层之上且两个层都被蚀刻以提供阻隔栅极57。作为举例，半导体材料的第二保形层包括约0.2微米的n型多晶硅，它可在沉积过程中掺杂或随后使用离子注入或其它掺杂技术掺杂。在形成阻隔栅极57后，将额外的0.015微米的栅极电介质(如氧化硅)加到阻隔栅极57和栅极氧化物43的暴露部分的表面上。

在一个实施方案中，形成阻隔栅极57的蚀刻步骤还暴露保护层54(图6)和电介质阻隔物59的上部。保护层54和电介质阻隔物59的上部随后被蚀刻从而去除保护层54，电介质阻隔物59的上部在阻隔栅极57和传导层53之间被去除。这在传导层53和阻隔栅极57之间留下了间隙。

在另一个步骤中，导电材料如多晶硅被沉积以提供连接的传导部分77。连接的传导部分77填充了在去除保护层54和部分电介质阻隔物59的过程中形成的间隙，并将阻隔栅极57连接或电连接到传导层53。随后进行n型掺杂步骤以掺杂连接的传导部分77，并提供用于源区33的掺杂剂。在示例性的实施方案中，使用用于此掺杂步骤的具有80KeV植入能量的3.0×10¹⁵原子/厘米²植入剂量的砷。

图8显示了在制造的又一步骤之后，器件10的放大的局部剖面图。沉积第五电介质层61，且包括诸如约0.05微米的氮化硅。随后，ILD层62沉积在第五电介质层61之上。在示例性的实施方案中，ILD层62包括厚度约0.8微米的沉积氧化硅。任选的ILD渐薄蚀刻(taperetch)用于逐渐减薄ILD层62的部分62a，这有助于逐步覆盖随后形成的层。

接下来，利用传统的光刻和蚀刻步骤形成触点开口81，这暴露了主表面18的一部分。随后，使用p型离子植入步骤通过开口81形成接触区36。作为举例，使用3.0×10¹⁴原子/厘米²的硼离子植入剂量和80KeV的植入能量。接着保形阻隔层被沉积和蚀刻以形成阻隔物82。在一个示例性实施方案中，0.3微米的氮化硅层被沉积和蚀刻以形成阻隔物82。在此阶段，使用快速退火步骤以活化和扩散各种离子植入。例如，将器件10暴露在约1030摄氏度的温度下约45秒。

随后利用蚀刻步骤去除部分主表面18以形成凹进部分84。这允许源极接触层63能接触源极区33和接触区36，这能一起缩短这两个区。然后去除阻隔物82。在随后的过程中，源极接触层63被沉积和形成图案。接着，任选地使基底12变薄，并且漏极接触层66被沉积以提供图1所示的结构。进一步可理解，其它传导层如硅化物层可以在沉积源极接触层63之前形成。

鉴于上述内容，很明显，公开了一种新颖性器件及其制造方法。除其它特征外，所包括的是具有靠近器件的沟道区部分的局部掺杂区的半导体器件，除了其他作用外，还增大了I_DSAT性能。另外，此性能的增大并没有明显降低BV_DSS或明显增大栅极到漏极或屏蔽到漏极的电容。

虽然已参考具体的实施方案描述和说明了本发明，但并不意味着本发明被限制到这些示例性的实施方案。本领域的技术人员将认识到可以做出修改和变化而并不背离本发明的主旨。因此，本发明旨在包括所有落入所附权利要求范围内的修改和变化。

Claims (10)

1.一种半导体器件，包括：

半导体材料，其具有主表面，其中所述半导体材料包括第一传导类型；

与所述半导体材料间隔开形成的控制电极；

第二传导类型的主体区，其形成在邻近所述控制电极的所述主表面内，其中当所述半导体器件工作时，所述主体区的一部分形成沟道区；

所述第一传导类型的源极区，其形成在所述主体区内；

所述第一传导类型的局部掺杂区，其形成在接近所述沟道区的漏极边缘的所述半导体材料中，其中所述局部掺杂区在垂直方向和水平方向上都被限制在所述主表面附近，所述局部掺杂区具有与所述漏极边缘相反的外边缘，并且其中所述局部掺杂区的掺杂剂浓度为所述半导体材料的位于所述主体区和所述局部掺杂区之外的一部分的掺杂剂浓度的至少5倍，并且其中所述半导体材料的所述部分与所述主表面和所述局部掺杂区相邻接；以及

形成在所述半导体材料的所述部分上方并且与所述外边缘交迭的接地面层。

2.如权利要求1所述的半导体器件，其中所述局部掺杂区从所述主体区延伸从约0.1微米到约0.4微米的范围内的横向距离。

3.如权利要求1所述的半导体器件，其中所述局部掺杂区的掺杂浓度为所述半导体材料的掺杂浓度的大约5倍到约50倍。

4.如权利要求1的半导体器件，其中所述半导体材料的与所述主表面相反的第二表面形成传导电极。

5.如权利要求1所述的半导体器件，还包括覆在所述主表面的一部分上形成的基座结构，所述基座结构具有侧表面，其中所述控制电极包括沿着所述侧表面设置的传导材料，并且其中所述局部掺杂区具有由所述基座结构的所述侧表面界定的边缘。

6.如权利要求5所述的半导体器件，其中所述基座结构包括所述接地面层。

7.如权利要求6所述的半导体器件，其中所述接地面层包括多晶硅。

8.如权利要求5所述的半导体器件，其中所述基座结构包括：

第一电介质层，其形成在所述半导体材料的主表面之上；

第二电介质层，其形成在所述第一电介质层之上；

传导层，其形成在所述第二电介质层之上，其中所述传导层连接到所述控制电极。

9.如权利要求8所述的半导体器件，其中所述传导材料包括多晶硅。

10.如权利要求1所述的半导体器件，其中所述局部掺杂区具有约5.0×10¹⁶原子/厘米³到约1.0×10¹⁷原子/厘米³范围内的峰值掺杂浓度。