HK1108071B - 具有d触发器的相频检测器 - Google Patents

Description

具有D触发器的相频检测器

技术领域

本发明涉及电子学，更具体地涉及使用D触发器元件的相频检测器电路。

背景技术

近年来，电信技术的变革引起了电子技术的相应变革。现在无线通信装置像以前的拨号电话一样普遍。许多无线电路中的一个关键组件是Δ-∑调制小数N频率合成器。这种电路能够合成几乎所有需要的信号频率。作为该组件的一部分，相频检测器(PFD)接收具有已知频率的输入参考信号和具有可变频率的可变输入信号、即分频输入，其中所述可变频率是通过对VCO(压控振荡器)的频率进行分频来确定。PFD输出与输入参考信号和分频输入之间的相差成比例的信号。因而，所述输出信号可用于增加或降低VCO的频率以将相差降至最小。这种反馈电路称为锁相环路或PLL。

当前的PFD设计遭遇到通常所称的“死区”。当频率合成器处于锁定状态时，参考输入与分频输入之间的相差非常接近零。因而，一个输出(或者多个输出，原因是PFD可能具有一个以上的输出)不应是激活的，或者如果所述输出是激活的则产生的脉冲应该很窄。由于延迟和不可控的情况引起的小相位误差接近零，因此在PFD的输出端不可能产生完整的脉冲。这导致在PFD的传递曲线中出现平坦的或非线性的部分，即通常所称的死区。这种情况对整数N合成器来说不是很严重，但是对Δ-∑调制小数N频率合成器来说会导致增大小数N的杂散程度(spur level)。

由此，需要能够避免上述问题的系统和组件。因此，本发明的目的是在如果不能克服现有技术的缺点的情况下减轻现有技术的缺点。

发明内容

本发明提供一种与相频检测器一起使用或用作相频检测器的方法、系统和组件。该相频检测器延长(stretch)其输出脉冲之一，迫使PLL运行在分频输入与参考输入之间的相差不接近零的区域。这使得该检测器能够运行在更为线性的区域中。作为本发明的部分，也公开一种用于D型触发器的新型结构。在一个实施例中，D型触发器在参考输入的上升沿和下降沿处均触发，从而能够使用较低频率的输入，同时具有较高频率的优点。

在第一方案中，本发明提供一种D型触发器，包括：

第一FET(场效应晶体管)，在其栅极端子处接收输入信号；

延迟元件，也接收所述输入信号，所述延迟元件输出所述输入信号的延迟逻辑非；

第二FET，在其栅极端子处接收所述延迟元件的输出，所述第二FET的漏极端子连接到所述第一FET的源极端子，所述第二FET的源极端子连接到相对地；

复位FET，通过其源极端子连接到所述相对地，所述复位FET的漏极端子连接到连接节点，所述复位FET的栅极端子连接到外部复位输入；

第三FET，通过其源极端子连接到所述连接节点，所述第三FET的漏极端子连接到电源，所述第三FET的栅极端子连接到所述第一FET的漏极端子；

第四FET，通过所述第四FET的源极端子连接到所述第一FET的所述漏极端子，所述第四FET的漏极端子连接到所述电源，以及所述第四FET的栅极端子连接到所述连接节点，

其中

所述触发器的输出从所述连接节点接出；

所述第一、第二和复位FET为相同类型的FET；以及

所述第三和第四FET为相同类型的FET。

在第二实施例中，本发明提供一种相频检测器电路，包括：

第一D触发器，接收参考输入；

第二D触发器，接收分频输入；

第一NAND门，接收第一选择输入和所述分频输入；

第一NOT门，接收所述第一NAND门的输出；

NOR门，接收所述第一NOT门的输出和所述第一D触发器的输出；

第二NOT门，接收所述NOR门的输出并产生所述检测器电路的第一输出；

第二NAND门，接收所述第一D触发器门的所述输出和所述第二D触发器的输出；

第三NOT门，接收所述第四NAND门的输出，所述第三NOT门的输出作为复位输入被接收至所述第一和第二D触发器。

在第三实施例中，本发明提供一种相频检测器电路，包括：

第一D触发器，接收参考输入；

第二D触发器，接收分频输入；

第一NAND门，接收选择输入和所述分频输入；

第二NAND门，接收所述第一NAND门的输出和所述第二D触发器的输出的逻辑非；

第一NOT门，接收所述第二NAND门的输出并产生所述检测器电路的输出；

第三NAND门，接收所述第一D触发器的输出和所述第二D触发器的所述输出；

第二NOT门，接收所述第三NAND门的输出，所述第二NOT门的输出作为复位输入被接收至所述第一和第二D触发器。

在另一个实施例中，本发明提供一种相频检测器电路，包括：

第一D触发器，接收参考输入；

第二D触发器，接收分频输入；

第一NAND门，接收第一选择输入和所述分频输入；

第一NOT门，接收所述第一NAND门的输出；

NOR门，接收所述第一NOT门的输出和所述第一D触发器的输出；

第二NOR门，接收所述NOR门的输出并产生所述检测器电路的第一输出；

第二NAND门，接收第二选择输入和所述分频输入；

第三NAND门，接收所述第一D触发器的输出和所述第二D触发器的输出；

第三NOT门，接收所述第三NAND门的输出，所述第三NOT门的输出作为复位输入被接收至所述第一和第二D触发器；

第四NAND门，接收第二选择输入和所述分频输入；

第五NAND门，接收所述第一NAND门的输出和所述第二D触发器的所述输出的逻辑非；

第四NOT门，接收所述第五NAND门的输出并产生所述检测器电路的第二输出。

在第五实施例中，本发明提供一种相频检测器，包括：

至少两个D触发器；

多个逻辑门，所述逻辑门的至少其中之一连接到所述D触发器的至少其中之一，

其中

所述至少两个D触发器的至少其中之一包括：

第一FET(场效应晶体管)，在其栅极端子处接收输入信号；

延迟元件，也接收所述输入信号，所述延迟元件输出所述输入信号的延迟逻辑非；

第二FET，在其栅极端子处接收所述延迟元件的输出，所述第二FET的漏极端子连接到所述第一FET的源极端子，所述第二FET的源极端子连接到相对地；

复位FET，通过其源极端子连接到所述相对地，所述复位FET的漏极端子连接到连接节点，所述复位FET的栅极端子连接到外部复位输入；

第三FET，通过其源极端子连接到所述连接节点，所述第三FET的漏极端子连接到电源，所述第三FET的栅极端子连接到所述第一FET的漏极端子；

第四FET，通过所述第四FET的源极端子连接到所述第一FET的所述漏极端子，所述第四FET的漏极端子连接到所述电源以及所述第四FET的栅极端子连接到所述连接节点，

其中

所述触发器的输出从所述连接节点接出；

所述第一、第二和复位FET为相同类型的FET；以及

所述第三和第四FET为相同类型的FET。

附图说明

通过参照以下附图考虑下面的详细描述可获得对本发明的更好理解，在附图中：

图1示出根据现有技术的相频检测器；

图2示出根据本发明的一个方案的相频检测器；

图3示出可用于图2的相频检测器中的D触发器；以及

图4示出图3的D触发器的改型。

具体实施方式

参照图1，示出了根据现有技术的相频检测器10。图中示出两个D型触发器20、30，其中触发器20接收参考输入40，触发器30接收可变频率输入50、即所谓的分频输入。如本领域中公知的，PFD 10试图将参考输入40与分频输入50之间的相差降至最小。输出60、70可用作至VCO的反馈。当参考沿(reference edge)在分频沿(divider edge)到达之前到达时，输出60、即上拉(pump up)输出(D触发器20的输出Q)为高电平。因此，在这种情况下，VCO的信号必须“上拉”或增加以与分频输入相匹配。同理，如果分频沿先到达，另一输出、即下拉(pump down)输出(D触发器30的输出Qe)为高电平。这意味着必须将参考频率降低以与分频输入相匹配。为了适合在逻辑中使用，每个输出具有相应的逻辑非，作为输出的一部分。输出60A(PUB或上拉汇流条(bar)或输出Qe)是输出信号60的逻辑非，而输出70A(PDB或下拉汇流条或输出)是输出70的逻辑非。

在每个脉冲之后系统复位，因此D触发器20、30可对到来的参考和分频输入重新采样。使用NAND门80和NOT门90完成所述系统复位。NAND门80接收输出60、70，并且NAND门80的输出由NOT门90接收。在D触发器20、30的复位端口处接收NOT门90的输出。由于门80、90的延迟，因此不会马上发生复位，从而即使在PFD锁定时(即，当参考频率和分频输入具有最小相差时)仍会导致输出具有有限的脉冲宽度。输出的脉冲宽度与输入的上升沿之间的相差成比例。或者，可用单个的AND门代替NAND门80和NOT门90。应注意，为了清楚起见，当提到D触发器的输出时，是指Q或Qe而不是这些输出的逻辑非。

参照图2，示出了一种用于相频检测器100的新型装置。两个D触发器120、130接收参考输入140和分频输入150。分频输入150是根据输出信号的状态可调高或调低的可变频率输入信号，而参考输入信号160是固定频率输入信号。与图1的系统非常相似，上拉输出160具有对应的逻辑非输出，即上拉汇流条输出160A。下拉输出170同样具有对应的逻辑非，即下拉汇流条(PDB)输出170A。

图2中系统的复位装置与图1中的相同，即NAND门180接收输出160、170并将其输出传送至NOT门190。NOT门190的输出由D触发器120、130的复位输入接收。

为了选择哪个输出将被延长或哪个输出将其脉冲扩展，提供选择输入200、210。如果选择输入200为高电平，则下拉输出170A被扩展，而如果选择输入210为高电平，则上拉输出160被扩展。

通过使用选择输入200、210适当地选通D触发器的选择输出来实现上述特征。选择输入200随同分频输入150一起由NAND门220接收。NAND门220的输出随同下拉输出170的逻辑非230一起由NAND门240接收。然后，由NOT门250接收NAND门240的输出。NOT门250的输出为扩展的下拉汇流条输出170A。如果需要，NAND门220可以是接收选择输入200的单个NOT门。

对于扩展的上拉输出160，选择输入210随同分频输入150一起由NAND门260接收。NAND门260的输出由NOT门270接收，NOT门270的输出由NOR门280接收。NOR门280也接收D触发器120的上拉输出。NOR门280的结果被NOT选通(NOT门290)以产生相频检测器100的上拉输出160。

应注意，图2中的实施例扩展了上拉输出160和下拉汇流条输出170A的脉冲，而具有不同选通连接的相似装置能提供其它输出的脉冲扩展。在图2所示实施例后面的逻辑为：分频输出与检测器的上拉输出或下拉汇流条输出进行OR运算。两个选择输入用于控制延长或扩展哪一个输出。如果上拉输出被延长或扩展，反馈会同样扩展或延长另一个输出(下拉汇流条输出)以进行补偿。以同样的方式，如果下拉汇流条输出被扩展，上拉输出也将被扩展以进行补偿。这个装置引入DC相位偏移，并且环路不是锁定在零度相位偏移处，而是锁定在由分频脉冲宽度控制的偏移处。因此，相频检测器能在更为线性的区域运行。

另外应注意，虽然图2示出了两个选择输入200、210，但是本发明可实施为在仅具有一个选择输入并且仅扩展输出脉冲之一。如果实施本发明只需要扩展输出脉冲160，则不需要门220、240、250。同样，如果只需要扩展输出脉冲170A，则不需要门260、270、280、290。在这两个替换实施例中，单个选择输入(选择输入200、210中的任一个，根据具体情况而定)将仍扩展相应的输出脉冲。

参照图3，示出了可用于图2的相频检测器的新型D触发器结构。D触发器310的输入300由NOT门320(延迟元件)和FET(场效应晶体管)330的栅极接收。NOT门的输出由FET 340的栅极接收。FET 340的源极端子连接到Vss 350，其漏极端子连接到FET 330的源极端子。FET 330的漏极端子连接到FET 360的栅极端子。FET 360的源极端子连接到连接节点370，D触发器310的输出380从连接节点370接出。FET 390的源极端子也连接到FET 330的漏极端子。FET 390的漏极端子连接到VDD 400。VDD 400还连接到FET 360的漏极端子。

连接节点370用作FET 390的栅极端子和复位FET 410的漏极端子的连接点。复位FET 410的栅极端子接收D触发器310的复位输入，其源极端子连接到Vss 350。

在图2的相频检测器中，图3的D触发器310将在输入端子300处接收参考输入140。该参考输入被应用于FET 330，而该参考输入的延迟、反相形式被应用于FET 340。当参考输入的上升沿出现时，FET 330将锁存器(由FET 390、360形成的交叉连接锁存器)左侧拉低。然后，为了使锁存器对沿敏感，应用至FET 340的反相输入参考信号的下降沿降低并且使锁存器的左边分支截止。

应注意，从图3中可看出，FET 330、340、410为n沟道FET，而FET 360、390为p沟道FET。尽管预期使用MOSFET(金属氧化物半导体场效应晶体管)，但也可使用诸如JFET等其它类型的FET。

图3中的D型触发器仅对输入的上升沿敏感，因此仅对上升沿起作用。通过增加一些FET和一些选通，触发器能对输入的上升沿和下降沿均作出反应。这样能够使用较低的输入频率，同时获得较高输入频率的性能。

参照图4，D型触发器500与图3中的D型触发器类似，除了增加分支延迟元件(NOT门)510、520和FET 530、540。延迟元件510接收输入300，并且NOT门510的输出由FET 540的栅极端子接收。NOT门510的输出也由延迟元件(NOT门)520接收，延迟元件520的输出由FET 530的栅极端子接收。FET 530的源极端子连接到相对地(Vss)350，而FET 530的漏极端子连接到FET 540的源极端子。FET 540的漏极端子连接到FET 330的漏极端子。

图4的D触发器也可以用于图2的相频检测器中。使用图4的D触发器能够使输入频率加倍。因此，输入参考频率n与使用输入频率2n具有相同的效果。

理解本发明的人可以想到上述结构和实施例的替换或变化，这些替换或变化均应涵盖在随附权利要求书所界定的本发明范围之内。

Claims (5)

1.一种相频检测器电路，包括：

第一D触发器，接收参考输入；

第二D触发器，接收分频输入；

第一NAND门，接收第一选择输入和所述分频输入；

第一NOT门，接收所述第一NAND门的输出；

NOR门，接收所述第一NOT门的输出和所述第一D触发器的输出；

第二NOT门，接收所述NOR门的输出并产生所述检测器电路的第一输出；

第二NAND门，接收所述第一D触发器的所述输出和所述第二D触发器的输出；

第三NOT门，接收所述第二NAND门的输出，所述第三NOT门的输出作为复位输入被接收至所述第一和第二D触发器。

2.如权利要求1所述的相频检测器电路，进一步包括：

第三NAND门，接收第二选择输入和所述分频输入；

第四NAND门，接收所述第三NAND门的输出和所述第二D触发器的输出；

第四NOT门，接收所述第四NAND门的输出并产生所述检测器电路的第二输出。

3.如权利要求1所述的相频检测器电路，其中所述第一D触发器和所述第二D触发器中至少之一包括：

第一FET，在其栅极端子处接收输入信号；

延迟元件，也接收所述输入信号，所述延迟元件输出所述输入信号的延迟逻辑非；

第二FET，在其栅极端子处接收所述延迟元件的输出，所述第二FET的漏极端子连接到所述第一FET的源极端子，所述第二FET的源极端子连接到相对地；

复位FET，通过其源极端子连接到所述的相对地，所述复位FET的漏极端子连接到连接节点，所述复位FET的栅极端子连接到外部复位输入；

第三FET，通过其源极端子连接到所述连接节点，所述第三FET的漏极端子连接到电源，所述第三FET的栅极端子连接到所述第一FET的漏极端子；

第四FET，通过所述第四FET的源极端子连接到所述第一FET的所述漏极端子，所述第四FET的漏极端子连接到所述电源，以及所述第四FET的栅极端子连接到所述连接节点，

其中

所述触发器的输出从所述连接节点接出；

所述第一、第二和复位FET为相同类型的FET；以及

所述第三和第四FET为相同类型的FET。

4.如权利要求3所述的相频检测器电路，其中所述第一D触发器和所述第二D触发器中至少之一进一步包括：

第一分支延迟元件，接收所述输入信号并输出所述第一分支延迟元件的输出的延迟逻辑非；

第五FET，通过所述第五FET的漏极端子连接到所述第一FET的所述漏极端子，所述第五FET的栅极端子接收所述第一分支延迟元件的输出；

第六FET，连接到第五FET，所述第六FET的漏极端子连接到所述第五FET的源极端子，所述第六FET的源极端子连接到所述相对地，所述第六FET的栅极端子连接到第二分支延迟元件的输出，并且所述第一分支延迟元件的输出由第二分支延迟元件接收。

5.如权利要求2所述的相频检测器电路，其中所述第一和第二选择输入确定所述检测器电路的所述第一输出和所述第二输出中的哪个输出脉冲要被扩展。