HK1178695B - 低共模驅動器 - Google Patents

Description

低共模驱动器

技术领域

本揭示内容大体来说涉及驱动器，且更特定来说但非排他地涉及低电压差分发信装置。

背景技术

已设计出各种高速差分串行链路标准来容纳增加的芯片外数据速率通信。高速通用串行总线(USB)、火线(IEEE-1394)、串行高级技术附件(ATA)及小计算机系统接口(SCSI)是PC行业中用于串行数据传输的几个标准。也已在传输侧串行数据通信中实施低电压差分发信(LVDS)。

另外，厂商(例如蜂窝式电话公司)已提出“子LVDS”标准，其为LVDS标准的较小电压摆幅变化形式。已建议将子LVDS用于(例如)图像传感器与机载系统之间的串行通信的紧凑相机端口2(CCP2)规范中。

CCP2是标准移动成像架构(SMIA)标准的部分。典型LVDS/子LVDS电平具有在供应电压VDD与VSS之间的一输出共模电平(Vcm)。举例来说，用于CCP2的传输器(Tx)通常具有150mV的输出信号摆幅(Vod)，其中中心电压Vcm在0.9V处。

除高速图像数据外，还通常在主机与客户端之间传输低速芯片控制信号。已开发数个新的协议用于使用共模电平进行高速(“HS”)至低功率(“LP”)状态改变。各种蜂窝式电话公司之间的共同努力已定义了新的物理层(PHY)标准。PHY标准定义移动行业处理器接口(MIPI)，所述移动行业处理器接口将高速图像数据传输与低速控制信号组合在单个通信信号路径(“通道(lane)”)中。

图1是展示常规LVDS接口100的框图。LVDS接口100包含具有电流源102的驱动器(或“输出”)级的差分电流开关对101。调整来自差分电流开关对101的尾电流以控制输出电压摆幅。通过分接背端接电阻器103的中点来感测共模电平Vcm。使用共模反馈滤波器104实时地追踪及调整所述Vcm。

对于高速传输，已针对较长的传输线使用某一程度的阻抗匹配。常规LVDS接口通常包含芯片上在差分输出垫Dp与Dn之间的100Ω到200Ω的背端接电阻器103，(例如)以改良在一般所关注频率处低于-10dB的差分反射系数。然而，在此一设计中，由于在从LP到HS模式的模式改变(例如，从LP模式中的逻辑高电压1.2V到HS模式中的逻辑高电压100mV)期间所需要的较长共享模式安定时间而使得实时Vcm追踪并不现实。而且，电力代价可由背端接电阻器103产生，此可导致对输出驱动器电流的额外50％到100％的需要。因此，低共模传输设计展现出对LVDS安定时间的有限响应性及/或硅空间或电力消耗的有限效率。

发明内容

本发明的一个实施例涉及一种传输器。所述传输器包括：前置驱动器，其经耦合以接收数据信号并基于所述数据信号输出驱动器输入电压；驱动器，其耦合到所述前置驱动器，所述驱动器包含彼此串联耦合的第一组电路元件，其中所述第一组电路元件经耦合以基于所述驱动器输入电压提供差分输出的第一输出信号；及第一调节器电路，其经耦合以将经调节电力提供到所述驱动器，所述第一调节器电路包含：第一晶体管，其耦合于所述驱动器与供应电压轨道之间；比例复制电路，其具有所述第一组电路元件的复制；及误差放大器，其中所述比例复制电路及所述第一晶体管两者均耦合到所述误差放大器的输出，其中所述比例复制电路经耦合以将反馈电压提供到所述误差放大器，其中所述误差放大器经耦合以放大所述反馈电压与参考电压之间的差。

本发明的另一实施例涉及一种成像装置。所述成像装置包括：像素阵列；读出电路，其用以基于来自所述像素阵列的信号产生图像数据；及传输器，其耦合到所述读出电路以传输所述图像数据，所述传输器包括：前置驱动器，其经耦合以接收数据信号并基于所述数据信号输出驱动器输入电压；驱动器，其耦合到所述前置驱动器，所述驱动器包含彼此串联耦合的第一组电路元件，其中所述第一组电路元件经耦合以基于所述驱动器输入电压提供差分输出的第一输出信号；及第一调节器电路，其经耦合以将经调节电力提供到所述驱动器，所述第一调节器电路包含：第一晶体管，其耦合于所述驱动器与供应电压轨道之间；比例复制电路，其具有所述第一组电路元件的复制；及误差放大器，其中所述比例复制电路及所述第一晶体管两者均耦合到所述误差放大器的输出，其中所述比例复制电路经耦合以将反馈电压提供到所述误差放大器，其中所述误差放大器经耦合以放大所述反馈电压与参考电压之间的差。

本发明的另一实施例涉及一种传输器。所述传输器包括：前置驱动器，其经耦合以接收数据信号并基于所述数据信号提供驱动器输入电压；驱动器，其耦合到所述前置驱动器，所述驱动器包含彼此串联耦合的第一组电路元件，其中所述第一组电路元件经耦合以基于所述驱动器输入电压提供差分输出的第一输出信号；第一调节器电路，其经耦合以将经调节电力提供到所述前置驱动器，所述第一调节器电路包含：第一晶体管，其中所述前置驱动器经由所述第一晶体管耦合到供应电压；比例复制电路，其具有所述第一组电路元件的复制；误差放大器；及第一放大器，其中所述误差放大器的输出及所述第一放大器的输出两者均连接到所述第一晶体管，其中所述比例复制电路经耦合以将反馈电压提供到所述误差放大器，其中所述误差放大器用以放大所述反馈电压与参考电压之间的差，且其中所述比例复制电路进一步耦合到从所述晶体管延伸回到所述第一放大器的反馈回路。

附图说明

通过实例的方式而非限定的方式在随附图式的图中图解说明本发明的各种实施例，且其中：

图1是常规LVDS驱动器的框图。

图2是图解说明根据实施例的用于传递数据的装置的选择元件的框图。

图3是常规MIPI传输器的框图。

图4是图解说明根据实施例具有经调节驱动器级的高速差分传输器的选择元件的框图。

图5是图解说明根据实施例具有前置驱动器调节器及输出级开路调节器的高速差分传输器的选择元件的框图。

图6是图解说明根据实施例具有前置驱动器调节器的高速差分传输器的选择元件的框图。

具体实施方式

本文中所论述的实施例以各种方式提供复制偏置电路，传输器的低共模驱动器可借以执行高速信号传输及低功率信号传输。举例来说，一个实施例提供传输器，所述传输器包含用于使传输器以至少两个传输模式不同地操作的电力调节电路，例如其中一个传输模式是相对较低电力及较低速度模式，相比来说另一传输模式是相对较高电力及较高速度传输模式。

在一实施例中，传输器包含前置驱动器，其经耦合以接收一个或一个以上数据信号并基于所述一个或一个以上数据信号提供驱动器输入电压。所述传输器可进一步包含耦合到所述前置驱动器的驱动器(还称为输出级)，(例如)其中所述驱动器经耦合以基于由所述前置驱动器产生的驱动器输入电压提供差分输出。举例来说，所述驱动器可包含经耦合以提供差分输出的输出信号的一组电路元件。所述组电路元件可彼此串联耦合，例如在供应电压VDD与VSS(例如，接地)之间。举例来说，所述组电路元件可包含上拉(pu1l-up)路径的电路元件用于将输出信号向上拉到逻辑高电压电平。另一选择为或另外，所述组电路元件可包含下拉(pull-down)路径的电路元件用于将输出信号向下拉到逻辑低电压电平。

在某些实施例中，传输器可包含一个或一个以上调节器电路以将经调节电力提供到传输器的前置驱动器及驱动器中的任一者或两者。举例来说，调节器电路可包含比例复制电路，其包含驱动器的所述组电路元件(将提供输出信号)的复制。所述比例复制电路可经耦合以提供反馈电压以用于电力供应调节。

在一个实施例中，调节器电路包含晶体管，所述调节器电路通过所述晶体管将经调节电力提供到驱动器。所述调节器可进一步包含误差放大器，以提供(例如)直接或间接地控制晶体管的操作的输出。所述误差放大器可放大参考电压与比例复制电路所提供的电压反馈之间的差。在一实施例中，晶体管及比例复制电路共享到误差放大器的输出的连接。

在另一实施例中，调节器电路将把经调节电力提供到前置驱动器，例如其中所述前置驱动器通过所述调节器电路的晶体管耦合到供应电压。所述调节器电路可包含第一放大器及误差放大器，例如其中所述误差放大器的输出及所述第一放大器的输出两者均连接到所述晶体管。所述调节器电路的比例复制电路可经耦合以将反馈电压提供到所述误差放大器，例如其中所述误差放大器将放大所述反馈电压与参考电压之间的差。此外，所述比例复制电路可进一步耦合到从所述晶体管延伸回到第一放大器的反馈回路。

图2是图解说明根据实施例用于使用低共模驱动器来传递数据的装置200的选择元件的框图。装置200可包含PHY接口218(例如，装置200的图像传感器电路210的接口)以便以两个不同传输模式不同地操作以提供输出220。一个此类传输模式可为相对较低电力及较低速度模式，相比来说另一传输模式是相对较高电力及较高速度传输模式。

举例来说，装置200可包含具有图像感测能力的各种装置中的任一者。通过图解说明而非限定，装置200可包含桌上型计算机、膝上型计算机、平板计算机或其它手持式计算机、移动电话、专用数码相机(例如，照相机及/或摄影机)等。

尽管在说明性装置200的上下文中展示，但应了解，各种实施例可完全在具有PHY接口218的特性的接口内实施。相应地，还应了解，装置200的在PHY接口218外部的某些特征可不限于某些实施例。举例来说，PHY接口218的操作可延伸到应用于额外地或另一选择为传递除图像数据外的信息的接口。此外，此一接口可(额外地或另一选择为)提供用于中继(而非产生)图像数据的电路的接口。

图像传感器电路210可包含像素阵列212、读出电路214及控制电路216。某些或所有图像传感器电路210可驻存于经由PHY接口218与一个或一个以上芯片外组件通信的集成电路(IC)芯片上。在一实施例中，像素阵列212是背侧照明成像传感器或像素(例如，像素P1、P2、...Pn)的二维(“2D”)阵列。在一个实施例中，每一像素是互补金属-氧化物-半导体(“CMOS”)成像像素。如所图解说明，将每一像素布置成行(例如，行R1到Ry)及列(例如，列C1到Cx)以获取人、地方或物件的图像数据，然后可使用所述图像数据再现所述人、地方或物件的2D图像。

像素阵列212可暴露于图像(例如，经由装置200的透镜205)。在像素阵列212的像素已获得其图像数据或图像电荷之后，由读出电路214读出所述图像数据并将其直接或间接地传送到功能逻辑230(例如，运行在直接或间接地耦合到PHY接口218的处理器上的过程)。读出电路214可包含放大电路、模/数(“ADC”)转换电路、并行/串行转换电路及/或其它电路。功能逻辑230可仅将所述图像数据存储到存储器(未展示)或甚至通过应用后图像效应(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵所述图像数据。在一个实施例中，读出电路214可沿读出列线(所图解说明)一次读出一列图像数据，或可使用各种其它技术(未图解说明)来读出所述图像数据，例如串行读出或所有像素同时的全部并行读出。

控制电路216耦合到像素阵列212以控制像素阵列212的操作特性。举例来说，控制电路216可产生快门信号以用于控制图像获取。在一个实施例中，快门信号是全局快门信号，其用于同时启用像素阵列212内的所有像素以在单个获取窗期间同时地捕获其相应图像数据。在替代实施例中，快门信号是滚动快门信号，借此在连续获取窗期间顺序地启用每一行、列或群组的像素。

图3是常规MIPI传输器系统300的框图。MIPI系统300包含串行化器320、高速传输(“HS-TX”)传输器340及低功率传输(“LP-TX”)传输器350。串行化器320(还称为多路复用器或“MUX”)将并行数据(例如，在多个并行通道310上接收)转换成具有较高传输速率的单个数据通道330。举例来说，读出电路214可包含用以实施串行化器320的功能性的电路。

如图3中所展示，HS及LP传输可共享同一物理通道以减小封装引脚的数目及填装的成本。举例来说，MIPI传输器系统300的差分输出360包含在输出垫Dp 365a及Dn365b上提供的相应输出信号。传输器功能(例如，“通道状态”)可通过以某些线电平驱动所述通道来编程。举例来说，MIPI传输器系统300的HS-TX传输器340以低共模电压电平200mV及差分摆幅200mV来以差分方式驱动所述通道。相比之下，MIPI传输器系统300的LP-TX传输器350可在其它时间输出在0V与1.2V之间双态切换的信号。

常规MIPI系统300的HS-TX传输器340及LP-TX传输器350是单独功能元件。然而，如本文中所示范，根据某些实施例，单个组电路可以各种方式展现HS-TX传输器340及LP-TX传输器350两者的相应传输特性。

现有共模驱动器设计包含使用电流模式逻辑(“CML”)驱动器及使用大电容或大电阻负载。然而，此些类型的驱动器占用半导体芯片上的硅空间且消耗大量电力。各种实施例提供用于限制此些电力代价的技术。

在一实施例中，传输器包含经耦合以接收一个或一个以上数据信号并基于所述一个或一个以上数据信号提供驱动器输入电压的前置驱动器。传输器可进一步包含经耦合以基于所述驱动器输入电压提供差分输出的驱动器。驱动器可包含用以提供差分输出的输出信号的一组电路元件。

在某些实施例中，传输器包含经耦合以将经调节电力提供到传输器的驱动器的一个或一个以上调节器电路。举例来说，调节器电路可包含比例复制电路，所述比例复制电路包含驱动器的所述组电路元件的复制。所述比例复制电路可经耦合以提供反馈电压以用于电力供应调节。

在一个实施例中，调节器电路包含晶体管，驱动器通过所述晶体管被供电，及误差放大器(例如，其中误差放大器的输出控制晶体管的操作)。举例来说，所述误差放大器可放大参考电压与所述比例复制电路所提供的反馈电压之间的差。在一实施例中，所述比例复制电路及所述晶体管共享到所述误差放大器的输出的连接。

通过图解说明而非限定，图4展示根据实施例具有经调节驱动器级的高速差分传输器400的选择元件。高速差分传输器400可包括驱动器级410、前置驱动器420及调节器电路440。驱动器级410可为NMOS上NMOS(或“N上N”)结构，且可包括上拉路径及下拉路径。通过图解说明而非限定，第一上拉路径可包含晶体管411及电阻器415，且第二上拉路径可包含晶体管412及电阻器416。类似地，第一下拉路径可包含晶体管413及电阻器417，且第二下拉路径可包含晶体管414及电阻器418。举例来说，传输器400的第一组电路元件可包含在包含晶体管412、414及电阻器416、418的电路分支中的一些或所有元件。另一选择为，第一组电路元件可包含在包含晶体管411、413及电阻器415、417的电路分支中的一些或全部元件。换句话说，来自所述两个电路分支中的任一者的元件可被视为其比例复制包含在复制电路元件470中的第一组电路元件。在一实施例中，来自所述两个电路分支中的另一者的元件可被视为其比例复制包含在复制电路元件470中第二组电路元件。

调节器电路440可包含复制电路470作为用于调节驱动器410的电力的构件的部分。复制电路470可包含第一组电路元件的复制(例如，晶体管472、473及电阻器474、475)。如本文中所提及，一组电路元件的复制相对于彼此具有至少与某一组参考电路元件的配置相同的配置。此外，所述复制的电路元件的一个或一个以上特性(例如，电阻、电容、电感及/或等)可根据此些特性在所述组参考电路元件中的对应比例而彼此成某一比例。

上拉路径的输出阻抗可经由复制电路470所产生的电压控制信号VCTRL由调节器电路440中的复制偏置控制。举例来说，反馈回路可有助于控制上拉路径的输出阻抗，例如误差放大器442的反馈回路包含复制电路470的某一部分且耦合到电容器445。在一实施例中，可自复制电路470的电路节点提供电压反馈VFB，所述电路节点对应于将自其提供输出信号的电路节点。举例来说，可自电阻器474、475之间的节点提供电压反馈VFB，所述节点对应于电阻器415、417之间的节点及电阻器416、418之间的节点中的一者或任一者。

然而，下拉电阻器413及414的输出阻抗可并不由输出调节器440控制，而是可随过程、电压及/或温度(PVT)的改变而变化。为减少下拉路径的输出阻抗对PVT的改变的变化，电阻器417可耦合于差分输出信号OUTN与下拉晶体管413之间，且电阻器418耦合于差分输出信号OUTP与下拉晶体管414之间。PVT的改变对电阻器的影响小于其对NMOS晶体管的影响。举例来说，下拉路径的输出阻抗可为电阻器417及晶体管413的电阻的总和或另一选择为电阻器418及晶体管414的电阻的总和。电阻器417或418的相应电阻可各自组成对应下拉路径的输出阻抗的主要部分，此减小PVT对所述下拉路径的输出阻抗的影响。更特定来说，电阻器418可为输出信号OUTP提供大部分下拉输出阻抗Zd。另一选择为或另外，电阻器417可为输出信号OUTN提供大部分下拉输出阻抗(例如，等于Zd)。在一个实施例中，下拉晶体管413及414的大小经选择以使得在OUTP在逻辑低输出时针对OUTP的下拉路径的输出阻抗Zd及在OUTN在逻辑低输出时针对OUTN的下拉路径的输出阻抗各自约为50Ω。类似地，NMOS晶体管441与上拉晶体管411及412的大小可经选择以使得在OUTP在逻辑高输出时针对OUTP的上拉路径的输出阻抗及在OUTN在逻辑高输出时针对OUTN的上拉路径的输出阻抗各自约为50Ω。

电阻器415可耦合于差分输出OUTN与上拉晶体管411之间以减小是在将提供输出信号OUTN的电路节点处测量的上拉输出阻抗Zu的变化，例如随PVT的变化。类似地，电阻器416可耦合于差分输出OUTP与上拉晶体管412之间以减小在将提供输出信号OUTP的电路节点处测量的上拉输出阻抗(例如，等于Zu)的变化。然而，电阻器415及416并不组成上拉输出阻抗的主要部分，是因为此输出阻抗将由复制电路470产生的电压控制信号VCTRL控制。在一个实施例中，电阻器415、416、417及418是多晶硅电阻器，而在其它实施例中，电阻器415、416、417及418可为其它类型的电阻器。在另一实施例中，可省略电阻器415、416及对应比例复制电阻器474。

输出级410的一个劣势可为上拉晶体管411及412经受体效应(body effect)，其中上拉晶体管411及412中的一者的源极端子在比对应块体端子高的电位处。因此，上拉晶体管411及412的阈值电压可大于下拉晶体管413及414的阈值电压。举例来说，如果将相同信号施加到上拉晶体管411及412以及下拉晶体管413及414的栅极端子时，上拉晶体管411及412将比下拉晶体管413及414较慢地接通及较快地关断。由于此可导致差分输出OUTP及OUTN的不平衡及不对称的上升沿及下降沿，因此电阻器423及424的添加可校正所述不平衡。

上拉晶体管411及412的栅极端子可分别耦合到电阻器423的第一端(或“端口”)及电阻器424的第一端口。下拉晶体管414及413的栅极端子可分别耦合到电阻器423的第二端口及电阻器424的第二端口。所添加的电阻减慢上拉晶体管411及412的关断及下拉晶体管413及414的接通。此将减少差分输出OUTP及OUTN的不对称上升沿及下降沿。

前置驱动器420可包括上拉PMOS晶体管421及422，其中晶体管421耦合于VDD与电阻器423的第一端口之间，且晶体管422耦合于VDD与电阻器424的第一端口之间。电阻器423及424的第二端口可分别耦合到下拉NMOS晶体管425及426。上拉PMOS晶体管421及下拉NMOS晶体管425的栅极可经由缓冲器460耦合到数据信号450的经缓冲版本，且上拉PMOS晶体管422及下拉NMOS晶体管426的栅极可经由反相器465耦合到数据信号450的经反相版本。

调节器电路440可将电力提供到驱动器级410且可包括复制电路470及误差放大器442。与电容器445一起，误差放大器442及复制电路470构成反馈回路以调节到驱动器级410的电力。复制电路470可包括NMOS晶体管471、472及473以及电阻器474及475，如图4中所看到。误差放大器442的输出VCTRL可耦合到NMOS晶体管441及其比例复制NMOS晶体管471的栅极。误差放大器的非反相输入可耦合到电流源443及电阻器444。电容器445提供补偿电容以保持反馈回路稳定。电流源443及电阻器444一起产生电压参考VREF。在一个实施例中，VREF可设定为0.3V，即传输器在高速模式下的逻辑高电压。

比例复制470可经设定大小以产生电流，所述电流为由驱动器级410所消耗的电流的某一期望分数。在本文中论述四分之一比例因数的说明性情形。然而，应了解，某些实施例可包含用于复制电路的各种额外或替代性比例因数中的任一者。

在一实施例中，复制电路470中的晶体管472、473的宽度可为其在驱动器级410中的对等晶体管412、414(及/或晶体管411、413)的宽度的四分之一。上拉晶体管411及412各自可为NMOS晶体管472的大小的四倍，且下拉晶体管413及414各自可为NMOS晶体管473的大小的四倍。类似地，NMOS晶体管441可为NMOS晶体管471的大小的四倍。电阻器415及416的电阻各自可为电阻器474的电阻的四分之一。电阻器417(或电阻器418)的电阻及在接收器侧的电阻器负载的电阻可为电阻器475的电阻的四分之一。

比例复制470的上拉路径的输出阻抗Zru(在电压反馈VFB处测量)可为Zu值的四倍。类似地，比例复制470的下拉路径的输出阻抗Zrd(在电压反馈VFB处测量)可为Zd与芯片外端接电阻器的总和的值的四倍。在一个实施例中，NMOS晶体管471、472及473以及电阻器474及475的大小经选择以使得在反馈电压VFB可为0.3V时，Zrd可为大约600Ω，Zd可为大约50Ω，假设存在100Ω的芯片外端接晶体管，那么Zru可为大约200Ω且Zu可为大约50Ω。

在某些实施例中，调节器电路经耦合以将经调节电力提供到前置驱动器，例如其中前置驱动器包含耦合到供应电压且通过其将来自供应电压的电力提供到前置驱动器的晶体管。所述调节器电路可包含第一放大器及误差放大器，例如其中所述误差放大器的输出驱动所述晶体管的栅极且所述第一放大器驱动所述晶体管的本体。所述调节器电路可包含比例复制电路，所述比例复制电路包含驱动器的一组电路的复制，其中所述组电路经耦合以提供差分输出的输出信号。所述调节器电路的复制电路可经耦合以将反馈电压提供到误差放大器，例如其中所述误差放大器将放大所述反馈电压与参考电压之间的差。所述比例复制电路可进一步耦合到从所述晶体管延伸回到第一放大器的反馈回路。

图5展示根据实施例具有前置驱动器调节器及输出级开路调节器的高速差分传输器500的选择元件。通过图解说明而非限定，高速差分传输器500可包括输出级510、前置驱动器520、输出级开路输出调节器530及前置驱动器调节器540。

开路输出调节器530可包括电流源531、NMOS晶体管532及534及电阻器533，其中NMOS晶体管532及534形成电流镜。电流源531可耦合于VDD与NMOS晶体管532的第一端口之间。电阻器533可耦合于NMOS晶体管532的第二端口与接地之间。NMOS晶体管534的第一端口可耦合到VDD，其中NMOS晶体管534的第二端口输出调节器电压580。电容器535可耦合于调节器电压580与接地之间，例如以提供去耦合电容来减小调节器电压噪声。

前置驱动器520可包括分别耦合到电阻器523的第一端口及电阻器524的第一端口的上拉PMOS晶体管521及522。电阻器523及524的第二端口可分别耦合到下拉NMOS晶体管525及526。上拉PMOS晶体管521及下拉NMOS晶体管525的栅极可经由缓冲器564耦合到数据信号563的经缓冲版本，且上拉PMOS晶体管522及下拉NMOS晶体管526的栅极可经由反相器565耦合到数据信号563的经反相版本。

提供到输出级510的上拉晶体管511及512的电力可由开路输出调节器530控制。另一选择为或另外，提供到前置驱动器520的上拉晶体管521及522的电力可由前置驱动器调节器540控制。调节器电压580可由电流源531、NMOS晶体管532、534及电阻器533确定。与闭路调节器相比，开路调节器占据较少硅面积且消耗较少电力。在一个实施例中，调节器电压580可设定为约0.4V。

开路调节器的劣势是其调节器电压580随PVT的改变的变化，然而，前置驱动器调节器540中的复制电路570可追踪PVT的改变。举例来说，复制电路570可包括驱动器510中的一组电路的复制，所述组电路经耦合以提供差分输出的输出信号。通过图解说明而非限定，复制电路570的NMOS晶体管571及电阻器572、573可为晶体管511及电阻器515、517的复制，及/或晶体管512及电阻器516、518的复制。NMOS晶体管571的第一端口可耦合到调节器电压580，NMOS晶体管571的第二端口可耦合到电阻器572的第一端口。电阻器573可耦合于电阻器572的第二端口与接地之间。电阻器572的第二端口可耦合到误差放大器542的反相输入。在所图解说明的实施例中，复制电路570并非驱动器510的任一分支中的所有电路元件的复制。然而，在一个实施例中，举例来说，额外NMOS晶体管可耦合于电阻器573与接地之间，其中此额外NMOS晶体管的栅极耦合到调节器电压590。

对应于复制电阻器对572、573的电阻器对515、516(或电阻器对517、518)可减小输出级510的输出阻抗对PVT的改变的变化。在一个实施例中，可省略电阻器515、516及其对应比例复制电阻器572。如关于电阻器423及424所论述，电阻器523及524可校正由输出级510所致的差分输出OUTP及OUTN的不对称上升沿及下降沿。

前置驱动器调节器540将调节器电压590提供到前置驱动器520。调节器电压590可由包含误差放大器542、晶体管541及复制电路570的元件的反馈回路控制。复制电路570及输出级510具有相同的电力供应，即经调节电压580。反馈回路将从复制电路570产生反馈电压VFB以供放大器542从参考电压VREF减去。在一个实施例中，VREF可等于高速模式的逻辑高电压(例如0.3V)，且复制电路570中的晶体管的宽度可为其在输出级510中的对等部分的某一分数(例如，四分之一)。

误差放大器542可要求高增益以在复制电路570中实现良好的准确性。然而，误差放大器542的输出阻抗也可为高的，因此，此可导致VFB的反馈回路响应为慢的。在加载条件改变时，调节器电压590可远离目标值漂移，且在慢反馈回路将调节器电压590拉回之前导致调节器电压噪声。因此调节器电压噪声可在差分输出OUTP及OUTN处作为共模噪声出现。为减少共模噪声的出现，可添加第二反馈回路。此第二反馈回路可包括放大器561、电阻器549及电容器546。放大器561的增益可为低的，以导致较快的反馈回路。电阻器549及电容器546可形成低通滤波器以滤除调节器电压漂移且可耦合到放大器561的非反相输入。放大器561的反相输入可耦合到调节器电压590。在调节器电压590远离目标值漂移时，放大器561驱动晶体管541的背栅极或本体以在慢反馈回路响应之前校正所述漂移。

在一实施例中，电阻器562可耦合于调节器电压590与接地之间以限制调节器电压590在数据信号563未双态切换时浮动。电容器560可耦合到调节器电压590作为去耦合电容器以减小调节器电压590中的高频率噪声。

如上文所展示，在某些实施例中，传输器可包括另一调节器电路以将经调节电力提供到传输器的驱动器，例如其中所述另一调节器电路耦合到所述调节器电路，从将调节到所述前置驱动器的电力。在替代实施例中，单个调节器电路可将经调节电力提供到传输器的前置驱动器及驱动器两者。

图6展示根据实施例具有前置驱动器调节器的高速差分传输器600的选择元件。高速差分传输器600可类似于图5中的高速差分传输器，但其中省略开路输出调节器530，输出级510及复制电路570直接连接到VDD。通过省略所述开路输出调节器，可在不对传输器的性能具有大的影响的情况下减小由高速差分传输器电路占据的面积。

通过图解说明而非限定，高速差分传输器600可包括输出级610、前置驱动器620及调节器电路640。前置驱动器620可包括分别耦合到电阻器623的第一端口及电阻器624的第一端口的上拉PMOS晶体管621及622。电阻器623及624的第二端口可分别耦合到下拉NMOS晶体管625及626。上拉PMOS晶体管621及下拉NMOS晶体管625的栅极可经由缓冲器664耦合到数据信号663的经缓冲版本，且上拉PMOS晶体管622及下拉NMOS晶体管626的栅极可经由反相器665耦合到数据信号663的经反相版本。

输出级610的上拉晶体管611及612可直接耦合到VDD。提供到前置驱动器620的上拉晶体管621及622的电力可由调节器640控制，所述调节器包含复制电路670。举例来说，复制电路670可包括驱动器610中的一组电路的复制，所述组电路经耦合以提供差分输出的输出信号。通过图解说明而非限定，复制电路670的NMOS晶体管671及电阻器672、673可为晶体管611及电阻器615、617的复制，及/或晶体管612及电阻器616、618的复制。NMOS晶体管671的第一端口可直接耦合到VDD，且NMOS晶体管671的第二端口可耦合到电阻器672的第一端口。电阻器673可耦合于电阻器672的第二端口与接地之间。电阻器672的第二端口可耦合到误差放大器642的反相输入。在所图解说明的实施例中，复制电路670并非驱动器610的任一分支中的所有电路元件的复制。然而，在一个实施例中，举例来说，额外NMOS晶体管可耦合于电阻器673与接地之间，其中此额外NMOS晶体管的栅极耦合到调节器电压690。

对应于复制电阻器对672、673的电阻器对615、616(或电阻器对617、618)可减少输出级610的输出阻抗对PVT的改变的变化。在一个实施例中，可省略电阻器615、616及其对应比例复制电阻器672。如关于电阻器423及424所论述，电阻器623及624可校正由输出级610所致的差分输出OUTP及OUTN的不对称上升沿及下降沿。

前置驱动器640将调节器电压690提供到前置驱动器620。调节器电压690可由反馈回路控制，所述反馈回路包含误差放大器642、晶体管641及复制电路670的元件。复制电路670及输出级610具有相同电力供应VDD。所述反馈回路将从复制电路670产生反馈电压VFB以供放大器642从参考电压VREF减去。在一个实施例中，VREF可等于高速模式的逻辑高电压(例如，0.3V)且复制电路670中的晶体管的宽度可为其在输出级610中的对等部分的某一分数(例如，四分之一)。

误差放大器642可要求高增益以在复制电路670中实现良好的准确性。然而，误差放大器642的输出阻抗也可为高的，因此，其可导致VFB的反馈回路响应为慢的。在加载条件改变时，调节器电压690可远离目标值漂移，且在慢反馈回路将调节器电压690拉回之前导致调节器电压噪声。因此调节器电压噪声可在差分输出OUTP及OUTN处作为共模噪声出现。为减少共模噪声的出现，可添加第二反馈回路。此第二反馈回路可包括放大器661、电阻器649及电容器646。放大器661的增益可为低的，以导致较快反馈回路。电阻器649及电容器646可形成低通滤波器以滤除调节器电压漂移且可耦合到放大器661的非反相输入。放大器661的反相输入可耦合到调节器电压690。在调节器电压690远离目标值漂移时，放大器661驱动晶体管641的背栅极或本体以在慢反馈回路响应之前校正所述漂移。

在一实施例中，电阻器662可耦合于调节器电压690与接地之间以限制调节器电压690在数据信号663未双态切换时浮动。电容器660可耦合到调节器电压690作为去耦合电容器以减小调节器电压690中的高频率噪声。

本文中已描述用于提供高速传输及低功率传输的技术及架构。在上述说明中，出于闸释的目的，阐述大量具体细节以提供对某些实施例的透彻理解。然而，所属领域的技术人员将认识到，本文中所述的技术可在不具有所述具体细节中的一者或一者以上的情况下或借助其它方法、组件、材料等来实践。在一些实例中，未详细展示或描述众所周知的结构、材料或操作以避免模糊各种实施例的某些方面。

在本说明书中所提及的“一个实施例”或“实施例”意指结合所述实施例描述的特定特征、结构或特性包含在至少一个实施例中。说明书中的各个地方中所出现的措词“在一个实施例中”未必全部指代同一实施例。

本文中的详细说明的一些部分是依据对计算机存储器内的数据位的操作的算法及符号表示来呈现。此些算法说明及表示是计算领域的技术人员用于最有效地将其工作的实质传达给其它所属领域的技术人员的手段。算法在此处且通常被视为通向所期望结果的自相容步骤序列。所述步骤是需要对物理量进行物理操纵的步骤。通常(但并非必须)，此些量采取能够被存储、传送、组合、比较及以其它方式加以操纵的电信号或磁信号的形式。已证实，主要出于常用的原因，将此些信号称为位、值、元素、符号、字符、项、数字等有时比较方便。

然而，应记住，所有此些术语及类似术语均与适当的物理量相关联，且仅作为施加到此些物理量的便利标记。除非根据本文中的论述显而易见地另有具体规定，否则应了解，在本说明的通篇中，利用例如“处理”或“计算”或“运算”或“确定”或“显示”等术语进行的论述是指计算机系统或类似电子计算装置的动作及过程，其将在计算机系统的寄存器及存储器内表示为物理(电子)量的数据操纵及变换为在计算机系统存储器或寄存器或其它此类信息存储、传输或显示装置中类似地表示为物理量的其它数据。

某些实施例还涉及用于执行本文中的操作的设备。此种设备可具体针对所需目的来构造，或其可包括通用计算机，其由存储于所述计算机中的计算机程序来选择性地启动或重配置。此计算机程序可存储于计算机可读存储媒体中，例如但不限于任一类型的盘(包含软盘、光盘、CD-ROM及磁-光盘)、只读存储器(ROM)、随机存取存储器(RAM)(例如动态RAM(DRAM)、EPROM、EEPROM)、磁卡或光卡、或适合用于存储电子指令及耦合到计算机系统总线的任一类型的媒体。

本文中所呈现的算法及显示并不与任何特定计算机或其它设备内在地相关。各种通用系统可与根据本文中的教示的程序一起使用，或可证明便于构造用以执行所需方法步骤的更专门设备。各种此些系统的所需结构将根据本文中的说明显而易见。另外，某些实施例并非参照任何特定编程语言来描述。应了解，可使用各种编程语言来实施如本文中所述的此些实施例的教示。

除本文中所述内容外，可在不背离所揭示实施例及其实施方案的范围的情况下对其做出各种修改。因此，应以说明性而非约束性意义来解释本文中的图解说明及实例。本发明的范围应仅通过参照以上权利要求书来衡量。

Claims (18)

1.一种传输器，其包括：

前置驱动器，其经耦合以接收数据信号并基于所述数据信号输出驱动器输入电压；

驱动器，其耦合到所述前置驱动器，所述驱动器包含彼此串联耦合的第一组电路元件，其中所述第一组电路元件经耦合以基于所述驱动器输入电压提供差分输出的第一输出信号；及

第一调节器电路，其经耦合以将经调节电力提供到所述驱动器，所述第一调节器电路包含：

第一晶体管，其耦合于所述驱动器与供应电压轨道之间；

比例复制电路，其具有所述第一组电路元件的复制；及

误差放大器，其中所述比例复制电路及所述第一晶体管两者均耦合到所述误差放大器的输出，其中所述比例复制电路经耦合以将反馈电压提供到所述误差放大器，其中所述误差放大器经耦合以放大所述反馈电压与参考电压之间的差。

2.根据权利要求1所述的传输器，所述第一组电路元件具有：

第二晶体管，其耦合到所述第一输出信号；

第一电阻器，其耦合于所述第二晶体管与所述第一输出信号之间；及

第三晶体管，其耦合到所述第一输出信号。

3.根据权利要求2所述的传输器，其中第二电阻器耦合于所述第三晶体管与所述第一输出信号之间。

4.根据权利要求1所述的传输器，其中所述驱动器包含彼此串联耦合的第二组电路元件，所述第二组电路元件经耦合以提供所述差分输出的第二输出信号，其中所述第二组电路元件与所述第一组电路元件并联耦合。

5.根据权利要求1所述的传输器，其中所述比例复制电路是所述第一组电路元件的四分之一比例复制。

6.根据权利要求1所述的传输器，其中所述第一晶体管的栅极及所述比例复制电路的晶体管的栅极耦合到所述误差放大器的所述输出。

7.一种成像装置，其包括：

像素阵列；

读出电路，其用以基于来自所述像素阵列的信号产生图像数据；及

传输器，其耦合到所述读出电路以传输所述图像数据，所述传输器包括：

前置驱动器，其经耦合以接收数据信号并基于所述数据信号输出驱动器输入电压；

驱动器，其耦合到所述前置驱动器，所述驱动器包含彼此串联耦合的第一组电路元件，其中所述第一组电路元件经耦合以基于所述驱动器输入电压提供差分输出的第一输出信号；及

第一调节器电路，其经耦合以将经调节电力提供到所述驱动器，所述第一调节器电路包含：

第一晶体管，其耦合于所述驱动器与供应电压轨道之间；

比例复制电路，其具有所述第一组电路元件的复制；及

误差放大器，其中所述比例复制电路及所述第一晶体管两者均耦合到所述误差放大器的输出，其中所述比例复制电路经耦合以将反馈电压提供到所述误差放大器，其中所述误差放大器经耦合以放大所述反馈电压与参考电压之间的差。

8.根据权利要求7所述的成像装置，所述第一组电路元件具有：

第二晶体管；

第一电阻器，其耦合于所述第二晶体管与所述第一输出信号之间；及

第三晶体管，其耦合到所述第一输出信号。

9.根据权利要求8所述的成像装置，其中第二电阻器耦合于所述第一输出信号与所述第三晶体管之间。

10.根据权利要求8所述的成像装置，其中所述驱动器包含彼此串联耦合的第二组电路元件，所述第二组电路元件经耦合以提供所述差分输出的第二输出信号，其中所述第二组电路元件与所述第一组电路元件并联耦合。

11.根据权利要求7所述的成像装置，其中所述第一晶体管的栅极及所述比例复制电路的晶体管的栅极耦合到所述误差放大器的所述输出。

12.一种传输器，其包括：

前置驱动器，其经耦合以接收数据信号并基于所述数据信号提供驱动器输入电压；

驱动器，其耦合到所述前置驱动器，所述驱动器包含彼此串联耦合的第一组电路元件，其中所述第一组电路元件经耦合以基于所述驱动器输入电压提供差分输出的第一输出信号；

第一调节器电路，其经耦合以将经调节电力提供到所述前置驱动器，所述第一调节器电路包含：

第一晶体管，其中所述前置驱动器经由所述第一晶体管耦合到供应电压；

比例复制电路，其具有所述第一组电路元件的复制；

误差放大器；及

第一放大器，其中所述误差放大器的输出及所述第一放大器的输出两者均连接到所述第一晶体管，其中所述比例复制电路经耦合以将反馈电压提供到所述误差放大器，其中所述误差放大器用以放大所述反馈电压与参考电压之间的差，且其中所述比例复制电路进一步耦合到从所述晶体管延伸回到所述第一放大器的反馈回路。

13.根据权利要求12所述的传输器，其中所述第一组电路元件包含：

第二晶体管；

第一电阻器，其耦合于所述第二晶体管与所述第一输出信号之间；及

第三晶体管，其耦合到所述第一输出信号。

14.根据权利要求13所述的传输器，其中所述第一组电路元件的所述复制包含对应于所述第三晶体管的第四晶体管，且其中所述复制电路经由所述第四晶体管耦合到所述反馈回路。

15.根据权利要求14所述的传输器，其进一步包括经由所述第四晶体管耦合到所述第一调节器电路的第二调节器电路，所述第二调节器电路经耦合以将经调节电力提供到所述驱动器。

16.根据权利要求14所述的传输器，其中所述第四晶体管进一步经耦合以根据所述反馈回路的电压直接从所述供应电压传导电流。

17.根据权利要求13所述的传输器，其中第二电阻器耦合于所述第三晶体管与所述第一输出信号之间。

18.根据权利要求12所述的传输器，其中所述第一放大器经耦合以提供表示参考电压与所述反馈电压之间的差的输出。