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HK1004031B - Fabrication of customized integrated circuits - Google Patents

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Claims (18)

  1. Technique de fabrication de circuits intégrés personnalisés comprenant les étapes de préparation d'une ébauche de circuit intégré ayant au moins une première et une deuxième couches métalliques séparées par une couche isolante et caractérisée en ce que les deux couches métalliques sont connectées verticalement l'une à l'autre à travers la couche isolante à des emplacements prédéterminés, lesdites première et deuxième couches métalliques (410, 412) comprenant des parties disposées pour permettre l'élimination au choix afin de réaliser la personnalisation souhaitée de ladite ébauche de circuit intégré et de graver au moins ladite première couche métallique pour personnaliser ladite ébauche de circuit intégré en la transformant en un dispositif fonctionnel par ladite étape unique de gravure.
  2. Technique selon la revendication 1 dans laquelle ladite étape de gravure comprend la gravure simultanée de tous les emplacements souhaités sur au moins ladite première couche métallique (410, 412).
  3. Technique selon la revendication 1 ou la revendication 2 dans laquelle ladite étape de gravure comprend l'étape de gravure simultanée desdites première et deuxième couches métalliques (410, 412) afin de personnaliser ladite ébauche de circuit intégré.
  4. Technique selon la revendication 1 comprenant en outre les étapes suivantes:    graver au moins ladite première couche métallique une première fois pour définir un motif de conducteurs englobant des parties disposées pour permettre une élimination au choix et ensuite    graver au moins ladite première couche métallique une deuxième fois pour personnaliser ladite ébauche de circuit intégré par élimination au choix d'au moins ladite première couche métallique à des endroits choisis desdites parties.
  5. Technique selon la revendication 4 comprenant également l'étape consistant à déposer une couche non-métallique (436) sur au moins ladite première couche métallique avant de graver au moins ladite première couche métallique une deuxième fois.
  6. Technique selon la revendication 4 ou la revendication 5 dans laquelle ladite étape consistant à graver au moins ladite première couche métallique (410, 412) une deuxième fois comprend la gravure simultanée de tous les emplacements souhaités sur chacune d'au moins ladite première couche métallique (410, 412).
  7. Technique selon l'une quelconque des revendications 1 à 6 dans laquelle ladite étape de préparation comprend l'étape consistant à former une couche résistant à la gravure (440) par-dessus ladite ébauche de circuit intégré en utilisant un masque définissant des fenêtres gravables (442) par-dessus toutes les parties de ladite première couche métallique qui doivent être enlevées suivant une configuration personnalisée prédéterminée.
  8. Technique selon l'une quelconque des revendications 1 à 6 et comprenant entre autres l'étape de former une couche résistant à la gravure (440) par-dessus ladite ébauche de circuit intégré en utilisant un masque de fenêtre gravable définissant des fenêtres gravables (442) par-dessus toutes les parties d'au moins l'une desdites première et deuxième couches métalliques (410, 412) qui doivent être enlevées suivant une configuration personnalisée prédéterminée, avant la gravure.
  9. Technique selon l'une quelconque des revendications 1 à 6 comprenant en outre l'étape de former une couche résistant à la gravure (440) par-dessus ladite ébauche de circuit intégré en utilisant un masque de fenêtre gravable afin de définir les fenêtres gravables (442) par-dessus des parties d'au moins l'une desdites première et deuxième couches métalliques qui peuvent être enlevées suivant une configuration personnalisée prédéterminée, avant la gravure.
  10. Technique selon l'une quelconque des revendications 7, 8 et 9 dans laquelle ladite étape de formation d'une couche résistant à la gravure (440) comprend l'étape de former une couche isolante par-dessus ladite première couche métallique.
  11. Technique selon l'une quelconque des revendications 7, 8, 9 et 10 dans laquelle ladite étape de formation d'une couche résistant à la gravure (440) comprend également l'étape de former une couche photorésistante par-dessus au moins l'une desdites première ou deuxième couche métallique.
  12. Technique selon la revendication 2 ou la revendication 3 dans laquelle ladite étape de gravure simultanée comprend l'étape consistant à graver au moins lesdites première et deuxième couches métalliques (410, 412) une deuxième fois afin de personnaliser ladite ébauche de circuit intégré par élimination au choix desdites première et deuxième couches métalliques au moins (410, 412) dans des parties choisies desdites parties disposées pour leur élimination au choix.
  13. Technique selon l'une quelconque des revendications précédentes dans laquelle ladite étape de gravure pour personnaliser ladite ébauche de circuit intégré comprend l'étape consistant à préparer au moins un masque de personnalisation.
  14. Technique selon la revendication 13 dans laquelle ladite étape de préparer au moins un masque de personnalisation comprend l'étape de traiter un matériau de masque par rayonnement laser.
  15. Technique selon la revendication 9 dans laquelle ladite étape de gravure pour personnaliser ladite ébauche de circuit intégré comprend l'étape de préparer au moins un masque de personnalisation et dans laquelle ladite étape de produire au moins un masque de personnalisation comprend l'étape consistant à traiter par rayonnement laser ledit masque à fenêtre gravable.
  16. Technique selon l'une quelconque des revendications 7 à 11 dans laquelle ladite couche résistant à la gravure (440) comprend une couche photorésistante.
  17. Technique selon la revendication 9 dans laquelle ladite étape de gravure pour personnaliser ladite ébauche de circuit intégré comprend l'étape de préparer au moins un masque de personnalisation et dans laquelle ladite étape consistant à préparer au moins un masque de personnalisation comprend l'étape de traiter ledit masque à fenêtre gravable par rayonnement d'un faisceau d'ions.
  18. Technique selon l'une quelconque des revendications 1 à 3 et 7 à 12 et comprenant en outre, avant la gravure, l'étape de disposer une couche photorésistante qui vient en contact avec des emplacements des deux dites première et deuxième couches métalliques.
HK98103047A 1987-04-05 1998-04-14 Fabrication of customized integrated circuits HK1004031A1 (en)

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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545904A (en) * 1986-01-17 1996-08-13 Quick Technologies Ltd. Personalizable gate array devices
US5679967A (en) * 1985-01-20 1997-10-21 Chip Express (Israel) Ltd. Customizable three metal layer gate array devices
IL86162A (en) * 1988-04-25 1991-11-21 Zvi Orbach Customizable semiconductor devices
US5329152A (en) * 1986-11-26 1994-07-12 Quick Technologies Ltd. Ablative etch resistant coating for laser personalization of integrated circuits
JP3104232B2 (ja) * 1988-03-31 2000-10-30 アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド 第２の金属マスクのみでの選択を可能にするゲートアレイ構造および方法
EP0339534A3 (fr) * 1988-04-25 1990-11-07 Quick Technologies Ltd. Dispositifs semi-conducteurs modifiables
US5185291A (en) * 1989-06-30 1993-02-09 At&T Bell Laboratories Method of making severable conductive path in an integrated-circuit device
US5111273A (en) * 1990-03-28 1992-05-05 Quick Technologies Ltd. Fabrication of personalizable integrated circuits
US5094900A (en) * 1990-04-13 1992-03-10 Micron Technology, Inc. Self-aligned sloped contact
US5404033A (en) * 1992-08-20 1995-04-04 Swift Microelectronics Corporation Application specific integrated circuit and placement and routing software with non-customizable first metal layer and vias and customizable second metal grid pattern
US5541814A (en) * 1993-10-08 1996-07-30 Quick Technologies Ltd. Personalizable multi-chip carrier including removable fuses
JPH07235537A (ja) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp 表面が平坦化された半導体装置およびその製造方法
US5712192A (en) * 1994-04-26 1998-01-27 International Business Machines Corporation Process for connecting an electrical device to a circuit substrate
US6429113B1 (en) 1994-04-26 2002-08-06 International Business Machines Corporation Method for connecting an electrical device to a circuit substrate
IL109491A (en) * 1994-05-01 1999-11-30 Quick Tech Ltd Customizable logic array device
IL111708A (en) * 1994-11-21 1998-03-10 Chip Express Israel Ltd Mapping of gate arrays
US5844416A (en) * 1995-11-02 1998-12-01 Sandia Corporation Ion-beam apparatus and method for analyzing and controlling integrated circuits
US5985518A (en) * 1997-03-24 1999-11-16 Clear Logic, Inc. Method of customizing integrated circuits using standard masks and targeting energy beams
US5840627A (en) * 1997-03-24 1998-11-24 Clear Logic, Inc. Method of customizing integrated circuits using standard masks and targeting energy beams for single resist development
US6060330A (en) * 1997-03-24 2000-05-09 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of interconnect material
US5911850A (en) * 1997-06-20 1999-06-15 International Business Machines Corporation Separation of diced wafers
US5885749A (en) * 1997-06-20 1999-03-23 Clear Logic, Inc. Method of customizing integrated circuits by selective secondary deposition of layer interconnect material
US6242767B1 (en) 1997-11-10 2001-06-05 Lightspeed Semiconductor Corp. Asic routing architecture
US5953577A (en) * 1998-09-29 1999-09-14 Clear Logic, Inc. Customization of integrated circuits
US6486527B1 (en) 1999-06-25 2002-11-26 Macpherson John Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter
US7316934B2 (en) * 2000-12-18 2008-01-08 Zavitan Semiconductors, Inc. Personalized hardware
US6613611B1 (en) 2000-12-22 2003-09-02 Lightspeed Semiconductor Corporation ASIC routing architecture with variable number of custom masks
US6885043B2 (en) * 2002-01-18 2005-04-26 Lightspeed Semiconductor Corporation ASIC routing architecture
JP4179834B2 (ja) * 2002-09-19 2008-11-12 株式会社リコー 半導体装置の製造装置及び製造方法
US10079206B2 (en) 2016-10-27 2018-09-18 Mapper Lithography Ip B.V. Fabricating unique chips using a charged particle multi-beamlet lithography system
US10714427B2 (en) 2016-09-08 2020-07-14 Asml Netherlands B.V. Secure chips with serial numbers

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3731375A (en) * 1966-03-31 1973-05-08 Ibm Monolithic integrated structure including fabrication and packaging therefor
US3769108A (en) * 1971-12-03 1973-10-30 Bell Telephone Labor Inc Manufacture of beam-crossovers for integrated circuits
US3740523A (en) * 1971-12-30 1973-06-19 Bell Telephone Labor Inc Encoding of read only memory by laser vaporization
US4197555A (en) * 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
NL7608901A (nl) * 1976-08-11 1978-02-14 Philips Nv Werkwijze ter vervaardiging van een halfge- leiderinrichting en halfgeleiderinrichting vervaardigd door middel van een dergelijke werkwijze.
US4124899A (en) * 1977-05-23 1978-11-07 Monolithic Memories, Inc. Programmable array logic circuit
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
US4240094A (en) * 1978-03-20 1980-12-16 Harris Corporation Laser-configured logic array
US4217393A (en) * 1978-07-24 1980-08-12 Rca Corporation Method of inducing differential etch rates in glow discharge produced amorphous silicon
JPS5548926A (en) * 1978-10-02 1980-04-08 Hitachi Ltd Preparation of semiconductor device
US4233671A (en) * 1979-01-05 1980-11-11 Stanford University Read only memory and integrated circuit and method of programming by laser means
US4238839A (en) * 1979-04-19 1980-12-09 National Semiconductor Corporation Laser programmable read only memory
JPS561533A (en) * 1979-06-18 1981-01-09 Hitachi Ltd Method of photoetching
US4259367A (en) * 1979-07-30 1981-03-31 International Business Machines Corporation Fine line repair technique
DE3036869C2 (de) * 1979-10-01 1985-09-05 Hitachi, Ltd., Tokio/Tokyo Integrierte Halbleiterschaltung und Schaltkreisaktivierverfahren
IL61678A (en) * 1979-12-13 1984-04-30 Energy Conversion Devices Inc Programmable cell and programmable electronic arrays comprising such cells
US4289846A (en) * 1979-12-28 1981-09-15 General Electric Company Process for forming low-reactance interconnections on semiconductors
US4356504A (en) * 1980-03-28 1982-10-26 International Microcircuits, Inc. MOS Integrated circuit structure for discretionary interconnection
US4476478A (en) * 1980-04-24 1984-10-09 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor read only memory and method of making the same
US4389429A (en) * 1980-06-16 1983-06-21 Rockwell International Corporation Method of forming integrated circuit chip transmission line
US4400865A (en) * 1980-07-08 1983-08-30 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
JPS5789476A (en) * 1980-11-21 1982-06-03 Toshiba Corp Dry etching method
US4325181A (en) * 1980-12-17 1982-04-20 The United States Of America As Represented By The Secretary Of The Navy Simplified fabrication method for high-performance FET
JPS57106146A (en) * 1980-12-24 1982-07-01 Fujitsu Ltd Forming method for multilayer wire
JPS58157A (ja) * 1981-06-25 1983-01-05 Fujitsu Ltd 半導体装置
US4387503A (en) * 1981-08-13 1983-06-14 Mostek Corporation Method for programming circuit elements in integrated circuits
US4608668A (en) * 1981-09-03 1986-08-26 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor device
JPS5856355A (ja) * 1981-09-30 1983-04-04 Hitachi Ltd 半導体集積回路装置
JPS5860650A (ja) * 1981-10-06 1983-04-11 大成建設株式会社 コンクリ−ト打設工法におけるセメント系材料の凝結過程で体積制御を行う方法、およびこれに使用する組成物。
JPS5867042A (ja) * 1981-10-19 1983-04-21 Toshiba Corp 半導体装置の製造方法
JPS5885550A (ja) * 1981-11-17 1983-05-21 Sharp Corp 積層集積回路素子の製造方法
US4585490A (en) * 1981-12-07 1986-04-29 Massachusetts Institute Of Technology Method of making a conductive path in multi-layer metal structures by low power laser beam
US4691434A (en) * 1982-02-19 1987-09-08 Lasarray Holding Ag Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device
JPS6044829B2 (ja) * 1982-03-18 1985-10-05 富士通株式会社 半導体装置の製造方法
US4636404A (en) * 1982-06-17 1987-01-13 Mass. Institute Of Technology Method and apparatus for forming low resistance lateral links in a semiconductor device
US4450041A (en) * 1982-06-21 1984-05-22 The United States Of America As Represented By The Secretary Of The Navy Chemical etching of transformed structures
US4414059A (en) * 1982-12-09 1983-11-08 International Business Machines Corporation Far UV patterning of resist materials
US4590589A (en) * 1982-12-21 1986-05-20 Zoran Corporation Electrically programmable read only memory
US4520554A (en) * 1983-02-10 1985-06-04 Rca Corporation Method of making a multi-level metallization structure for semiconductor device
GB2137808A (en) * 1983-04-06 1984-10-10 Plessey Co Plc Integrated circuit processing method
JPS59201441A (ja) * 1983-04-30 1984-11-15 Toshiba Corp 集束イオンビ−ムを用いたヒユ−ズ切断方法
JPS59214239A (ja) * 1983-05-16 1984-12-04 Fujitsu Ltd 半導体装置の製造方法
CA1186070A (fr) * 1983-06-17 1985-04-23 Iain D. Calder Connexions de polysilicium faites au laser pour systemes a redondance
GB2143372B (en) * 1983-07-12 1987-07-01 Control Data Corp Applying barrier metal to a semiconductor
JPS6065545A (ja) * 1983-09-21 1985-04-15 Hitachi Micro Comput Eng Ltd 半導体装置の製造方法
US4720470A (en) * 1983-12-15 1988-01-19 Laserpath Corporation Method of making electrical circuitry
US4700214A (en) * 1983-12-15 1987-10-13 Laserpath Corporation Electrical circuitry
JPS60176250A (ja) * 1984-02-23 1985-09-10 Toshiba Corp 半導体装置の製造方法
FR2561443B1 (fr) * 1984-03-19 1986-08-22 Commissariat Energie Atomique Procede pour interconnecter les zones actives et/ou les grilles d'un circuit integre cmos
US4720908A (en) * 1984-07-11 1988-01-26 Texas Instruments Incorporated Process for making contacts and interconnects for holes having vertical sidewalls
US4751197A (en) * 1984-07-18 1988-06-14 Texas Instruments Incorporated Make-link programming of semiconductor devices using laser enhanced thermal breakdown of insulator
US4665295A (en) * 1984-08-02 1987-05-12 Texas Instruments Incorporated Laser make-link programming of semiconductor devices
DE3571723D1 (en) * 1984-08-23 1989-08-24 Fairchild Semiconductor A process for forming vias on integrated circuits
NL8402859A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen.
JPS61100947A (ja) * 1984-10-22 1986-05-19 Toshiba Corp 半導体集積回路装置
IT1213261B (it) * 1984-12-20 1989-12-14 Sgs Thomson Microelectronics Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione.
GB2170649A (en) * 1985-01-18 1986-08-06 Intel Corp Sputtered silicon as an anti-reflective coating for metal layer lithography
US4692786A (en) * 1985-02-07 1987-09-08 Lindenfelser Timothy M Semi-conductor device with sandwich passivation coating
JPH0789567B2 (ja) * 1985-02-25 1995-09-27 株式会社日立製作所 半導体装置
US4601778A (en) * 1985-02-25 1986-07-22 Motorola, Inc. Maskless etching of polysilicon
JPS6218732A (ja) * 1985-07-15 1987-01-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 集積回路とその個性化方法
JPS62293740A (ja) * 1986-06-13 1987-12-21 Fujitsu Ltd 半導体装置の製造方法
US4740485A (en) * 1986-07-22 1988-04-26 Monolithic Memories, Inc. Method for forming a fuse
US4758745B1 (en) * 1986-09-19 1994-11-15 Actel Corp User programmable integrated circuit interconnect architecture and test method

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