HK1051241B - Distributed memory control and bandwidth optimization - Google Patents
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- controller
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- memory reference
- chaining bit
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Claims (20)
- Unité de commande d'une mémoire vive (26) comprenant :une logique de commande, comportant un arbitre (91) qui détecte un état de références mémoire restantes afin de sélectionner une référence mémoire dans l'une d'une pluralité de files d'attente (90) de références mémoire,ladite logique de commande étant sensible à un bit de chaînage de références mémoire qui lorsqu'il est sur 1 permet la gestion spéciale de références mémoire contiguës, la gestion spéciale permettant à l'arbitre de desservir une même file d'attente jusqu'à ce que le bit de chaînage de références mémoire soit mis à 0.
- Unité de commande selon la revendication 1, dans laquelle des références mémoire consécutives d'une filière de code dont le bit de chaînage de références mémoire est sur 1 sont utilisées pour former des blocs de lecture alignés en octets continus à partir de tampons de mémoire discontinus.
- Unité de commande selon la revendication 1, dans laquelle des références mémoire consécutives d'une filière de code dont le bit de chaînage de références mémoire est sur 1 sont utilisées pour optimiser la performance quand des écritures de données consécutives s'adressent à la même page SDRAM.
- Unité de commande selon la revendication 1, dans laquelle la mise sur 1 du bit de chaînage de références mémoire amène l'arbitre à sélectionner une unité fonctionnelle qui a demandé antérieurement l'accès à un système mémoire.
- Unité de commande selon la revendication 1, comprenant en outre :une file d'attente d'adresses et de commandes qui détient des références mémoire provenant d'une pluralité d'unités fonctionnelles de micro-commande ;une première file d'attente de lecture/écriture qui détient des références mémoire provenant d'un bus informatique ;une seconde file d'attente de lecture/écriture qui détient des références mémoire provenant d'un processeur central ; et dans laquelle la file d'attente d'adresses et de commandes comprend :une file d'attente de haute priorité qui détient des références mémoire provenant de tâches de haute priorité.
- Unité de commande selon la revendication 5, dans laquelle la logique de commande est sensible à un bit de mémoire optimisé et au bit de chaînage de références mémoire, et dans laquelle la mise sur 1 du bit de chaînage de références mémoire amène l'arbitre à tenir à jour les références mémoire d'une file d'attente courante.
- Unité de commande selon la revendication 1, dans laquelle l'arbitre a une politique d'arbitrage qui favorise les références mémoire de micromoteurs chaînées.
- Unité de commande selon la revendication 7, dans laquelle l'arbitre a une politique d'arbitrage qui dessert des requêtes chaînées jusqu'à ce que le bit de chaînage de références mémoire soit mis à 0.
- Unité de commande selon la revendication 1, dans laquelle l'arbitre a une politique d'arbitrage qui commence par examiner les requêtes de références mémoire de micromoteurs chaînées.
- Unité de commande selon la revendication 1, dans laquelle la politique d'arbitrage permet la desserte des requêtes de mémoire chaînées.
- Unité de commande selon la revendication 5, dans laquelle quand le bit de chaînage de références mémoire est mis sur 1, l'arbitre continue de desservir des requêtes mémoire depuis la même file d'attente jusqu'à ce que le bit de chaînage de référence soit mis à 0.
- Processeur à multi-filières matérielles parallèles comprenant :un processeur universel qui coordonne les fonctions système ; etune pluralité de micromoteurs (22) qui supportent des filières matérielles multiples ; etune unité de commande de mémoire vive (26) comprenant :une logique de commande, comportant un arbitre (91) qui détecte un état de références mémoire restantes afin de sélectionner une référence mémoire dans l'une d'une pluralité de files d'attente (90) de références mémoire, ladite logique de commande étant sensible à un bit de chaînage de références mémoire qui, lorsqu'il est sur 1, permet la gestion spéciale de références mémoire contiguës, la gestion spéciale permettant à l'arbitre de desservir une même file d'attente jusqu'à ce que le bit de chaînage de référence mémoire soit mis à 0.
- Processeur selon la revendication 12, dans lequel l'unité de commande fait en sorte que des références mémoire consécutives d'une filière de code dont le bit de chaînage de références mémoire est sur 1 forment des blocs de lecture alignés en octets continus à partir de tampons de mémoire discontinus.
- Processeur selon la revendication 12, dans lequel l'unité de commande fait en sorte que des références mémoire consécutives d'une filière de code dont le bit de chaînage de références mémoire est sur 1 soient utilisées pour optimiser la performance quand des écritures de données consécutives s'adressent à la même page SDRAM.
- Processeur selon la revendication 12, dans lequel la mise sur 1 du bit de chaînage de références mémoire amène l'arbitre à sélectionner une unité fonctionnelle qui a demandé antérieurement l'accès à un système mémoire.
- Procédé de commande d'accès à une mémoire partagée, comprenant :la détermination si un bit de chaînage de références mémoire est sur 1 ou non ; etla sélection d'une référence mémoire depuis l'une d'une pluralité de files d'attente de références mémoire en fonction d'une unité fonctionnelle qui a mis sur 1 le bit de chaînage de références mémoire et qui a antérieurement demandé l'accès à un système mémoire ; le bit de chaînage de références mémoire, quand il est sur 1, permettant la gestion spéciale de références mémoire contiguës et la gestion spéciale permettant à un arbitre de desservir une même file d'attente jusqu'à ce que le bit de chaînage de références mémoire soit mis à 0.
- Procédé selon la revendication 16, dans lequel la sélection favorise les références mémoire de micromoteurs chaînées plutôt que d'autres types de requêtes de références mémoire.
- Procédé selon la revendication 17, dans lequel la sélection dessert des requêtes chaînées jusqu'à ce que le bit de chaînage de références mémoire soit mis à 0.
- Procédé selon la revendication 17, dans laquelle la sélection commence par examiner les requêtes de références mémoire de micromoteurs chaînées.
- Appareil comprenant un support de mémorisation lisible par ordinateur ayant des instructions exécutables pour commander l'accès à une mémoire partagée, les instructions permettant à l'ordinateur de :déterminer si un bit de chaînage de références mémoire est sur 1 ou non ; etsélectionner une référence mémoire depuis l'une d'une pluralité de files d'attente de références mémoire en fonction d'une unité fonctionnelle qui a mis sur 1 le bit de chaînage de références mémoire et qui a antérieurement demandé l'accès à un système mémoire ; le bit de chaînage de références mémoire, quand il est sur 1, permettant la gestion spéciale de références mémoire contiguës et la gestion spéciale permettant à un arbitre de desservir une même file d'attente jusqu'à ce que le bit de chaînage de références mémoire soit mis à 0.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US473112 | 1999-12-28 | ||
| US09/473,112 US6560667B1 (en) | 1999-12-28 | 1999-12-28 | Handling contiguous memory references in a multi-queue system |
| PCT/US2000/042663 WO2001048619A2 (fr) | 1999-12-28 | 2000-12-06 | Commande de memoire repartie et optimisation de largeur de bande |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| HK1051241A1 HK1051241A1 (en) | 2003-07-25 |
| HK1051241B true HK1051241B (en) | 2010-07-02 |
Family
ID=
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