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HK1051241B - Distributed memory control and bandwidth optimization - Google Patents

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Info

Publication number
HK1051241B
HK1051241B HK03103312.2A HK03103312A HK1051241B HK 1051241 B HK1051241 B HK 1051241B HK 03103312 A HK03103312 A HK 03103312A HK 1051241 B HK1051241 B HK 1051241B
Authority
HK
Hong Kong
Prior art keywords
memory
controller
references
memory reference
chaining bit
Prior art date
Application number
HK03103312.2A
Other languages
English (en)
French (fr)
Chinese (zh)
Other versions
HK1051241A1 (en
Inventor
Gilbert Wolrich
Debra Bernstein
Matthew J. Adiletta
William Wheeler
Original Assignee
Intel Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/473,112 external-priority patent/US6560667B1/en
Application filed by Intel Corporation filed Critical Intel Corporation
Publication of HK1051241A1 publication Critical patent/HK1051241A1/en
Publication of HK1051241B publication Critical patent/HK1051241B/en

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Claims (20)

  1. Steuerung für einen Direktzugriffsspeicher (26), die Folgendes umfasst:
    Steuerlogik mit einem Zuteiler (91), der einen Status von ausstehenden Speicherreferenzen erfasst, um eine Speicherreferenz aus einer von mehreren Warteschlangen (90) von Speicherreferenzen auszuwählen,
    wobei die genannte Steuerlogik auf ein Speicherreferenz-Verkettungsbit anspricht, das, wenn es gesetzt ist, eine spezielle Handhabung von aneinander grenzenden Speicherreferenzen zulässt, wobei es die spezielle Handhabung zulässt, dass der Zuteiler dieselbe Warteschlange abfertigt, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
  2. Steuerung nach Anspruch 1, wobei konsekutive Speicherreferenzen von einem Code-Thread, bei dem das Speicherreferenz-Verkettungsbit gesetzt ist, zum Bilden von kontinuierlichen, an der Byte-Grenze ausgerichteten Leseblöcken von diskontinuierlichen Speicherpuffern verwendet werden.
  3. Steuerung nach Anspruch 1, wobei konsekutive Speicherreferenzen von einem Code-Thread, bei dem das Speicherreferenz-Verkettungsbit gesetzt ist, zum Optimieren der Leistung verwendet werden, wenn konsekutive Datenschreibvorgänge auf derselben SDRAM-Seite erfolgen.
  4. Steuerung nach Anspruch 1, wobei ein Setzen des Speicherreferenz-Verkettungsbits bewirkt, dass der Zuteiler eine Funktionseinheit auswählt, die zuvor Zugang zu einem Speichersystem angefordert hat.
  5. Steuerung nach Anspruch 1, die ferner Folgendes umfasst:
    eine Adress- und Befehlswarteschlange, die Speicherreferenzen von mehreren Mikrosteuerungsfunktionseinheiten enthält;
    eine erste Lese/Schreib-Warteschlange, die Speicherreferenzen von einem Computer-Bus enthält;
    eine zweite Lese/Schreib-Warteschlange, die Speicherreferenzen von einem Kernprozessor enthält; und
    wobei die Adress- und Befehlswarteschlange Folgendes umfasst:
    eine Hochprioritätswarteschlange, die Speicherreferenzen von Hochprioritätsaufgaben enthält.
  6. Steuerung nach Anspruch 5, wobei die Steuerlogik auf ein optimiertes Speicherbit und das Speicherreferenz-Verkettungsbit anspricht und wobei das Setzen des Speicherreferenz-Verkettungsbits bewirkt, dass der Zuteiler die Speicherreferenzen von einer aktuellen Warteschlange führt.
  7. Steuerung nach Anspruch 1, wobei der Zuteiler eine Zuteilungsrichtlinie hat, die verkettete Mikromaschinen-Speicherreferenzen favorisiert.
  8. Steuerung nach Anspruch 7, wobei der Zuteiler eine Zuteilungsrichtlinie hat, die verkettete Anforderungen abfertigt, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
  9. Steuerung nach Anspruch 1, wobei der Zuteiler eine Zuteilungsrichtlinie hat, die mit dem Untersuchen auf verkettete Mikromaschinen-Speicherreferenzanforderungen beginnt.
  10. Steuerung nach Anspruch 1, wobei die Zuteilungsrichtlinie die komplette Abfertigung von verketteten Speicheranforderungen zulässt.
  11. Steuerung nach Anspruch 5, wobei der Zuteiler, wenn das Speicherreferenz-Verkettungsbit gesetzt ist, die Abfertigung von Speicheranforderungen aus derselben Warteschlange fortsetzt, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
  12. Paralleler, Hardware-gestützter Multithread-Prozessor, der Folgendes umfasst:
    einen Universalprozessor, der Systemfunktionen koordiniert; und
    mehrere Mikromaschinen (22), die mehrere Hardware-Threads unterstützen; und
    eine Steuerung für einen Direktzugriffsspeicher (26), die Folgendes umfasst:
    Steuerlogik mit einem Zuteiler (91), der einen Status von ausstehenden Speicherreferenzen erfasst, um eine Speicherreferenz aus einer von mehreren Warteschlangen (90) von Speicherreferenzen auszuwählen, wobei die genannte Steuerlogik auf ein Speicherreferenz-Verkettungsbit anspricht, das, wenn es gesetzt ist, eine spezielle Handhabung von aneinander grenzenden Speicherreferenzen zulässt, wobei es die spezielle Handhabung zulässt, dass der Zuteiler dieselbe Warteschlange abfertigt, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
  13. Prozessor nach Anspruch 12, wobei die Steuerung bewirkt, dass konsekutive Speicherreferenzen von einem Code-Thread, bei dem das Speicherreferenz-Verkettungsbit gesetzt ist, kontinuierliche, auf die Byte-Grenze ausgerichtete Leseblöcke von diskontinuierlichen Speicherpuffern bilden.
  14. Prozessor nach Anspruch 12, wobei die Steuerung bewirkt, dass konsekutive Speicherreferenzen von einem Code-Thread, bei dem das Speicherreferenz-Verkettungsbit gesetzt ist, die Leistung optimieren, wenn konsekutive Datenschreibvorgänge auf derselben SDRAM-Seite erfolgen.
  15. Prozessor nach Anspruch 12, wobei das Setzen des Speicherreferenz-Verkettungsbits bewirkt, dass der Zuteiler eine Funktionseinheit auswählt, die zuvor Zugang zu einem Speichersystem angefordert hat.
  16. Verfahren zum Steuern des Zugriffs auf einen Gemeinschaftsspeicher, das die folgenden Schritte beinhaltet:
    Ermitteln, ob ein Speicherreferenz-Verkettungsbit gesetzt ist; und
    Auswählen einer Speicherreferenz aus einer von mehreren Warteschlangen von Speicherreferenzen auf der Basis einer Funktionseinheit, bei der das Speicherreferenz-Verkettungsbit gesetzt ist und die zuvor Zugang zu einem Speichersystem angefordert hat; wobei das Speicherreferenz-Verkettungsbit, wenn es gesetzt ist, eine spezielle Handhabung von aufeinander folgenden Speicherreferenzen zulässt und die spezielle Handhabung es einem Zuteiler gestattet, dieselbe Warteschlange abzufertigen, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
  17. Verfahren nach Anspruch 16, wobei das Auswählen verkettete Mikromaschinen-Speicherreferenzen gegenüber anderen Typen von Speicherreferenzanforderungen favorisiert.
  18. Verfahren nach Anspruch 17, wobei das Auswählen verkettete Anforderungen abfertigt, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
  19. Verfahren nach Anspruch 17, wobei das Auswählen mit dem Untersuchen auf verkettete Mikromaschinen-Speicherreferenzanforderungen beginnt.
  20. Vorrichtung, die ein maschinenlesbares Speichermedium mit ausführbaren Befehlen zum Steuern des Zugriffs auf einen Gemeinschaftsspeicher umfasst, wobei die Befehle die Maschine zu folgenden befähigen:
    Ermitteln, ob ein Speicherreferenz-Verkettungsbit gesetzt ist; und
    Auswählen einer Speicherreferenz aus einer von mehreren Warteschlangen von Speicherreferenzen auf der Basis einer Funktionseinheit, bei der das Speicherreferenz-Verkettungsbit gesetzt ist und die zuvor Zugang zu einem Speichersystem angefordert hat; wobei das Speicherreferenz-Verkettungsbit, wenn es gesetzt ist, eine spezielle Handhabung von aufeinander folgenden Speicherreferenzen zulässt und die spezielle Handhabung es einem Zuteiler gestattet, dieselbe Warteschlange abzufertigen, bis das Speicherreferenz-Verkettungsbit weggenommen wird.
HK03103312.2A 1999-12-28 2000-12-06 Distributed memory control and bandwidth optimization HK1051241B (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US473112 1999-12-28
US09/473,112 US6560667B1 (en) 1999-12-28 1999-12-28 Handling contiguous memory references in a multi-queue system
PCT/US2000/042663 WO2001048619A2 (en) 1999-12-28 2000-12-06 Distributed memory control and bandwidth optimization

Publications (2)

Publication Number Publication Date
HK1051241A1 HK1051241A1 (en) 2003-07-25
HK1051241B true HK1051241B (en) 2010-07-02

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