DE69226400T2

DE69226400T2 - Offsetstromleseverstärker

Info

Publication number: DE69226400T2
Application number: DE69226400T
Authority: DE
Inventors: Luigi I-20099 Sesto S. Giovanni Pascucci
Original assignee: SGS Thomson Microelectronics SRL; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SRL; STMicroelectronics lnc USA
Priority date: 1991-05-10
Filing date: 1992-05-05
Publication date: 1998-12-03
Anticipated expiration: 2012-05-06
Also published as: ITVA910012A0; JPH076592A; US5327379A; ITVA910012A1; IT1249809B; EP0514350B1; DE69226400D1; EP0514350A3; EP0514350A2; JP3307423B2

Description

Technisches Gebiet

Die vorliegende Erfindung bezieht sich auf eine Schaltung zum Lesen der in einer Zelle eines programmierbaren statischen Speichers, z. B. eines ROM- oder EPROM-Speichers, gespeicherten Informationen, entsprechend einem Differenzlesesystem, das einen Leseverstärker und eine Ausgangszwischenspeicherschaltung zum Speichern der extrahierten (gelesenen Daten) verwendet.

Hintergrund der Erfindung

Mit konstant zunehmender Packungsdichte der integrierten Halbleiterbausteine, der Reduktion der Größe der einzelnen Zellen statischer Speichermatrizen, der damit einhergehenden Abnahme der Betriebsstrompegel und des folglich vergrößerten Einflusses parasitärer elektrischer Faktoren der integrierten Strukturen empfiehlt sich die Verwendung einer Leseschaltung mit einer verbesserten Genauigkeit und Zuverlässigkeit, während eine hohe Geschwindigkeit sichergestellt wird.
Durch die Verwendung von Differenzleseverstärkern wird versucht, die Effekte aufgrund der "Prozeßstreuung", der Temperatur- und der Versorgungsspannungsschwankungen als Gleichtaktbeiträge auszugleichen. Ferner versuchen Leseverstärker des Modulationsstrom-Offset-Typs sowie des Ungleichgewichtstrom-Typs, das Leseverhalten vom Maximalwert zu befreien, der die Versorgungsspannung erreichen kann, und außerdem die Dimensionierung der Transistoren zu vereinfachen, die den Leseverstärker bilden, im Vergleich zum alternativen Lastungleichgewichtsystem.
Die erforderliche Steuerung des Ausganggleichtakts des hochverstärkenden Differenzleseverstärkers wird günstigerweise implementiert durch Verwendung eines Ausgangszwischenspeichers, in dem die extrahierten (gelesenen) Daten gespeichert werden können.
Der Artikel: "A High-Speed Parallel Sensing Architecture for Multi-Megabit Flash E²PROM's" von Kazuo Kopayashi u. a., IEEE Journal of Solid-State Circuits, 25. Februar 1990, Nr. 1, New York, offenbart eine zeitlich selbststeuernde dynamische Leseschaltung für ein sehr schnelles stabiles Lesen, in der der Differenzverstärker als Spaltenzwischenspeicher dient.
Der Artikel: "A 1-MBit CMOS EPROM with Enhanced Verification" von Roberto Gastaldi u. a., IEEE Journal of Solid- State Circuits, 23. Oktober 1988, Nr. 5, New York, S. 1150-1156, offenbart einen Hochgeschwindigkeits-EPROM- Speicher, bei dem die Leseschaltung einen Offsetstrom verwendet, um den Lesepunkt zu verschieben und während der Überprüfung eine höhere Schwellenverschiebung zu fordern.
Ein Leseverstärker mit diesen Eigenschaften ist relativ komplex und bleibt empfindlich gegenüber Störungen.

Zusammenfassung der Erfindung

Es ist eine Hauptaufgabe der vorliegenden Erfindung, einen verbesserten Leseverstärker des sogenannten Modulationsstrom-Offset-Typs oder des Strom-Offset-Typs zu schaffen, der ein vereinfachtes Schaltungslayout besitzt und eine reduzierte Anzahl von Komponenten verwendet, während er eine verbesserte Unempfindlichkeit gegenüber Störungen aufweist und eine hohe Operationsgeschwindigkeit und Zuverlässigkeit bietet.
Es ist eine weitere Aufgabe der Erfindung, einen Leseverstärker für einen programmierbaren Speicher zu schaffen, der kreuzgekoppelte Lasten besitzt, die ferner eine Zwischenspeicherschaltung zum Speichern der extrahierten Daten bilden, so daß sowohl eine Verstärkung als auch eine Ausgangsdatenspeicherfunktion durchgeführt wird. Grundsätzlich bilden bei den Leseverstärkerschaltungen dieser Erfindung dieselben Lastelemente der zwei Zweige oder Leitungen des Eingangsnetzes des Differenzleseverstärkers ferner die Lasten eines Differenzeingangstransistorpaares des Verstärkers und sind kreuzgekoppelt, wobei sie zusammen mit dem Differenzeingangstransistorpaar eine Zwischenspeicherschaltung zum Speichern der Ausgangsdaten bilden.
Die unterschiedlichen Merkmale und Vorteile der Schaltung der vorliegenden Erfindung werden deutlich beim Lesen der folgenden Beschreibung mehrerer bevorzugter Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Schaltbild eines Leseverstärkers des Modulationsstrom-Offset-Typs, gemäß einer ersten Ausführungsform der Erfindung.
Fig. 2 ist ein Zeitablaufdiagramm der Schaltung der Fig. 1 während eines Lesezyklus.
Fig. 3 ist ein Schaubild der Operationseigenschaften des Leseverstärkers der Fig. 1.
Fig. 4 ist ein Schaltbild eines Leseverstärkers des Stromungleichgewicht-Typs, gemäß einer alternativen Ausführungsform der vorliegenden Erfindung.
Fig. 5 ist ein Schaubild der Schaltung der Fig. 4 während eines Lesezyklus.
Fig. 6 ist ein Schaubild der Operationseigenschaften des Leseverstärkers der Fig. 4.
Fig. 7 ist ein Schaltbild einer weiteren Ausführungsform eines Strom-Offset-Leseverstärkers gemäß der Erfindung.
Fig. 8 ist ein Zeitablaufdiagramm der Schaltung der Fig. 7 während eines Lesezyklus.
Fig. 9 ist ein Schaubild der Operationseigenschaften des Strom-Offset-Leseverstärkers der Fig. 7.

Genaue Beschreibung der Erfindung

Eine erste Ausführungsform der Schaltung der Erfindung, nämlich ein Modulationsstrom-Offset-Typ, ist in Fig. 1 gezeigt. In der unteren Hälfte des Schaltbildes ist in schematischer Weise die Organisation einer Speichermatrix gezeigt, die in Zeilen (Wortleitungen) und Spalten (Bitleitungen) von Zellen organisiert ist. Von der "Matrixseite" können die unterschiedlichen Spalten (Matrixbitleitung) über einen Multiplexer, der mit dem Bus COL.SELECT angesteuert wird, einzeln ausgewählt werden. Eine Referenzbitleitung BLr (Referenzbitleitung), enthält ungenutzte Speicherzellen, die als Referenzelemente zum Bestimmen des Zustands der programmierbaren Zellen der Bitleitungen der Speichermatrix dienen.
Der obere Abschnitt des Schaltbildes zeigt eine Leseschaltung, die gemäß der Erfindung aufgebaut ist und die einen einstufigen Differenzverstärker verwendet, der von einem Paar von Eingangstransistoren TDN und TDR und von einer Stromquelle TS gebildet wird, die eingeschaltet oder ausgeschaltet werden kann. Die entsprechenden Lastelemente, die im gezeigten Beispiel zwei p-Kanal-Transistoren TLM und TLR sind, sind kreuzgekoppelt, um zusammen mit den Eingangstransistoren des Differenzverstärkers TDN und TDR ferner eine Zwischenspeicherschaltung zum Speichern derjenigen Ausgangsdaten zu bilden, die von dem an den Ausgangsknoten OUTM und OUTR der Leseschaltung anliegenden Signal dargestellt werden.
Hierbei bilden die gleichen Lasten TLM und TLR des Ausgangszwischenspeichers auch die Lasten des Referenzzweiges und des Zweiges, der die auszulesende, ausgewählte Matrixzelle enthält, eines Eingangsnetzes des Differenzleseverstärkers. Im gezeigten Beispiel sind diese Zweige durch die Referenzleitung BLr und durch die ausgewählte Matrixseitenbitleitung BLm dargestellt. Die zwei Leitungen des Eingangsnetzes des Differenzleseverstärkers werden bei der Vorbereitung eines wirklichen Leseschrittes über die Schalter TPM und TPR vorgeladen, die die entsprechende Leitung für ein vorgegebenes Zeitintervall vorübergehend mit der Versorgungsspannung verbinden, um die den beiden Eingangsleitungen des Differenzleseverstärkers zugeordneten Kapazitäten auf zuladen.
Es können zwei NICHT-ODER-Gatter CM und CR, die durch eine Kaskodenschaltung gebildet werden können, verwendet werden, um den Betriebspunkt des Leseverstärkers einzustellen, indem ein schnelles Vorladen der zwei Leitungen des Eingangsnetzes über die entsprechenden Schalter TPM und TPR und gleichzeitig die kapazitive Entkopplung der Eingangsleitungen von den Ausgangsknoten des Leseverstärkers OUTM und OUTR mittels der Durchgangstransistoren TCM und TCR zu steuern. An einen Eingangsknoten jedes der NICHT-ODER-Gatter wird ein erstes Zeitgebersignal ΦEN angelegt, das ferner an einen Steueranschluß der Stromquelle TS angelegt wird, die den Leseverstärker freigibt. Ein erster Schalter TEC ermöglicht das Egalisieren des Ausgangsknotens der zwei Kaskodenschaltungen CM und CR während des Vorladeschritts der Eingangsleitungen, während der zweite Schalter TES das Egalisieren der Eingangsleitungen während des Vorladeschrittes ermöglicht. Ein zweites Zeitgebersignal ΦPC wird an die Steueranschlüsse der beiden Egalisierungsschalter TEC und TES angelegt. Schließlich bestimmt dieses zweite Zeitgebersignal ΦPC den Beginn einer Lesephase am Ende der Vorladephase der Leitungen, indem es die entsprechenden Egalisierungswege unterbricht, d. h. indem es die Schalter TEC und TES öffnet. Der Schalter TEL, der zwischen den zwei Ausgangsknoten der Leseschaltung angeschlossen ist, verharrt in einem Zustand der wesentlichen Egalisierung der Lastelemente TLM und TLR der Leseschaltung, bis die abschließende Auswertungsphase eines Lesezyklus erreicht ist, wenn sich nämlich der Schalter TEL durch das entsprechende Zeitgebersignal ΦEQ öffnet, um eine volle Entwicklung einer Potentialdifferenz zwischen den Ausgangsknoten OUTM und OUTR zu ermöglichen.
Im folgenden wird die Operation der Schaltung der Fig. 1 beschrieben.
Die Form der verschiedenen Signale der Schaltung während eines vollständigen Lesezyklus, wie oben beschrieben, ist im Schaubild der Fig. 2 gezeigt.
Der Ruhezustand der Leseschaltung, der durch einen Null- Leistungsverbrauch gekennzeichnet ist, wird durch die drei Zeitgebersignale ΦEN, ΦPC und ΦEQ bestimmt, die alle gleichzeitig einen logischen Hochpegel ("1") annehmen, und stellt den natürlichen Zustand dar, bei dem jeder neue Lesezyklus beginnt und zu dem das System zurückkehrt, nachdem die Daten extrahiert worden sind. In diesem Ruhezustand sind die Ausgangsknoten der zwei NICHT-ODER-Gatter CM und CR durch das auf Hochpegel liegende ΦEN auf Massepotential gezogen. Die Ausgangsknoten OUTM und OUTR befinden sich auflogisch entgegengesetzten Pegeln: "1" und "0" oder umgekehrt, entsprechend den zuletzt extrahierten Daten, die von der Schaltung gespeichert werden. Ein Leistungsverbrauch von 0 ist aufgrund der Wirkung von ΦEN auf die Kaskoden CM und CR möglich, wobei außerdem das andere Zeitgebersignal ΦEQ, das auf logischem Hochpegel gehalten wird, jeden möglichen Pfad zwischen den Versorgungsknoten und Masse (VCC- GNT) unterbricht.
Ein neuer Lesezyklus beginnt mit dem Schalten der Steuersignale ΦEN und ΦEQ von "1" auf "0", was die Kaskoden CM und CR freigibt, wodurch diesen ermöglicht wird, ein schnelles Vorladen der Kapazitäten der Referenzleitung BLr und der ausgewählten Matrixbitleitung Blm zu bewirken, bis der Sollarbeitspunkt des Leseverstärkers erreicht ist. Gleichzeitig werden verschiedene Knoten im System auf verschiedenen Pegeln egalisiert: z. B. auf dem in Fig. 2 gezeigten Pegel für die Knoten OUTM und OUTR; auf dem für die Ausgangsknoten der zwei Kaskodenschaltungen CM und CR gezeigten Pegel; und auf dem für die Bitleitungen BLr und BLm gezeigten Pegel. Die Schaltungselemente sind so bemessen und ausgelegt, daß am Ende der schnellen Vorladeperiode die Knoten OUTM und OUTR, entsprechend egalisiert, ein Potential annehmen, das über die Lasten TLM und TLR die Summe der Ströme liefern kann, die von den ausgewählten Zellen der Matrixleitung und der Referenzleitung gezogen werden.
Sobald die Ausbreitung irgendeines Steuersignals inner halb der Schaltung als abgeschlossen angesehen werden kann, wird dieser erste Schritt des Lesezyklus beendet, indem das Steuersignal ΦFC von "1" auf "0" umgeschaltet wird, so daß eine Vorauswertungs- oder Unterscheidungsphase des Zustands der ausgewählten Zellen eingeleitet wird, der nur relativ kleine Potentialveränderungen an den Knoten OUTM und OUTR und an den Ausgangsknoten der NICHT-ODER-Gatter (Kaskoden) CM und CR erzeugt, allerdings in einer extrem kurzen Zeitperiode, aufgrund der von der Schaltung der Erfindung gebotenen Entwurfsfreiheit für die Auslegung der Komponenten des Eingangsnetzes, so daß irgendeine ungünstige Potentialverschiebung der Bitleitungen BLm und BLr während dieser kritischen Unterscheidungsphase wirksam minimiert wird.
Der Auswertungsschritt wird abgeschlossen durch Umschalten des Steuersignals ΦEQ von "0" auf "1", was kurz nach dem Umschalten des Steuersignals ΦPC stattfindet. Wenn dieses Ereignis stattfindet, entwickelt sich die kleine Potentialdifferenz, die an den Knoten OUTM und OUTR vorhanden ist, schnell zuerst in Richtung der Asymptoten VCC - (VBL - VBR) und anschließend in Richtung zu den Asymptoten VCC - GND nach dem Zurückschalten des Steuersignals ΦEN von "0" auf "1", was unmittelbar nach dem Schalten des Steuersignals ΦEQ stattfindet. Diese Folge von Ereignissen, neben dem Digitalisieren und Speichern der extrahierten Daten, setzt das System automatisch in den Ruhezustand zurück, der durch einen Null-Stromverbrauch gekennzeichnet ist.
Selbstverständlich finden die obenbeschriebenen Ereignisse in einer kurzen Zeitperiode statt, wobei der gesamte Zyklus in weniger als einer Sekunde stattfindet, wodurch eine extrem kurze Lesezeit erreicht wird.
Der vom System gezogene Strom wird, nachdem die Vorladephase beendet ist, vollständig über die Lasten TLM und TLR zur Verfügung gestellt, um das gesamte Stromsignal des Systems auf die Lastelemente zu konzentrieren. Die besondere kreuzgekoppelte Verbindung der Lasten TLM und TLR verleiht dem Leseverstärker eine positive Rückkopplung, die die Verstärkungsfähigkeit ohne den Bedarf weiterer Verstärkerstufen verbessert.
Die Lastelemente TLM und TLR sowie das Differenzeingangstransistorpaar TDM und TDR sind in der letzten Phase des Lesezyklus so konfiguriert, daß sie eine Zwischenspeicherschaltung bilden, die die extrahierten Daten speichern kann und außerdem irgendwelche Gleichtaktstörungen effektiv unterdrückt, wodurch der Leseverstärker besonders unempfindlich gegenüber Störungen und anderen möglichen Ursachen der Instabilität gemacht wird.
Das Referenzsystem des Leseverstärkers der Fig. 1 zum Unterscheiden des Zustands einer ausgewählten Matrixzelle (unbenutzt oder programmiert) verwendet einen MOS-Transistor TOF, der funktionell der ausgewählten Matrixleitung zugeordnet ist. Der Transistor TOF ist ein strommodulierender Transistor, der funktionell mit der zu lesenden Bitleitung verbunden ist. Der Transistor TOF ist so bemessen und ausgelegt, daß er unter jeder Bedingung der Versorgungsspannung einen Strom erzeugen kann, der gleich der Hälfte des von einer unbenutzten Zelle gezogenen Stroms ist, und kann gemäß einer Offset-Technik ausgelegt sein, die als "Modulationsstrom"-Offsettechnik bezeichnet wird, die Fachleuten allgemein bekannt ist.
In der Schaltung ist:
Ivm der von einer unbenutzten Matrixzelle gezogene Strom;
Ivr der von einer unbenutzten Referenzzelle gezogene Strom;
Ipm der von einer programmierten Matrixzelle gezogene Strom;
Iv der von einer generischen unbenutzten Zelle gezogene Strom; und
Iof der Offsetstrom;
wobei die Schaltungen so ausgelegt sind, daß gilt:
Ivm = Ivr = Iv
Iof = Iv/2 (Offsetstrom)
Ipm = 0
Das folgende System von Stromungleichungen leistet die Unterscheidung:
Ivm + Iof > Ivr für eine ausgewählte unbenutzte Zelle;
Ipm + lof < Ivr für eine ausgewählte programmierte Zelle;
Iv + Iv/2 > Iv für eine ausgewählte unbenutzte Zelle;
und
0 + Iv/2 < Iv für eine ausgewählte programmierte Zelle.
Die Kurven, die die obigen Ungleichungen charakterisieren, sind im Schaubild der Fig. 3 gezeigt.
Unter den Hauptvorteilen des Leseverstärkers der Erfindung können folgende genannt werden:
i) Verwenden einer reduzierten Anzahl von Komponenten und Verstärkerstufen durch Ausführen der Funktion des Speicherns der extrahierten Daten innerhalb der Struktur des Differenzleseverstärkers;
ii) die einzigen leistungsverbrauchenden Strukturen sind die Kaskodenschaltungen, die die zwei NICHT-ODER- Gatter bilden, die während des Bewertungsschritts gesperrt sind;
iii) die Lastelemente sind ein integraler Bestandteil sowohl des Leseverstärkers als auch des diesem zugeordneten Ausgangszwischenspeichers; dies verbessert die Unempfindlichkeit gegenüber Störungen während und nach einem Lesezyklus;
iv) eine sofortige Entkopplung der großen Kapazitäten der Bitleitungen und des Multiplexers (d. h. der Struktur, die die Auswahl des Pfades zu einer ausgewählten auszulesenden Matrixzelle durchführt) während des kritischen Unterscheidungsschrittes wird durch die Schaltung sichergestellt, wodurch die Geschwindigkeit und Zuverlässigkeit verbessert werden;
v) gute Empfindlichkeit und Geschwindigkeit aufgrund der kreuzgekoppelten Verbindung der Lasten;
vi) die Schaltung besitzt weniger Entwurfseinschränkungen als bekannte Schaltungen und bleibt auch bei Vorhandensein großer Schwankungen der Strompegel betriebsbereit, indem unerwünschte Sättigungsbedingungen verhindert werden;
vii) die Schaltung ist an sich geeignet für einen Betrieb in Speichervorrichtungen, die sehr hohe Vorspannungspegel der Leitungen erfordern.
Eine alternative Ausführungsform der Schaltung der Erfindung ist in Fig. 4 gezeigt. In dieser alternativen Ausführungsform ist mit der zu lesenden Bitleitung kein strommodulierender Transistor funktionell verbunden, wie im vorher beschriebenen Beispiel, statt dessen ist auf eine andere Weise eine Stromungleichgewichtsbedingung implementiert, wie im folgenden beschrieben wird.
Strukturell ist die Leseschaltung im wesentlichen der in Fig. 1 gezeigten Schaltung ähnlich, was durch Verwenden derselben Bezugszeichen zum Identifizieren der verschiedenen, funktionell ähnlichen Komponenten der beiden Schaltungen verdeutlicht wird.
Im Unterschied zur Schaltung der Fig. 1 ist sowohl für die Referenzbitleitung BLr als auch die ausgewählte Matrixbitleitung BLm während des schnellen Vorladeschritts des Lesezyklus ein zweiter Verbindungsweg zur Versorgungsspannungsschiene vorgesehen. Dieser zusätzliche Weg wird vom Schalter TCR' im Fall der Referenzbegleitung BLr und durch einen zweiten Schalter Tpc, der funktionell in Serie mit dem Schalter TCM' geschaltet ist und vom Zeitsteuersignal ΦPC angesteuert wird, für den Fall der ausgewählten Matrixbitleitung BLm gesteuert. Außerdem ist ein p-Kanal-Transistor TLM' bzw. TLR' als Lastelement in jedem der zwei zusätzlichen Verbindungswege mit der Versorgungsspannungsschiene der Referenzleitung bzw. der ausgewählten Leitung verbunden.
Im Unterschied zu bekannten Strom-Offset-Schaltungen, die normalerweise einen Lasttransistor (TCR) der doppelten Größe des anderen (dualen) Lasttransistors (TLM) verwenden und die somit eine Symmetrie der zwei Zweige des Eingangsnetzes des Leseverstärkers ausschließen, erlaubt das Hinzufügen dieser zwei zusätzlichen Verbindungspfade zur Stromversorgung das Beibehalten einer virtuell perfekten Symmetrie der Größe der Transistoren, die die Operation der Schaltung auch als Ausgangszwischenspeicher ermöglicht.
Die Operation der Leseschaltung der Fig. 4 wird im folgenden beschrieben.
Die Form der verschiedenen Signale der Schaltung der Fig. 4 während eines vollständigen Lesezyklus, wie hier beschrieben, ist im Schaubild der Fig. 5 gezeigt.
Der Ruhezustand der Leseschaltung, der durch einen Null- Leistungsverbrauch gekennzeichnet ist, wird durch die drei Zeitgebersignale ΦEN, ΦPC und ΦEQ bestimmt, die alle auf logischem Hochpegel ("1") liegen, und stellt den natürlichen Zustand dar, bei dem jeder neue Lesezyklus beginnt und zu dem das System nach dem Extrahieren der Daten zurückkehrt. In diesem Ruhezustand werden die Ausgangsknoten der zwei NICHT-ODER-Gatter CM und CR durch ΦEN auf Massepotential gezogen. Die Ausgangsknoten OUTM und OUTR befinden sich auf logisch entgegengesetzten Pegeln: "1" und "0" oder umgekehrt, entsprechend den zuletzt extrahierten Daten, die von der Schaltung gespeichert werden. Ein Leistungsverbrauch von 0 ist aufgrund der Wirkung von ΦEN auf die Kaskoden CM und CR möglich, wobei außerdem das andere Zeitgebersignal ΦEQ, das auf einem logischen Hochpegel gehalten wird, jeden möglichen Pfad zwischen dem Versorgungsspannungsknoten und Masse (VCC-GND) unterbricht.
Ein neuer Lesezyklus beginnt mit dem Schalten der Steuersignale ΦEN und ΦEQ von "1" auf "0", was die Kaskoden CM und CR freigibt, wodurch diesen ermöglicht wird, ein schnelles Vorladen der Kapazitäten der Referenzleitung BLr und der ausgewählten Matrixbitleitung Blm zu bewirken, bis der Sollarbeitspunkt des Leseverstärkers erreicht ist. Gleichzeitig werden verschiedene Knoten im System auf verschiedenen Pegeln egalisiert: z. B. auf dem in Fig. 5 gezeigten Pegel für die Knoten OUTM und OUTR; auf dem für die Ausgangsknoten der zwei Kaskodenschaltungen CM und CR gezeigten Pegel; und auf dem für die Bitleitungen BLr und BLm gezeigten Pegel. Am Ende der schnellen Vorladeperiode nehmen die entsprechend egalisierten Knoten OUTM und OUTR ein Potential an, das über die Lasten TLM, TLR und TLM', TLR' die Summe der Ströme liefern kann, die von den ausgewählten Zellen der Matrixleitung und der Referenzleitung gezogen werden. Sobald die Ausbreitung irgendeines Steuersignais innerhalb der Schaltung als abgeschlossen betrachtet werden kann, wird dieser erste Schritt des Lesezyklus beendet durch Umschalten des Steuersignals ΦPC von "1" auf "0", was den zusätzlichen Verbindungsweg der ausgewählten Matrixbitleitung zur Versorgungsspannung und die Egalisierungswege zwischen den Ausgangskonten der zwei Kaskoden CM und CR und den zwei Leitungen BLm und BLr unterbricht, so daß eine Vorauswertungsphase des Zustands der ausgewählten Zelle eingeleitet wird, die nur relativ kleine Potentialänderungen an den Knoten OUTM und OUTR und an den Ausgangsknoten der NICHT-ODER-Gatter (Kaskoden) CM und CR erzeugt, allerdings in einer extrem kurzen Zeitperiode, aufgrund der von der Schaltung der Erfindung gebotenen Entwurfsfreiheit bei der Bemessung der Komponenten des Eingangsnetzes, um irgendeine unerwünschte Potentialverschiebung der Bitleitungen BLm und BLr während dieser Unterscheidungsphase wirksam zu minimieren.
Der Auswertungsschritt wird abgeschlossen durch Umschalten des Steuersignals ΦEQ von "0" auf "1", was kurz nach dem Umschalten des Steuersignals ΦPC stattfindet. Wenn dieses Ereignis stattfindet, entwickelt sich die kleine Potentialdifferenz, die an den Knoten OUTM und OUTR vorhanden ist, schnell zuerst in Richtung der Asymptoten VCC - (VBL - VBR) und anschließend in Richtung zu den Asymptoten VCC - GND nach dem Zurückschalten des Steuersignals ΦEN von "0" auf "1", was unmittelbar nach dem Schalten des Steuersignals ΦEQ stattfindet. Diese Folge von Ereignissen, neben dem Digitalisieren und Speichern der extrahierten Daten, setzt das System automatisch in den Ruhezustand zurück, der durch einen Null-Stromverbrauch gekennzeichnet ist.
Selbstverständlich finden die obenbeschriebenen Ereignisse in einer kurzen Zeitperiode statt, wobei der gesamte Zyklus in weniger als einer Sekunde stattfindet, wodurch eine extrem kurze Lesezeit erreicht wird.
Der vom System gezogene Strom nach Beendigung der anfänglichen Vorladephase und der Unterscheidungsphase wird über die Lasten TLM und TLR geliefert, um das gesamte Stromsignal des Systems auf die Lastelemente des Leseverstärkers zu konzentrieren.
Die besondere kreuzgekoppelte Verbindung der Lasten TLM und TLR verleiht dem Leseverstärker eine positive Rückkopplung, die die Verstärkungsfähigkeit ohne den Bedarf weiterer Verstärkerstufen verbessert.
Die Lastelemente TLM und TLR sowie das Differenzeingangstransistorpaar TDM und TDR sind in der letzten Phase des Lesezyklus so konfiguriert, daß sie eine Zwischenspeicherschaltung bilden, die die extrahierten Daten speichern kann und außerdem irgendwelche Gleichtaktstörungen effektiv unterdrückt, wodurch der Leseverstärker besonders unempfindlich gegenüber Störungen und anderen möglichen Ursachen der Instabilität gemacht wird.
Das Referenzsystem der Leseschaltung der Fig. 4 unterscheidet sich von demjenigen der Schaltung der Fig. 1. Um dem Leseverstärker zu ermöglichen, den Zustand einer ausgewählten Matrixzelle (unbenutzt oder programmiert) zu unterscheiden, wird durch Öffnen des Schalters TPC ein Stromungleichgewicht in der Lastenebene implementiert, das andererseits virtuell identisch bleiben muß, um eine korrekte Operation der Schaltung auch als Ausgangszwischenspeicher zu ermöglichen, wodurch am Ende der schnellen Vorladephase die zusätzliche Stromverteilung des sekundären oder zusätzlichen Vorladepfades über die für das Lesen ausgewählte Matrixbitleitung, die durch den Schalter TCM' gesteuert wird und mit einer Last TLM' versehen ist, unterbrochen wird.
In der Schaltung der Fig. 4 ist:
Ivm der von einer unbenutzten Matrixzelle gezogene Strom;
Ivr der von einer unbenutzten Referenzzelle gezogene Strom;
Ipm der von einer programmierten Matrixzelle gezogene Strom;
Iv der von einer generischen unbenutzten Zelle gezogene Strom;
Ilm der von der Last auf der Matrixseite TLM gezogene Strom;
Ilr der von der Last auf der Referenzseite TLR gezogene Strom;
Ilr' der von der Ungleichgewichtslast TLR' auf der Referenzseite gezogene Strom;
Icm der Strom über den Durchgangstransistor TCM
Icr der Strom durch den Durchgangstransistor TCR
Icr' der Strom durch den Durchgangstransistor TCR', wobei gilt:
Ivm = Ivr = Iv
Ipm = 0
Ivm = Icmv
Ivp = Icmp
Ivr = Icr + Icr'
Icr = Icr'
Icr = Ivr/2
Das folgende System von Ungleichungen leistet die Unterscheidung:
Icmv > Icr für eine ausgewählte unbenutzte Zelle;
Icmp < Icr für eine ausgewählte programmierte Zelle;
Ivm > Ivr/2 für eine ausgewählte unbenutzte Zelle;
Ipm < Ivr/2 für eine ausgewählte programmierte Zelle;
Iv > Iv/2 für eine ausgewählte unbenutzte Zelle; und
0 < Iv/2 für eine ausgewählte programmierte Zelle.
Die Kurven, die die obigen Ungleichungen charakterisieren, sind im Schaubild der Fig. 6 gezeigt.
Auch im Fall der alternativen Ausführungsform der Fig. 4 bietet die Leseschaltung der Erfindung dieselben Vorteile wie die Schaltung der Fig. 1.
Eine Strom-Offset-Typ Ausführungsform der Leseschaltung der Erfindung kann ferner in einer einfacheren Form als derjenigen der Fig. 4 verwirklicht werden.
Bei dieser weiteren Ausführungsform werden die Strom- Offset-Elemente in den zwei Zweigen des Eingangsnetzes des Leseverstärkers von den Transistoren TPC und TPM auf der Matrixseite und vom Transistor TPR auf der Referenzseite gebildet.
Die Operation der Leseschaltung der Fig. 7 ist im wesentlichen derjenigen der Schaltung der Fig. 4 ähnlich, wie für einen Fachmann offensichtlich ist. Eine weitere Wiederholung einer detaillierten Beschreibung der Operation der Schaltung erscheint deshalb überflüssig.
Auch bei dieser alternativen Ausführungsform wird die Fähigkeit zur Unterscheidung des Zustands einer ausgewählten Zelle (unbenutzt oder programmiert) erreicht mittels eines Stromoffsets durch die Lastelemente TLM und TLR, die andererseits weiterhin sowohl in den Abmessungen als auch in der Geometrie konsequent identisch sein müssen, um eine richtige Funktion der Zwischenspeicherstruktur zu ermöglichen. Eine solche Stromoffset-Technik wird verwirklicht durch Versetzen des MOS-Transistors TPC in einen AUS-Zustand, wobei auf diese Weise am Ende der Vorladephase die zusätzliche Stromverteilung unterbrochen wird, die vom zusätzlichen Verbindungsweg zur Stromversorgung über die Transistoren TPC und TPM der Leitung des Eingangsnetzes relativ zu der für das Lesen ausgewählten Matrixzelle zur Verfügung gestellt wird.
Das Referenzsystem der Leseverstärkerschaltung der Fig. 7 wird im folgenden beschrieben.
Gegeben ist:
Ivm der von einer unbenutzten Matrixzelle gezogene Strom;
Ivr der von einer unbenutzten Referenzzelle gezogene Strom;
Ipm der von einer programmierten Matrixzelle gezogene Strom;
Iv der von einer generischen unbenutzten Zelle gezogene Strom;
Ilm der von der Last auf der Matrixseite TLM gezogene Strom;
Ilr der von der Last auf der Referenzseite TLR gezogene Strom;
Icm der Strom durch den Durchgangstransistor TCM;
Icr der Strom durch den Durchgangstransistor TCR;
Ipr der Strom durch den Durchgangstransistor TPR;
wobei:
Ivm = Ivr = Iv;
Ipm = 0;
Icm = Ivm = Iv, Strom über den Durchgangstransistor Tcm mit einer ausgewählten unbenutzten Zelle;
Icm = Ipm = 0, Strom durch den Durchgangstransistor Tcm mit einer ausgewählten programmierten Zelle;
Ipr = Icr, was impliziert, daß TCR = TPR;
woraus sich ergibt:
Ivr = Icr + Ipr;
Ivr = 2Icr = Icmv;
Ivr = 2Ipr = Icmv;
Das folgende System von Ungleichungen leistet die Unterscheidung:
Icmv > Icr ausgewählte unbenutzte Zelle;
Icmp < Icr ausgewählte programmierte Zelle;
Ivm > Ivr/2 ausgewählte unbenutzte Zelle;
Ipm < Ivr/2 ausgewählte programmierte Zelle;
Iv > Iv/2 ausgewählte unbenutzte Zelle; und
0 < Iv/2 ausgewählte programmierte Zelle.
Die Form der relevanten Signale während eines vollständigen Lesezyklus ist im Schaubild der Fig. 8 gezeigt, wobei die Eigenschaften des Unterscheidungssystems im Schaubild der Fig. 9 gezeigt sind.
Die Leseverstärkerschaltung der Fig. 7 bietet im wesentlichen ebenfalls dieselben Vorteile wie die Schaltungen der vorangehenden Ausführungsformen.

Claims

1. Differenzleseverstärker des Strom-Offset-Typs, mit einem paar von Eingangstransistoren (TDM, TDR) eines ersten Leitertyps, die jeweils erste und zweite Stromanschlüsse und einen Steueranschluß besitzen, wobei die Steueranschlüsse mit dem entsprechenden ersten Stromanschluß des anderen Eingangstransistors kreuzgekoppelt sind, die entsprechenden Steueranschlüsse einen ersten Eingangsknoten und einen zweiten Eingangsknoten bilden, die mit einer ersten Leitung (Referenzbitleitung) verbunden werden können, die wenigstens eine Referenzzelle (TVR1, TVR2) enthält, sowie mit einer zweiten Leitung, die eine ausgewählte Speicherzelle (TVM, TPM) enthält, wobei jeder Eingangsknoten operativ mit einer Versorgungsspannungsschiene über einen im wesentlichen identischen Lasttransistor (TLM, TLR) eines zweiten Leitertyps verbunden ist, wobei die Lasttransistoren im wesentlichen identisch sind, und wobei ein Vorspannungsstromgenerator (TS) funktionell zwischen dem zweiten Stromanschluß jedes Eingangstransistors (TDM, TDR) und einem Masseknoten angeschlossen ist und einen Steueranschluß besitzt, an den ein zweites Zeitgebersignal (ΦEN) angelegt wird, wobei

die Steueranschlüsse der Lasttransistoren (TLM, TLR) mit den Eingangsknoten des Verstärkers kreuzgekoppelt sind und mit einem entsprechenden Ausgangsknoten (OUTM, OUTR) verbunden sind;

ein Rücksetzschalter (TEL) zwischen den Ausgangsknoten angeschlossen ist und einen Steueranschluß besitzt, an den ein erstes Zeitgebersignal (ΦEQ) angelegt wird;

die Lasttransistoren (TLM, TLR) die Lasten der zwei Eingangstransistoren (TDM, TDR) des Differenzleseverstärkers während einer Unterscheidungsphase eines Lesezyklus bilden und zusammen mit dem Eingangstransistor (TDM, TDR) einen Zwischenspeicher zum Speichern der extrahierten Daten während einer letzten Phase des Lesezyklus bilden.

2. Leseverstärker nach Anspruch 1, der ferner umfaßt:

elektrische Wege, die funktionell jede der Leitungen mit der Versorgungsspannungsschiene und dem entsprechenden Eingangsknoten verbinden, wobei die Wege durch wenigstens ein paar von Schaltern, einem Verbindungsschalter (TPM, TPR) zwischen der Versorgungsspannungsschiene und der entsprechenden Leitung und einem Entkopplungsschalter (TCM, TCR) zwischen dem entsprechenden Eingangsknoten unter der Leitung, gesteuert werden, wobei jedes paar von Schaltern (TPM-TCM, TCR-TPR) von einer Steuergatterschaltung (CM, CR) angesteuert wird, die einen Ausgangsknoten besitzt, der mit den Steueranschlüssen der Schalter verbunden ist, sowie einen ersten Eingangsknoten, der mit der entsprechenden Leitung verbunden ist, und einen zweiten Eingangsanschluß, an den das zweite Zeitgebersignal (ΦEN) angelegt wird;

einen ersten Ausgleichsschalter (TES), der funktionell zwischen den zwei Leitungen angeschlossen ist, sowie einen zweiten Ausgleichsschalter (TEC), der funktionell zwischen den Ausgangsknoten der Steuergatterschaltungen (CM, CR) angeschlossen ist, die durch ein drittes Zeitgebersignal (ΦPC) angesteuert werden;

eine Bewertungsphase eines Lesezyklus, die nach dem Öffnen der zwei Ausgleichsschalter (TES, TEC) eingeleitet wird.

3. Leseverstärker nach Anspruch 2, bei dem die Steuergatterschaltung (CM, CR) ein NICHT-ODER-Gatter ist.

4. Leseverstärker nach Anspruch 3, bei dem das NICHT-ODER-Gatter eine Kaskodenschaltung ist.

5. Leseverstärker mach Anspruch 2, bei dem eine Stromquelle (TOF) einen Strom erzeugen kann, der halb so groß ist wie der Strom, der von einer unbenutzten Speicherzelle gezogen wird, wobei ein Offset-Strom über diejenige Leitung (Matrixbitleitung) gezogen wird, die die auszulesende ausgewählte Speicherzelle enthält.

6. Leseverstärker nach Anspruch 2, der ferner einen sekundären elektrischen Weg enthält, der funktionell jede der Leitungen mit der Versorgungsspannungsschiene verbindet, wobei jeder der sekundären Wege mit einer identischen Last (TLM', TLR') versehen ist und mittels eines Schalters (TCM', TCR') gesteuert wird, der durch die entsprechende Steuergatterschaltung (CM, CR) angesteuert wird, die zwischen der Last (TLM', TLR') und der entsprechenden Leitung (Matrixbitleitung, Referenzbitleitung) angeschlossen ist;

der sekundäre elektrische Weg die Leitung, die die zu lesende ausgewählte Speicherzelle enthält, einen zweiten Schalter (TPC) besitzt, der vom dritten Zeitsteuersignal (ΦPC) angesteuert wird, um eine Stromoffsetbedingung zwischen den zwei Leitungen am Ende einer Vorladephase eines Lesezyklus zu ermitteln.

7. Leseverstärker nach Anspruch 1, bei dem die Lasten (TLM, TLR, TLM', TLR') und der Rücksetzschalter (TEL) P-Kanal-Transistoren sind.

8. Leseverstärker nach Anspruch 5, bei dem die identischen Lasten (TLM', TLR') der sekundären elektrischen Wege ebenfalls mit den kreuzgekoppelten Lasten (TLM, TLR) des Differenzleseverstärkers und des Ausgangszwischenspeichers identisch sind.

9. Leseverstärker nach Anspruch 1, mit:

einem Speicherbitleitungs-Leseknoten und einem Referenzbitleitungs-Leseknoten;

wobei die Eingangstransistoren (TDM, TDR) kreuzgekoppelt sind und das Gatter des ersten Transistors (TDR) und der Drain-Anschluß des anderen Transistors (TDM) mit dem Speicherbitleitungs-Leseknoten verbunden sind und das Gatter des anderen Transistors (TDM) und der Drain-Anschluß des ersten Transistors (TDR) mit dem Referenzbitleitungs-Leseknoten verbunden sind;

die zwei identischen Lasttransistoren (TLM, TLR) zwischen einem ausgewählten Versorgungsspannungspotential und dem Speicherbitleitungs-Leseknoten und dem Referenzbitleitungs-Leseknoten angeschlossen sind, wobei deren Gatter mit dem entsprechenden Referenzbitleitungs-Leseknoten bzw. dem Speicherbitleitungs-Leseknoten verbunden sind; und

ein getakteter Transistor (TEL) den Rücksetzschalter bildet und die Gatter der zwei identischen Lasttransistoren (TLM, TLR) kurzschließt, wenn der getaktete Transistor (TEL) so getaktet wird, daß er leitend wird, und die Gatter der identischen Lasttransistoren voneinander isoliert, wenn er so getaktet wird, daß er nichtleitend wird.

10. Leseverstärker nach Anspruch 9, der ferner enthält:

ein paar von Durchgangstransistoren (TCM, TCR), die jeweils zwischen der Speicherbitleitung und dem Speicherbitleitungs-Leseknoten bzw. der Referenzbitleitung und dem Referenzbitleitungs-Leseknoten angeschlossen sind; und

ein paar von NICHT-ODER-Gattern (CM, CR), von denen jeweils ein Eingang getaktet ist und der andere Eingang mit der Speicherbitleitung bzw. der Referenzbitleitung verbunden ist, und deren Ausgänge jeweils mit dem Gatter des entsprechenden Durchgangstransistors (TCM, TCR) verbunden sind.

11. Leseverstärker nach Anspruch 10, der ferner enthält:

ein Paar von Vorlade-Schalttransistoren (TPM, TPR), die zwischen einem ausgewählten Einzelspannungspotential und der Speicherbitleitung und der Referenzbitleitung angeschlossen sind und deren Gate jeweils mit dem Ausgang der entsprechenden NICHT-ODER-Gatter (CM, CR) verbunden ist, so daß deren Zustand des Leitens oder Nichtleitens durch den Ausgang der entsprechenden NICHT- ODER-Gatter gesteuert wird.

12. Leseverstärker nach Anspruch 11, der ferner enthält:

ein zweites Paar von Vorlade-Schalttransistoren (TPM', TPR'), die mit der Speicherbitleitung bzw. der Referenzbitleitung verbunden sind und deren Gate jeweils mit den Ausgängen der entsprechenden NICHT-ODER-Gatter (CM, CR) verbunden ist.