DE69222703T2 - Verfahren und Vorrichtung zum Schalten einer hohen Spannung mit CMOS Niederspannungstransistoren - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren zum Schalten einer Spannung an einem Ausgang eines Controllers von einem hohen Spannungswert auf Masse unter Verwendung von Niederspannungs-CMOS-Transistoren.
• Die Erfindung betrifft ferner einen Controller zum Schalten einer Hochspannung unter Verwendung von Niederspannungs-CMOS-Transistoren, der umfaßt: einen Ausgangsanschluß des Controllers, eine Hochspannungsquelle, eine elektrische Masse, einen ersten pMOS- Transistor, der elektrisch zwischen der Hochspannungsquelle und dem Ausgangsanschluß des Controllers angeschlossen ist, einen zweiten ppMOS-Transistor zwischen dem Ausgangsanschluß des Controllers und der elektrischen Masse und einen ersten nMOS-Transistor, der elektrisch zwischen dem Ausgangsanschluß des Controllers und der elektrischen Masse angeschlossen ist.
• Eine derartige Controller-Schaltungsanordnung ist in US- A-4 825 101 beschrieben. Die Schaltung von US-A-4 825 101 ist ein Ausgangspuffer, der bei Freigabe ein Ausgangssignal liefert, das eine Funktion eines Dateneingabesignals ist, das von einer anderen Logikschaltungsanordnung einer integrierten Schaltung erhalten wurde, und der logische Verknüpfungsglieder und Verzögerungsinverter aufweist, die auf ein Eingangssignal ansprechen, um den Betrieb von pMOS- und nMOS-Transistoren zu beeinflussen.
• Es besteht jedoch Bedarf an einem Niederspannungs-Controller mit CMOS-Schalteinrichtung, bei dem pMOS- und nMOS-Vorrichtungen verwendet werden, um das Schalten einer Hochspannungsquelle zu steuern, wobei die Regelschaltung verhindert, daß der nMOS-Transistor eingeschaltet wird, wenn die am Controllerausgang gemessene Spannung nicht auf einen Wert unter einem vorgegebenen zulässigen Wert abgefallen ist.
• Aufgabe der vorliegenden Erfindung ist es, ein Verfahren und einen Controller anzugeben, die die angegebenen Anforderungen erfüllen.
• Das erfindungsgemäße Verfahren zum Schalten einer Spannung an einem Ausgang eines Controllers ist daher durch die folgenden Schritte gekennzeichnet: Schalten der Spannung am Ausgang des Controllers von einem hohen Spannungswert auf einen niedrigen Spannungswert, wobei mindestens ein pMOS-Transistor verwendet wird, Vergleichen der Spannung am Ausgang des Controllers mit einem vorgegebenen zulässigen Wert und Schalten des Ausgangs des Controllers an Masse unter Verwendung eines nMOS-Transistors, wenn sich die Spannung am Ausgang des Controllers auf den vorgegebenen Bezugswert niederer Spannung verringert hat.
• Der Controller zum Schalten einer Hochspannung gemäß der Erfindung ist daher gekennzeichnet durch eine Regelschaltungsanordnung zur Verhinderung, daß der erste pMOS-Transistor und der zweite pMOS-Transistor gleichzeitig eingeschaltet sind, zum Vergleichen der Spannung am Ausgangsanschluß des Controllers mit einem vorgegebenen zulässigen Wert und zum Einschalten des ersten nMOS-Transistors erst nachdem der zweite pMOS-Transistor eingeschaltet wurde und sich die Spannung am Ausgangsanschluß des Controllers auf den vorgegebenen zulässigen Wert verringert hat.
• Die Erfindung wird im folgenden anhand von Beispielen unter Bezug auf die beigefügten Zeichnungen näher erläutert. Es zeigen:
• Fig. 1 einen Querschnitt durch eine bekannte MOS- Vorrichtung nach dem Stand der Technik;
• Fig. 2 eine Ausführungsform eines DC/DC- Hochspannungswandlers, bei dem die Erfindung verwendet werden kann;
• Fig. 3 eine schematische Darstellung einer Ausführungsform der Erfindung;
• Fig. 4 eine Darstellung der Transistorschaltung einer weiteren Ausführungsform der Erfindung;
• Fig. 5 eine schematische Darstellung einer dritten Ausführungsform der Erfindung;
• Fig. 6 eine schematische Darstellung einer vierten Ausführungsform der Erfindung.
• Gemäß Fig. 1 enthält eine MOS-Vorrichtung 10 ein mäßig dotiertes Substrat 12, in dem zwei Bereiche, 14 und 16, Source bzw. Drain genannt, diffundiert sind. Source 14 und Drain 16 sind mit einem Träger stark dotiert, der dem Träger entgegengesetzt ist, mit dem das Substrat 12 dotiert ist. Am Substrat 12 angrenzend und zwischen der Source 14 und dem Drain 16 ist eine Oxid-Isolierschicht 20 angeordnet. An der Isolierschicht 20 ist eine Elektrode aus polykristallinem Silicium, die als Gate 18 bezeichnet ist, angeordnet.
• Wenn zwischen der Source 14 und dem Drain 16 ein Potential angelegt wird, fließt so lange kein Strom, bis zwischen dem Gate 18 und dem Substratanschluß 30, der typischerweise mit der Source 14 elektrisch verbunden ist, ebenfalls ein Potential angelegt wird. Wenn zwischen dem Gate 18 und dem Substratanschluß 30 (und der Source 14) eine Spannung angelegt wird, entsteht ein Bereich, Kanal 22 genannt, der eine Leitung zwischen Source 14 und Drain 16 ermöglicht. Dieser Bereich wird leitend, da das elektrische Feld 32, das im Substrat 12 induziert wird, Ladungsträger in den Kanal 22 zieht. Das Ausmaß der Stromleitung ist eine Funktion der zwischen dem Gate 18 und dem Sub-stratanschluß 30 angelegten Spannung und der zwischen dem Gate 18 und der Source 14 angelegten Spannung. Daher kann die angelegte Gatespannung verwendet werden, um die Vorrichtung zwischen einem leitenden und einem nichtleitenden Zustand hin- und herzuschalten.
• Die Polarität der Träger, die Polarität des Gatepotentials 28 (die relativ zur Quelle 14 definiert ist) und die Richtung des elektrischen Feldes 32 hängen davon ab, welche Dotierungsmittel im Substrat 12, in der Source 14 und im Drain 16 verwendet sind. Wenn das Substrat 12 mit p-Trägern (Löchern) dotiert ist, sind Source 14 und Drain 16 mit n-Trägern (Elektronen) dotiert, und die Vorrichtung wird als nMOS-Vorrichtung bezeichnet. Diese Vorrichtung ermöglicht einen Stromfluß, wenn, bezogen auf Source 14 und Drain 16, eine positive Spannung an das Gate 18 angelegt wird. Der Vektor 32 des elektrischen Feldes zeigt vom Gate 18 weg, und die Elektronen bewegen sich zur Grenzfläche zwischen Gate und Substrat und bilden einen n-Kanal 22. Wenn das Substrat 12 mit n-Trägern (Elektronen) dotiert ist, sind Source 14 und Drain 16 mit p-Trägern (Löchern) dotiert, und die Vorrichtung wird als pMOS-Vorrichtung bezeichnet. Diese Vorrichtung ermöglicht einen Stromfluß, wenn, bezogen auf Source 14 und Drain 16, eine negative Spannung an das Gate 18 angelegt wird. Der Vektor 32 des elektrischen Feldes zeigt zum Gate 18, und die Löcher bewegen sich zur Grenzfläche zwischen Gate und Substrat und bilden einen p-Kanal 22.
• Wenn eine Niederspannungs-nMOS-Vorrichtung hoher Integrationsdichte zum Schalten einer Hochspannung verwendet wird, die zwischen Source 14 und Drain 16 angelegt ist, treten verschiedene Probleme auf. Eines dieser Probleme besteht darin, daß das hohe elektrische Feld zwischen Source 14 und Drain 16 die Elektronen auf eine so hohe Energie beschleunigen kann, daß nach dem Zusammenstoß energiereicher Elektronen mit der Gitterstruktur des Substrats 12 zusätzliche Elektronen-Loch-Paare entstehen. Dieser Prozeß, der Stoßionisation genannt wird, beeinträchtigt nMOS-Vorrichtungen in einem höheren Maße als pMOS-Vorrichtungen, weil die effektive Masse der Elektronen kleiner ist als die effektive Masse der positiv geladenen Träger. Daher erreichen die Elektronen in n-Kanal- Vorrichtungen eine höhere Geschwindigkeit als Löcher in p-Kanal-Vorrichtungen. Die geladenen Partikel bewegen sich in zufälligen Richtungen und können in den Vorrichtungen durch Ladungseinfang in der Oxidschicht, wodurch das elektrische Feld in der Nähe des Kanals 22 permanent geändert wird, weiteren Schaden verursachen. Dieser Schaden ist ähnlich wie der Schaden, der in Vorrichtungen entsteht, wenn sie ionisierter Strahlung ausgesetzt sind.
• Um zu verhindern, daß diese Probleme auftreten, können bei der Herstellung der Vorrichtung Herstellungsverfahren für Hochspannungs-MOS angewandt werden. Diese Verfahren zur Herstellung von Hochspannungs-MOS, bei denen z.B. die Oxidschicht 20 in einer größeren Dicke hergestellt wird und die Abstufung der Dotierungskonzentration im Bereich von Source 14 und Drain 16 vergrößert wird, um die Dichte des elektrischen Feldes zu verringern, führen dazu, daß die MOS-Vorrichtungen größer werden, wodurch die Integrationsdichte verringert wird, also auf einem Chip weniger Vorrichtungen untergebracht werden können.
• Die vorliegende Erfindung ermöglicht die Verwendung von Niederspannungs-MOS-Vorrichtungen hoher Integrationsdichte zum Schalten hoher Spannungen, ohne daß dies auf Kosten der Integrationsdichte der Vorrichtungen geht.
Beispielhafte Ausführungsformen
• Ein Beispiel eines DC/DC-Wandlers 40, bei dem der erfindungsgemäße Hochspannungs-Controller 42 verwendet ist, ist in Fig. 2 dargestellt. Bei diesem DC/DC-Wandler 40 vergleicht eine Vergleichseinrichtung 44 die Spannung am Ausgang 46 des Wandlers 40 mit einer Bezugsspannung 48 und erzeugt ein Fehlersignal, das die Differenz zwischen dem Ausgang und den Bezugsspannungen repräsentiert. Ein Oszillator 50 und ein Pulsbreitenmodulator 52 erzeugen eine Pulsfolge, deren Tastgrad eine Funktion des Fehlersignals ist. Diese Pulsfolge ist das Eingangssignal des Controllers 42. Das Ausgangssignal des Hochspannungs- Controllers 42, das eine Funktion der Pulsfolge ist, schaltet einen Leistungsschalter 54. Durch Schalten des Leistungsschalters 54 wird der Stromfluß zwischen einer Spannungsquelle 60 und Masse gesteuert. Dieses Schalten erfolgt in der Weise, daß zu verschiedenen Zeiten eine Induktivität 56 und ein Kondensator 58 abwechselnd aufgeladen und entladen werden, wodurch am Ausgang 46 eine Gleichspannung erzeugt wird, die größer als die Versorgungsspannung 60 ist. Eine Diode 62 hält den Stromfluß in nur einer Richtung aufrecht.
• Eine Ausführungsform eines Controllers zum Schalten von Hochspannung mit Niederspannungs-CMOS ist in Fig. 3 gezeigt. Bei der dargestellten Ausführungsform wird der Controllerausgang 80, der zur Ansteuerung des Leistungsschalters 54 verwendet wird (Fig. 2), durch den Schaltbetrieb von drei CMOS-Transistoren Q1 86, Q2 100 und Q3 88 zwischen Masse 82 und einer Hochspannung 84 geschaltet. Wenn der Transistor Q1 86 leitend ist und die Transistoren Q2 100 und Q3 88 ausgeschaltet sind, ist die Spannung am Ausgang 80 relativ zur Masse 82 hoch. Wenn der Transistor Q1 86 ausgeschaltet und Q3 88 eingeschaltet wird, nimmt die Spannung am Ausgang 80 in Richtung Masse ab. Auf diese Weise kann durch abwechselndes Ein- und Ausschalten der Transistoren Q1 86 und Q3 88 die Spannung am Signalausgang 80 wiederholt von einem hohen Spannungspegel auf einen niedrigen Spannungspegel und zurück geschaltet werden. Die zwei CMOS-Transistoren Q1 86 und Q3 88, die die Hochspannung schalten, sind pMOS- Transistoren, die für Beschädigungen beim Schalten von Hochspannungen weniger anfällig sind als nMOS- Transistoren.
• Naturgemäß sind jedoch pMOS-Transistoren nicht zum Schalten der Spannung des Ausgangs 80 auf Masse 82 befähigt. Wenn aber der pMOS-Transistor Q3 88 zwischen dem Ausgang 80 und Masse 82 wäre, würde beim Einschalten des pMOS- Transistors Q3 88 die Spannung am Ausgang 80 langsam absinken und sich asymptotisch einem Wert von etwa 2 Volt nähern. Aus diesem Grunde ist auch ein nMOS-Transistor Q2 100 zwischen Ausgang 80 und Masse 82 angeordnet, um die Spannung am Ausgang 80 auf Masse 82 zu schalten, wenn die Spannung am Augang 80 auf einen Wert abgesunken ist, der durch das Ausschalten des pMOS-Transistors Q3 88 niedrig genug ist, um durch den nMOS-Transistor Q2 100 zuverlässig geschaltet zu werden.
• Die übrige Schaltung des Controllers 42 wird am besten durch seine Arbeitsweise erläutert. Es sei angenommen, daß der gegenwärtige Zustand des Controllers 42 so ist, daß sein Ausgang 80 einen niedrigen Wert hat. Daher ist der Transistor Q1 86 ausgeschaltet, und der Transistor Q3 88 ist eingeschaltet. Ein Eingangssignal 90 zum Controller 42 veranlaßt den Controller 42, die Ausgangszustände von einem niedrigen auf einen hohen Wert zu schalten. Dieses Eingangssignal zum Controller 42 ist ein gemeinsames Eingangssignal an eine Verzögerungsschaltung 92, ein NAND-Gate 94 und ein OR-Gate 96. Das zweite Eingangssignal zum NAND-Gate 94 und zum OR-Gate 96 ist das Ausgangssignal der Verzögerungsschaltung 92. Wenn das Eingangssignal 90 auf einen hohen Wert steigt, um den Zustand des Ausgangs 80 des Controllers 42 auf einen hohen Wert zu ändern, wird der Wert am Ausgang des OR-Gates 96 augenblicklich hoch. Das ergibt sich unabhängig vom Zustand des anderen Eingangs des OR-Gates 96 und führt dazu, daß der Transistor Q3 88 ausgeschaltet wird, da Q3 88 eine pMOS-Vorrichtung ist. Einige Zeit später wird am Eingang des OR-Gates 96 vom Ausgang der Verzögerungsschaltung 92 der Wert ebenfalls hoch, was sich aber nicht auf den Zustand des OR-Gates 96 auswirkt.
• Der Ausgang des OR-Gates 96, der einen hohen Wert hat, ist ferner der Eingang zu einem NOR-Gate 98, dessen Wert am Ausgang nach dem Schalten des OR-Gates 96, unabhängig vom Zustand des anderen Eingangs des NOR-Gates 98, niedrig wird. Das führt dazu, daß der Transistor Q2 100 unmittelbar ausgeschaltet wird, da Q2 100 eine nMOS-Vorrichtung ist. Zur gleichen Zeit bewirkt das Eingangssignal 90, daß ein Eingang des NAND-Gates 94 einen hohen Wert annimmt, aber der Ausgang des NAND-Gates 94 nimmt so lange keinen niedrigen Wert an, bis der zweite Eingang zum NAND-Gate 94 etwas später infolge der von der Verzögerungsschaltung 92 verursachten Verzögerung einen hohen Wert annimmt. Wenn der zweite Eingang des NAND-Gates 94 auf einen hohen Wert steigt, sinkt der Wert am Ausgang ab, und der Transistor Q1 86 wird eingeschaltet, da Q1 86 eine pMOS-Vorrichtung ist. Durch die Verzögerungsschaltung 92 wird gewährleistet, daß der Transistor Q1 86 nicht eingeschaltet wird, bevor der Transistor Q3 88 ausgeschaltet ist. Dadurch wird gewährleistet, daß beim Schalten der Transistoren Q1 86 und Q3 88 von Hochspannung 84 auf Masse 82 kein Kurzschluß auftritt.
• Wenn der Eingang 90 zum Controller 42 einen niedrigen Wert aufweist, bewirkt das Signal mit dem niedrigen Pegel am Eingang des NAND-Gates 94 unmittelbar einen hohen Wert am Ausgang, und zwar unabhängig vom Zustand des anderen Eingangs des NAND-Gates 94, und der Transistor Q1 86 wird abgeschaltet. Mit einer von der Verzögerungsschaltung 92 verursachten Verzögerung wird einige Zeit später der Wert am zweiten Eingang des NAND-Gates 94 niedrig, jedoch bleibt der Ausgang des NAND-Gates 94 unverändert. Gleichzeitig wird, wiederum durch eine von der Verzögerungsschaltung 92 verursachte Verzögerung, der Wert am Eingang zum NAND-Gate 96 niedrig, und etwas später wird auch der Wert am zweiten Eingang zum OR-Gate 96 niedrig, wodurch der Wert am Ausgang des OR-Gates 96 niedrig wird und der Transistor Q3 88 eingeschaltet wird.
• Wenn der Transistor Q3 88 eingeschaltet wird, beginnt die Spannung am Ausgang 80 abzufallen. Die Spannung am Ausgang 80 stellt einen Eingang einer Vergleichseinrichtung 102 dar. Die Spannung am anderen Eingang der Vergleichseinrichtung 102 wird durch einen Spannungsteiler 105 bestimmt, der aus den Widerständen 104 und 106 besteht, die zwischen der Hochspannung 84 und Masse 82 geschaltet sind. Der Ausgang der Vergleichseinrichtung 102 nimmt einen niedrigen Wert an, wenn die Spannung am Ausgang 80 des Controllers 42 infolge des Spannungswertes abnimmt, der durch den Spannungsteiler 105 bestimmt wird.
• Die Spannung, bei der der Ausgang der Vergleichseinrichtung 102 schaltet, ist niedrig genug gewählt, so daß der Transistor Q2 100 die Spannung zwischen dem Ausgang 80 und Masse 83 ohne Beschädigung schalten kann. Wenn diese Spannung erreicht ist, schaltet der Transistor Q2 100 ein, legt den Ausgang 80 an Masse und bringt den Spannungswert des Ausgangs 80 auf Null. Auf diese Weise schaltet der Transistor Q2 100 die spannungsempfindliche nMOS-Vorrichtung nur ein, wenn sich die Spannung am Ausgang 80 auf einem Pegel befindet, der für ein zuverlässiges Schalten niedrig genug ist.
• Eine weitere Ausführungsform, die ähnlich wie der oben beschriebene Controller funktioniert, die aber ausschließlich mit MOS-Vorrichtungen aufgebaut ist, ist in Fig. 4 gezeigt. Bei dieser Ausführungsform sind Transistorpaare 120 - 122, 124 - 126 und 128 - 130 als Reihe von Invertern 121, 125 bzw. 129 angeordnet. Die Inverterpaare 121 - 125 oder 125 - 129 in Reihe stellen ein Äquivalent zur Verzögerungsschaltung 92 dar, wobei jedes Inverterpaar einen Beitrag zur Schaltverzögerung leistet. Das Eingangssignal 90 tritt in die Verzögerungsschaltung mit Hilfe des Inverters 121 ein. Der Ausgang des Inverterpaars 121 - 125 bildet einen Eingang für ein NAND-Gate 94, das aus den Transistoren 132, 134 und 136 besteht. Wie bei in der vorherigen Ausführungsform ist der andere Eingang zum NAND-Gate 94 der Eingang 90 zum Controller 42', und der Ausgang des NAND-Gates 94 schaltet den Transistor Q1 86.
• Das Inverterpaar 125 - 129 liefert eine äquivalente Verzögerung an die Abschnitte Q2- 100 und Q3 88 des Controllers 42' eine. Wie in der vorherigen Ausführungsform stellt der verzögerte Ausgang des Inverterpaars 125 - 129 einen Eingang des OR-Gates 96 dar, das aus den Transistoren 138, 140 und 142 besteht, und der Ausgang des OR- Gates 96 schaltet den Transistor Q3 88. Das nicht verzögerte Eingangssignal wird vom Ausgang des einzelnen Inverters 121 an das OR-Gate 96 angelegt.
• Der Transistor Q2 100 wird von einer Gruppe von Transistoren 144, 145, 146 und 147 geschaltet, die zusammen als Kombination von Spannungsteiler, Vergleicher und NOR- Gate wirken (Fig. 3, 102, 105 bzw. 98). Im einzelnen verhält sich die Kombination 148 der Transistoren 144 und 145 als Äquivalent einer Kombination eines Vergleichers und eines Spannungsteilers, da die Größe der Transistoren 144 und 145 bestimmt, bei welcher Spannung die Kombination 148 schaltet. Auf die gleiche Weise wirkt die Kombination 149 der Transistoren 146 und 147 zusammen mit dem Vergleicher als OR-Gate. Mit dieser Ausführungsform ist die Funktionalität der vorherigen Ausführungsform verdoppelt, in der nur diskrete MOS-Vorrichtungen verwendet sind.
• Eine dritte Ausführungsform, die ähnlich wie der oben beschriebene Controller funktioniert, die aber eine zweite nMOS-Vorrichtung in Kaskadenanordnung mit der ersten nMOS-Vorrichtung umfaßt, ist in Fig. 5 gezeigt. Bei dieser Ausführungsform wirken die zwei nMOS-Vorrichtungen Q2 100 und Q4 89 als Spannungsteiler, wobei die Ausgangsspannung auf beide Vorrichtungen aufgeteilt wird. Diese Ausführungsform arbeitet ähnlich wie die oben beschriebenen Ausführungsformen mit dem Unterschied, daß, wenn die Vorrichtung Q2 100 infolge der auf einen zuverlässigen Pegel gefallenen Ausgangsspannung 80 einschaltet, die Spannung an der Source der nMOS-Vorrichtung Q4 89, die mit dem Drain der nMOS-Vorrichtung Q2 100 verbunden ist, abzufallen beginnt. Wenn die Spannung an der Source der nMOS-Vorrichtung Q4 89 unter die an ihr Gate angelegte Bezugsspannung 91 abfällt, wird die nMOS-Vorrichtung 89 ebenfalls eingeschaltet und schaltet die Ausgangsspannung 80 im Nebenschluß an Masse 82. Auf diese Weise ist die Spannung an der nMOS-Vorrichtung Q2 100 immer kleiner, als sie sein würde, wenn die nMOS-Vorrichtung Q4 89 nicht vorhanden wäre, wodurch ferner eine Beschädigung der nMOS-Vorrichtung Q2 100 vermieden wird. Da jedoch die zweite nMOS-Vorrichtung Q4 89 als zusätzlicher Widerstand in Reihe mit der ersten nMOS-Vorrichtung Q2 100 wirkt, wird die Abfallzeit der Ausgangsspannung verlängert. Zur Verkürzung der Abfallzeit ist es möglich, die Eigenwiderstände der nMOS-Vorrichtungen Q2 100 und Q4 89 zu erhöhen, indem ihre physikalische Größe erhöht wird.
• Eine weitere Ausführungsform des erfindungsgemäßen Controllers 42" ist in Fig. 6 gezeigt. Wenn zunächst der Fall betrachtet wird, daß das Eingangssignal 90 zum Controller 42", das einen Eingang des NAND-Gates 150 darstellt, niedrig ist, ist das sich ergebende Ausgangssignal des NAND-Gates 150 unabhängig vom Wert des Signals an seinen anderen zwei Eingangsanschlüssen hoch. Der Ausgang des NAND-Gates 150 ist der Eingang eines nichtinvertierenden Pegelshifters 152, der das Gate des pMOS- Transistors Q3 auf hohen Pegel bringt und ihn abschaltet. Gleichzeitig wird das Eingangssignal 90 an einen Eingangsanschluß eines zweiten NAND-Gates 154 angelegt, wodurch der Ausgang des NAND-Gates 154 unabhängig vom Wert des Signals an seinem anderen Eingang einen hohen Wert erhält. Dieses Ausgangssignal des NAND-Gates wird durch den Inverter 156 invertiert, indem das Gate des nMOS- Transistors Q2 100 auf einen niedrigen Wert gebracht und damit der Transistor ausgeschaltet wird.
• Das Eingangssignal 90 ist ferner Eingang für ein NOR-Gate 160, dessen anderer Eingang das Ausgangssignal des Inverters 156 darstellt. Wenn die zwei Eingangssignale des NOR-Gates 160 niedrig sind, ist das Ausgangssignal des NOR-Gates 160 hoch. Diese Bedingung, daß beide Eingangssignale des NOR-Gates 160 einen niedrigen Wert haben müssen, führt dazu, daß es zu keiner Nebenleitung zwlschen Q1 86 und Q2 kommt, wenn der Ausgang von einem niedrigen auf einen hohen Wert geschaltet wird. Dieses Ausgangssignal wird durch den Inverter 162 auf einen niedrigen Wert gebracht, bevor es Eingangssignal für einen zweiten, nichtinvertierenden Pegelshifter 164 wird. Das sich ergebende niedrige Ausgangssignal vom zweiten, nichtinvertierenden Pegelshifter 164 bringt das Gate des pMOS-Transistors Q1 86 auf einen niedrigen Wert, schaltet es ein und bringt den Ausgangsanschluß 80 des Controllers 42" auf den Pegel der Hochspannungsleitung 84.
• Wenn als nächstes das Eingangssignal 90 zum Controller 42" einen hohen Pegel annimmt, wird durch das Vorliegen eines Eingangssignals mit hohem Pegel am Eingang des NOR- Gates 160 der Ausgang des NOR-Gates 160, unabhängig vom Pegel des Signals an seinem anderen Eingang, auf einen niedrigen Pegel gebracht. Dieses Ausgangssignal des NOR- Gates wird durch den Inverter 162 in ein Signal mit hohem Pegel umgewandelt, und sein Pegel wird durch den nichtinvertierenden Pegelshifter 164 verschoben. Das Vorhandensein des verschobenen Signals mit hohem Pegel am Gate des pMOS-Transistors Q1 86 bewirkt sein Ausschalten.
• Das Ausgangssignal 80 des Controllers 42", das zu dem Zeitpunkt hoch ist, wenn das Eingangssignal 90 zum Controller 42" einen hohen Pegel annimmt, ist ein Eingang für den Inverter 168, aus dem sich ein Ausgangssignal mit einem niedrigen Pegel ergibt. Das niedrige Ausgangssignal des Inverters 168 ist ein Eingang für das NAND-Gate 154, wodurch dessen Ausgangssignal unabhängig vom Signal an seinem anderen Eingangsanschluß gezwungenermaßen hohen Pegel erhält. Dieses Ausgangssignal wird nachfolgend vom Inverter 156 invertiert. Das sich ergebende Signal mit niedrigem Pegel ändert den Zustand des Transistors Q2 100 nicht, der ausgeschaltet bleibt.
• Der Ausgang des NOR-Gates 160, der einen niedrigen Pegel aufweist, wird vom Inverter 166 zu einem hohen Pegel invertiert und stellt ein Eingangssignal des NAND-Gates 150 dar. Das Eingangssignal 90, das ebenfalls einen hohen Pegel aufweist, ist, wie das Ausgangssignal vom NAND-Gate 154 mit hohem Pegel, auch ein Eingangssignal des NAND- Gates 150. Durch das Vorhandensein von drei Signalen mit hohem Pegel an den Eingangsanschlüssen des NAND-Gates 150 wird der Ausgang des NAND-Gates 150 auf einen niedrigen Pegel gebracht. Die Bedingung, daß die drei Eingangssignale des NAND-Gates 150 einen niedrigen Pegel annehmen, bevor Q3 88 an Masse 82 geschaltet wird, verhindert das Auftreten einer Nebenleitung zwischen Q1 86 und Q3 88, wenn der Ausgang 80 von einem hohen auf einen niedrigen Pegel geschaltet wird. Der Pegel dieses Signals wird durch den nicht invertierenden Pegelshifter 152 verschoben, und das Signal wird an das Gate des Transistors Q3 88 angelegt, wodurch dieser eingeschaltet wird.
• Durch Einschalten des Transistors Q3 88 wird der Ausgang 80 des Controllers mit Masse 82 verbunden, wodurch die Spannung am Ausgang 80 des Controllers abfällt. Wenn der Signalpegel am Ausgang 80, der der Eingang des Inverters 168 ist, abfällt, wird der Pegel des Ausgangs des Inverters 168 hoch. Durch Vorliegen von zwei Signalen mit hohen Pegeln an den Eingangsanschlüssen des NAND-Gates 154 wird dessen Ausgangssignal auf einen niedrigen Pegel gebracht. Dieses Ausgangssignal wird durch den Inverter 156 invertiert und an das Gate des Transistors Q2 100 angelegt, wodurch dieser eingeschaltet wird.
• Das Signal mit niedrigem Pegel vom NAND-Gate 154 wird an den Eingangsanschluß des NAND-Gates 150 angelegt und veranlaßt so dessen Ausgang, unabhängig vom Pegel des anderen Eingangssignals einen hohen Pegel anzunehmen. Dieses Signal mit niedrigem Pegel wird durch den nichtinvertierenden Pegelshifter 152 verschoben und an das Gate des Transistors Q3 88 angelegt, wodurch dieser ausgeschaltet wird. Daher ist der Transistor Q3 nur eine kurze Zeit eingeschaltet, das heißt, er ist gerade lange genug eingeschaltet, um den Ausgangsanschluß 80 des Controllers anfangs mit der Masse 82 zu verbinden und zu bewirken, daß die Ausgangsspannung abfällt. Wenn die Spannung am Ausgang des Controllers 80 auf einen Pegel abfällt, der niedrig genug ist, wird der nMOS-Transistor Q2 100 eingeschaltet und legt den Ausgang 80 des Controllers 42" an Masse. Daher schaltet der pMOS-Transistor Q3 88 anfangs die Spannung, bis der Spannungspegel niedrig genug ist, um die Spannung durch den nMOS-Transistor Q2 100 an Masse legen zu können.
• Weitere Ausführungsformen, die in den Umfang der anliegenden Ansprüche fallen, sind möglich, die nur durch den Anspruchsumfang beschränkt werden.

Claims (12)

1. Verfahren zum Schalten einer Spannung an einem Ausgang (80) eines Controllers (42) von einem hohen Spannungswert (84) auf Masse (82) unter Verwendung von Niederspannungs-CMOS-Transistoren, gekennzeichnet durch die folgenden Schritte:

Schalten der Spannung am Ausgang (80) des Controllers (42) von einem hohen Spannungswert auf einen niedrigen Spannungswert, wobei mindestens ein pMOS-Transistor (88) verwendet wird,

Vergleichen der Spannung am Ausgang (80) des Controllers (42) mit einem vorgegebenen zulässigen Wert und

Schalten des Ausgangs (80) des Controllers (42) an Masse (82) unter Verwendung eines nMOS-Transistors (100), wenn sich die Spannung am Ausgang (80) des Controllers (42) auf den vorgegebenen Bezugswert niederer Spannung verringert hat.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,

daß nach dem Schritt des Schaltens der Hochspannung am Ausgang (80) des Controllers (42) auf eine niedere Spannung unter Verwendung mindestens eines pMOS-Transistors und vor dem Schritt des Schaltens des Ausgangs (80) des Controllers (42) an Masse (82) unter Verwendung eines nMOS-Transistors ein Schritt des Messens der Spannung am Ausgang (80) des Controllers (42) erfolgt.

3. Controller (42) zum Schalten einer Hochspannung unter Verwendung von Niederspannungs-CMOS-Transistoren, der umfaßt:

einen Ausgangsanschluß (80) des Controllers,

eine Hochspannungsquelle (84),

eine elektrische Masse (82),

einen ersten pMOS-Transistor (86), der elektrisch zwischen der Hochspannungsquelle (84) und dem Ausgangsanschluß (80) des Controllers angeschlossen ist,

einen zweiten pMOS-Transistor (88) zwischen dem Ausgangsanschluß (80) des Controllers und der elektrischen Masse (82) und

einen ersten nMOS-Transistor (100), der elektrisch zwischen dem Ausgangsanschluß (80) des Controllers und der elektrischen Masse (82) angeschlossen ist, gekennzeichnet durch

eine Regelschaltungsanordnung zur Verhinderung, daß der erste pMOS-Transistor (86) und der zweite pMOS-Transistor (88) gleichzeitig eingeschaltet sind, zum Vergleichen der Spannung am Ausgangsanschluß (80) des Controllers (42) mit einem vorgegebenen zulässigen Wert und zum Einschalten des ersten nMOS-Transistors (100) erst nachdem der zweite pMOS-Transistor (88) eingeschaltet wurde und sich die Spannung am Ausgangsanschluß (80) des Controllers auf den vorgegebenen zulässigen Wert verringert hat.

4. Controller nach Anspruch 3, gekennzeichnet dadurch,

daß er einen Eingangsanschluß (90) aufweist, wobei die Regelschaltungsanordnung den ersten pMOS-Transistor (86), den zweiten pMOS-Transistor (88) und den ersten nMOS- Transistor (100) in Abhängigkeit von Eingangssignalen schaltet, die an den Eingangsanschluß (90) des Controllers angelegt werden.

5. Controller nach Anspruch 4, dadurch gekennzeichnet,

daß die Regelschaltungsanordnung eine Verzögerungsschaltung (92) aufweist, deren Eingang elektrisch mit dem ersten Eingangsanschluß (90) verbunden und deren Ausgang elektrisch mit dem ersten pMOS-Transistor und dem zweiten pMOS-Transistor (88) verbunden ist und die verhindert, daß der erste pMOS-Transistor (86) eingeschaltet wird, bevor der zweite pMOS-Transistor (88) ausgeschaltet wurde.

6. Controller nach Anspruch 5, dadurch gekennzeichnet,

daß die Regelschaltungsanordnung ferner eine erste Vergleichseinrichtung (102) aufweist, die einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß und einen ersten Ausgangsanschluß aufweist, wobei der erste Eingangsanschluß elektrisch mit einer Bezugsspannungsquelle verbunden ist, die eine Bezugsspannung liefert, die dem vorgegebenen zulässigen Wert entspricht, der zweite Eingangsanschluß der Vergleichseinrichtung elektrisch mit dem Ausgangsanschluß (80) des Controllers verbunden ist und der erste Ausgangsanschluß der Vergleichseinrichtung elektrisch mit dem ersten nMOS-Transistor (100) verbunden ist, wobei die erste Vergleichseinrichtung (44) verhindert, daß der erste nMOS-Transistor (100) eingeschaltet wird, es sei denn, daß die Spannung am Ausgangsanschluß des Controllers nicht größer als die Bezugsspannung ist.

7. Controller nach Anspruch 6, dadurch gekennzeichnet,

daß die Bezugsspannungsquelle einen Spannungsteiler (105) aufweist, der elektrisch zwischen die Hochspannungsquelle (84) und die elektrische Masse (82) gelegt ist.

8. Controller nach Anspruch 6, gekennzeichnet durch ein NOR-Gate (98), das einen ersten Eingangsanschluß, einen zweiten Eingangsanschluß und einen Ausgangsanschluß aufweist, wobei der Ausgangsanschluß des NOR-Gates elektrisch mit dem ersten nMOS-Transistor (100) verbunden ist und der zweite Eingangsanschluß elektrisch mit der Verzögerungsschaltung (92) und der erste Eingangsanschluß elektrisch mit dem ersten Ausgangsanschluß der Vergleichseinrichtung verbunden sind, wobei das NOR-Gate (98) verhindert, daß der erste nMOS- Transistor (100) eingeschaltet wird, es sei denn, daß der zweite nMOS-Transistor eingeschaltet ist.

9. Controller nach Anspruch 3, gekennzeichnet dadurch, daß er einen zweiten nMOS-Transistor (89) aufweist, der elektrisch in einer Kaskadenanordnung zwischen dem ersten nMOS-Transistor (100) und dem Ausgangsanschluß (80) des Controllers geschaltet ist, wobei das Gate des zweiten nMOS-Transistors (89) mit der Bezugsspannung (91) verbunden ist.

10. Controller nach Anspruch 4, dadurch gekennzeichnet, daß der zweite pMOS-Transistor (88) ausgeschaltet wird, nachdem der erste MOS-Transistor (100) eingeschaltet ist.

11. Controller nach Anspruch 10, dadurch gekennzeichnet, daß der zweite pMOS-Transistor (88) in Abhängigkeit von der abnehmenden Spannung am Ausgang des Controllers ausgeschaltet wird.

12. Controller nach Anspruch 5, dadurch gekennzeichnet, daß die Verzögerungsschaltungsanordnung (92) mehrere MOS-Transistoren aufweist, die so angeordnet sind, daß eine Gesamtverzögerung erzeugt wird, die mit der Schaltverzögerung jedes MOS-Transistors in Beziehung steht.