DE69122083T2 - Impulserzeugungsschaltung mit veränderlicher impulsbreite für einen treiber einer flüssigkristallanzeige - Google Patents

Description

• Die vorliegende Erfindung betrifft Bauteile einer Schaltung zur Erzeugung von Steuerimpulsen mit einer Breite, die beispielsweise zu einer an diese Bauteile angelegten Binärzahl proportional ist.
• Im US-Patent Nr. 4 742 346 von Gillette wird eine Flüssigkristallanzeige (LCD - Liquid Crystal Display) vorrichtung mit einer auf einem normalen Substrat mit den LCD-Elementen integrierten Steuerschaltung dargestellt. In der Steuerschaltung befinden sich mehrere programmierbare Zählerschaltungen. Die die Helligkeit des Bildes darstellenden Binärwerte werden an diese Zähler angelegt, die Impulse mit einer zu diesen Werten proportionalen Dauer erzeugen. Die Dauer der Impulse wird dann in Veränderungen der an jedes Anzeigeelement anzulegenden Spannung umgewandelt.
• Angenommen, die Impulse sollen Binärwerte mit acht Bit darstellen und der längste entspricht ungefähr dem aktiven Teil der Zeit der horizontalen Zeile des Videosignals, namlich ca. 50 µs. Um diesen Einschränkungen zu genügen, muß der Zähler mit einer Geschwindigkeit um 5 MHz arbeiten, dem Kehrwert von 50/256 µs. Wenn man andererseits aus Wirtschaftlichkeitsgründen die Zählerschaltung unter Verwendung von Transistoren aus amorphem Silizium (aSi) herstellt, wird diese Geschwindigkeit zu hoch sein, um von dieser Schaltungsart unterstützt zu werden. Weiterhin sind die programmierbaren Zähler oft verhältnismäßig komplex und umfassen eine beträchtliche Anzahl aktiver Elemente.
• Die vorliegende Erfindung betrifft Schaltungen für die Erzeugung von Impulsen, deren Dauer von am Eingang empfangenen Binärwerten bestimmt wird. Solche Schaltungen sind allgemein nicht so komplex wie diejenigen, die programmierbare Zähler einsetzen und können mit niedrigeren Taktfrequenzen als die letzteren funktionieren.
• Das System mit Impulsen veränderlicher Breite umfaßt mehrere in Kaskade geschaltete Stufen; jede Stufe bearbeitet ein Bit des die Dauer des Ausgangsimpulses definierenden Binärwertes. Jede Stufe umfaßt eine Ausgangsschaltung, die auf einen Zustand initialisiert wird, der zu Beginn jedes Impulses vorbestimmt wird. Es werden zwei Taktsignale An und φBn mit unterschiedlicher Phase an einer Torschaltung angelegt, die das eine oder das andere ( An bzw. Bn) dieser Taktsignale durchläßt, je nachdem, ob das empfangene Bit eine logische 0 oder eine logische 1 ist. Die Torschaltung ist mit der Ausgangsschaltung der Stufe verbunden, um die Ausgangsspannung in einen entgegengesetzten Zustand zu dem bei Empfang eines von der Torschaltung weitergegebenen Taktsignals vorbestimmten Zustand zurückzubringen.
• Die Stufen sind in der Ordnung der Bitwertigkeiten in Kaskade geschaltet: das höchstwertige Bit des Binärwertes wird zuerst bearbeitet, das niedrigstwertige Bit wird zuletzt bearbeitet. Jede nachfolgende Stufe wird durch die Zustandsänderung des Ausgangssignals der vorangehenden Stufe aktiviert. Das Ausgangssignal der das niedrigstwertige Bit bearbeitenden Stufe stellt den Impuls mit veränderlicher Breite dar.
• Die vorliegende Erfindung wird besser zu verstehen sein und weitere Vorteile werden sich beim Lesen der folgenden nicht erfindungsbegrenzenden Beschreibung und anhand der beiliegenden Zeichnungen zeigen. In den Zeichnungen zeigen:
• - Figur 1 ein vereinfachtes übersichtsschema eines erfindungsgemäßen Generators von Impulsen mit veränderlicher Breite,
• - Figur 2 ein Logikdiagramm eines Schaltungsbeispiels, wobei die Schaltung für die ein einziges Bit bearbeitenden Stufen, die eine veränderliche Impulsbreite erzeugen und in Figur 1 dargestellt sind, dienen kann,
• - Figur 3 einen Impulsplan von Spannungen zur Beschreibung der Schaltung der Figur 2,
• - Figur 4 ein Logikdiagramm, das die Verbindung von zwei der in Figur 2 dargestellten Ein-Bit-Stufen zeigt,
• - Figur 5 einen Impulsplan, der die Funktionsweise der Schaltung der Figur 4 darstellt,
• - Figur 6 einen Impulsplan, der die Konturen der im Fall eines Vier-Bit-Systems erforderlichen Taktsignale darstellt,
• - Figur 7 ein Schema einer anderen Ein-Bit- Stufe, die einen veränderlichen Impuls erzeugt und ebenfalls der vorliegenden Erfindung entspricht,
• - Figuren 8, 9 und 10 den der Funktionsweise der Schaltung der Figur 7 entsprechenden Impulsplan,
• - Figuren 11 und 12 die Taktsignale für ein Drei-Bit-System, das die Ein-Bit-Stufen der in Figur 7 gezeigten Art integriert.
• Die Figur 1 stellt in allgemeiner Übersichtsform den Generator von Impulsen mit veränderlicher Breite dar, der zahlreiche Ein-Bit- Stufen 90 umfaßt. Diese Stufen sind in Kaskade geschaltet, um jeweils die binären Datenbit D1 bis Dn zu bearbeiten (wobei n eine beliebige ganze Zahl ist). Jede der Ein-Bit-Stufen 90 wird durch ein unterschiedliches Paar der vom Taktimpulsgenerator 91 gelieferten Taktsignale An, Bn synchronisiert.
• Jede in Kaskade geschaltete Bearbeitungsstufe verfügt über einen Eingangsanschluß für Datenbit, mit dem die Dauer des Impulses durch ein Bit eines Informationswortes angesteuert werden kann. Jede Stufe verfügt auch über einen Ausgangsanschluß und einen Eingangsanschluß für den Startimpuls. Der Eingangsanschluß für den Startimpuls jeder Bearbeitungsstufe, die zu der Kaskade gehört, ist mit dem Ausgangsanschluß der vorangehenden Stufe verbunden. An den Eingangsanschluß für den Startimpuls der das höchstwertige Datenbit bearbeitenden Stufe wird ein Startimpuls von einer Außenquelle angelegt. Die Datenbit werden in der Reihenfolge ihrer Wertigkeiten decodiert, wobei jede Stufe nacheinander durch einen von der (das höherwertige benachbarte Bit bearbeitenden) vorangehenden Stufe gelieferten Ausgangsübergang aktiviert wird, wobei dieser Übergang einem von einer der an diese Stufe angelegten Taktphasen An, Bn vorbestimmten übergang entspricht. Die Stufe, die das niedrigstwertige Bit bearbeitet, liefert das Ausgangssignal VD, das einen Impuls mit einer Dauer darstellt, die entweder die Länge des an alle Stufen angelegten Informationswortes odet die nachlaufende Übergangsperiode des Impulses mit veränderlicher Breite darstellt.
• Die Figur 2 stellt die Anordnung der Logikschaltung einer Ein-Bit-Stufe 90 für eine der Ausführungsformen der Erfindung dar. Wie gezeigt, umfaßt die Ein-Bit-Stufe 90 ein Paar UND-Tore 92 und 94, ein ODER-Tor 96, ein weiteres UND-Tor 98, einen Schalttransistor 100, einen Kondensator 102, einen zweiten Schalttransistor 104 und einen Inverter 106. Die Funktionsweise der Ein-Bit-Stufe 90 wird unter Bezugnahme auf den Impulsplan der Figur 3 beschrieben. Zu Beginn eines Impulsintervalls mit veränderlicher Breite wird an das Gate des Transistors 104 ein Vorladeimpuis 108 angelegt, was diesen für die Dauer des Impulses 108 aktiviert und den Speicherkondensator 102 zu einer Bezugspotentialquelle (beispielsweise Masse) entlädt. Damit wird die Ein-Bit-Stufe 90 initialisiert. Wenn das an die Ein-Bit-Stufe angelegte binäre Datenbit D&sub1; eine logische Null ist, deaktiviert es das UND-Tor 94 und aktiviert das UND-Tor 92 über den Inverter 106. Wenn ein Impuls 112 des Taktes φA1 an den anderen Eingang des UND-Tors 92 angelegt wird, geht der Ausgang des UND-Tors 92 auf den hohen Pegel und liefert eine Eingabe mit hohem Pegel zu dem ODER-Tor 96. Das Ausgangssignal des ODER-Tors 96 wiederum geht "auf hoch" und wird an einen Eingang des UND-Tors 98 angelegt. Wenn gleichzeitig das Startsignal 110 hoch ist, wird das UND-Tor 98 aktiviert und sein Ausgangssignal wird mit dem Anlegen der Eingabe mit hohem Pegel von dem ODER-Tor 96 vom niedrigen Pegel zum hohen Pegel übergehen. Das Ausgangssignal mit hohem Pegel des UND-Tors 98 wird an das Gate des Transistors 100 angelegt, womit dieser auf das Laden des Kondensators 102 auf +VS vorbereitet wird und der Durchgang der Ausgangsspannung VD auf einen hohen Pegel sowie gleichzeitig die positiven Impulsübergänge A1 (siehe Impulsplan der Figur 3, "VD(D1=0)") bewirkt werden.
• Wenn D&sub1; ein logischer hoher Pegel ist, das heißt eine binäre "1" wird der Inverter 106 eine "0" an einen Eingang des UND-Tors 92 anlegen und dieses Tor deaktivieren, und eine binäre "1" wird an einen Eingang des UND-Tors 94 angelegt, was dieses Tor aktiviert. Wenn das Signal des Taktimpulses B1 in den binären Zustand "1" übergeht, geht das Ausgangssignal des UND- Tors 94 von dem Zustand "0" in den Zustand "1", wobei dieses Signal über das ODER-Tor 96 an einen Eingang des UND-Tors 98 angekoppelt ist. Da das UND-Tor 98 schon über das mit seinem anderen Eingangsanschluß verbundene Startsignal mit hohem Pegel 110 aktiviert ist, wird das Ausgangssignal des UND-Tors 98 vom Zustand "0" in den Zustand "1" gehen. Der Zustand "1" bedingt die Zuführung vom Transistor 100 eines logischen Ausgangssignals mit hohem Pegel VD, der mit den positiven Übergängen des Taktimpulses B1 zusammentrifft (siehe Impulsplan der Figur 3, "VD (D1=1)").
• Im System der Figur 2 beginnt der Ausgangsimpuls mit veränderlicher Breite mit der Vorderflanke des Vorladeimpulses und endet mit dem stetigen Teil des Taktimpulses A1 oder B1. Oder man kann auch in Betracht ziehen, daß die Vorderflanke des Impulses von der Vorderflanke des Taktimpulses A1 oder B1 definiert ist und daß die Hinterflanke durch die Flanke des Vorladeimpulsgipfels definiert wird. Bei Anwendungen der Abtastart mit LCD ist die letztere Definition des veränderlichen Taktimpulses anwendbar.
• Das von einer Ein-Bit-Schaltung 90 kommende Ausgangssignal VD kann an den Starteingang einer folgenden, mit dieser Schaltung in Kaskade geschalteten Stufe angelegt werden, um die folgende Stufe 90 in der Kette freizugeben oder zu aktivieren (siehe Erläuterungen unten). Vor Anlegen eines neuen Datenbits an die Stufe 90 wird ein weiterer Vorladeimpuls 108 an das Gate des Transistors 104 angelegt, um den Kondensator 102 zu entladen und die Stufe 90 für den nächsten Zyklus des Bits neu zu initialisieren.
• Figur 4 zeigt die Verbindung von mehreren in der Figur 2 dargestellten Ein-Bit-Stufen zur Behandlung bzw. Decodierung eines Binärsignals mit "n" Bit. Es ist zu bemerken, daß das Vorladesignal 120 gemeinsam an die Gates der Transistoren 104 jeder der Ein-Bit-Stufen 90 angeschlossen ist. Dadurch werden alle Stufen gleichzeitig initialisiert. Es ist ebenfalls zu bemerken, daß für jede Stufe 90 zwei verschiedene Taktimpulse notwendig sind, wobei keine Stufe dieselben Taktimpulse wie eine andere empfängt.
• Figur 5 stellt den Impulsplan für das Beispiel dar, in dem zwei Ein-Bit-Stufen in Kaskade geschaltet sind, um ein Datensignal mit zwei Bit D1 und D2 zu decodieren. In der Figur 5 sind die Signale 108, 110, 112 und 114 denen der Figur 3 sehr ähnlichund sind für die Decodierung des hochwertigen Bits des binären Datensignals D1 miteinander verbunden. Die Konturen der Synchronisationsimpulse 120 und 122 sind jeweils mit den Taktimpulsen A2 und B2 verbunden, und zwar im Hinblick auf das Anlegen an die zweite Stufe 90 zur Decodierung des niedrigstwertigen Bits D2 in diesem Beispiel.
• Die Decodierung des Bits D1 ist praktisch identisch mit dem schon für die Ein-Bit-Stufe der Figur 2 beschriebenen Vorgang. Wenn D1 "0" ist, geht der Schaltungspunkt 130 der ersten Stufe bei Erkennung der Vorderflanke des ersten Taktimpulses A1, der in der Figur 5 durch den Impuls 112 dargestellt ist, "auf hoch". Wenn der Schaltungspunkt 130 "auf hoch" geht, wird das UND-Tor 98 der folgenden Vergleicherstufe 90 aktiviert. Wenn nun das Datenbit D2 "0" ist, geht das Ausgangssignal VD schon mit dem folgenden Taktimpuls A2, der durch den Impuls 120 in der Figur 5 dargestellt ist, auf den "hohen" Pegel. Die Zustandsänderung des Ausgangssignals VD wird durch die Kontur 124 angezeigt. Diese Änderung entsteht nach einer Verzögerungszeit T0,0 nach dem positiven Übergang des Startsignals. Andererseits geht das Ausgangssignal VD, wenn das Datenbit D2 "auf hoch" oder "1" ist, auf den "hohen" Pegel im Moment des folgenden Taktimpulses B2, wie von der um T0,1 verzögerten Kontur 126 angezeigt.
• Wenn D&sub1; "1" ist, wird das UND-Tor 98 der zweiten Stufe bereits beim ersten Taktimpuls B1 (114) nach dem positiven Übergang des Startimpulses 110 aktiviert. Wenn man berücksichtigt, daß D2 eine "0" ist, geht das Ausgangssignal VD im Moment des folgenden Taktimpulses A2 (120) auf hoch, wie durch die um T0,1 verzögerte Kontur 128 angezeigt wird. Wenn hingegen D2 eine "1" ist, wird das UND-Tor 92 der zweiten Stufe gesperrt und das UND-Tor 94 aktiviert. Der Transistor 100 dieser Stufe wird infolgedessen nur mit dem folgenden Taktimpuls B2 (122) in Betrieb gesetzt, wobei der Übergang der Ausgangsspannung durch die um T1,1 verzögerte Kontur 130 dargestellt wird.
• Die vier möglichen Impulsbreitenveränderungen für ein Signal mit zwei Bit und für die spezifischen Taktsignale An, Bn, die in der Figur 5 dargestellt sind, sind durch die Konturen 124 bis 130 dargestellt. Dennoch ist zu bemerken, daß die Übergangspunkte verändert werden können, indem man die Punkte innerhalb der Zeiten ändert, zu denen die Synchronisationsübergänge auftreten. Auch ist zu bemerken, daß, sobald eine Stufe eine logische Ausgabe mit hohem Pegel (an den entsprechenden Schaltungspunkten 130) erzeugt, die Ausgangsspannung dieser Stufe unverändert bleibt, ungeachtet irgendwelcher Zustandsänderungen bei den Daten oder dem Takt. Der Grund dafür ist, daß der Ausgangszustand in den entsprechenden Kondensatoren 102 gespeichert wird, die nur von den Transistoren 104 nach den Vorladeimpulsen pc entladen werden können. Abschließend muß bemerkt werden, daß die Kombination der Transistoren 100 und 104 mit dem Kondensator 102 der Kippfunktion des Setzens auf 1 - Setzens auf 0 dient, wobei pc das Signal zum Setzen auf 1 liefert und das UND-Tor 98 das Signal zum Setzen auf 0 liefert. So können aus praktischen Gründen die Transistoren 100 und 104 und der Kondensator 102 durch ein bistabiles Glied ersetzt werden.
• Die in der Figur 5 dargestellten Taktzyklen A1 und B1 haben eine Dauer T. Die Taktzyklen A2 und B2 für die zweite Stufe 90 oder die folgende Stufe in der Kaskadenschaltung haben eine Dauer T/2. In diesem Beispiel ist eine solche Verringerung um einen Faktor einer Hälfte der Dauern der Taktzyklen einer Stufe im Verhältnis zur vorangehenden Stufe anwendbar, ungeachtet der in Kaskade geschalteten Anzahl von Stufen 90. Wenn n = 4 für die Decodierung eines Datensignals mit vier Bit, das die Bit D1, D2, D3 und D4 enthält, entspricht daher der Impulsplan der Figur 6. Wie in diesem Plan gezeigt, müssen in diesem Decodierungsfall vier Ein-Bit-Stufen in Kaskade geschaltet werden, mit vier einzelnen Taktimpulsfolgen A1 bis A4 und B1 bis B4. Wenn man ein binäres Datensignal mit einem Vier-Bit-Wert von "0000" in Betracht zieht, verläßt die Ausgangsspannung VD den Null-Volt-Pegel, um zu einem höheren Pegel zu gehen, erst nach einer Verzögerung Td nach dem ersten Taktimpuls A1 112 (siehe Plan). Das entspricht T0,0 in der zweistufigen Kaskade der Figur 5. Die Pegeländerung beginnt hauptsächlich am Anfang des ersten Taktimpulses A4 136 (siehe Diagramm).
• Figur 7 stellt eine weitere Ausführungsform einer Ein-Bit-Zählerschaltung dar, die entsprechend einer dynamischen bzw. Impuls-Logik angeordnet ist. In diesem Fall wird ein Auslösungsverfahren. dazu benutzt, von langsamen Impulslogik vorrichtungen wie Vorrichtungen mit amorphem Silicium Schaltgeschwindigkeiten zu erhalten, die schnell genug sind, daß die Schaltung 140 in dem beispielsweise in Figur 1 dargestellten System benutzt werden kann. Jede Ein-Bit-Zählerstufe 140 kann zur Decodierung von Worten mit mehreren Datenbit wie schon für die Zählerstufen 90 angezeigt in Kaskade geschaltet werden. In diesem Beispiel umfaßt jede Zählerstufe 140 die Transistoren 142 bis 152 vom selben Leitfähigkeitstyp, die Spannungserhöhungskondensatoren 154 und 156, die Kapazitäten 158, 160, 162, 164, 166 und 168, die gestrichelt eingezeichnet sind, und die parasitären bzw. Streukapazitäten 170, 172, 174 und 176, die ebenfalls gestrichelt gezeichnet sind.
• Betrachten wir zuerst die Transistoren 144 und 148, deren Source-Elektrode mit dem Schaltungspunkt 188 verbunden ist, und den Transistor 145, dessen Drain- Elektrode an den Schaltungspunkt 188 angekoppelt ist. Die Source-Elektrode des Transistors 145 ist an das Massepotential angekoppelt. Die Drain-Elektroden der Transistoren 144 und 148 sind jeweils über die Koppelkondensatoren 154 und 156 an die Taktbusse An und Bn angeschaltet. Wenn die an die Steuerelektroden der Transistoren 144, 145 und 148 angelegten logischen Eingangswerte Dn, MI bzw. sind, kann der Logikzustand des Schaltungspunktes 188 so dargestellt werden:
• SCHALTUNGSPUNKT 188 = (((Dn . An) + (Dn . Bn)). MI)
• Das Signal MI entspricht dem Startimpuls, ist aber in bezug auf den für die Figuren 2 und 3 erzeugten Startimpuls in seiner Polarität invertiert. Solange der Startimpuls MI auf hohem Pegel ist, wird der Ausgang des Schaltungspunktes 188 auf niedrigem Pegel sein. Umgekehrt wird, wenn MI auf niedrigem Pegel liegt und entweder Dn auf hohem Pegel liegt und An erscheint oder Dn auf hohem Pegel liegt und Bn erscheint, der Schaltungspunkt 188 zum Zeitpunkt von Bn oder von An eine logische "1" bieten. Die Ausgangsspannung am Schaltungspunkt 188 wird von der Streukapazität 172 gespeichert. Das Eingangssignal an den Steuerelektroden der Transistoren 144 und 148 und das Ausgangssignal des Schaltungspunktes 188 werden von den dynamischen Zwischenlnvertern des Vorladetyps geliefert. In Figur 7 umfassen diese Zwischeninverter die Transistorpaare (142, 143), (150, 151) und (152, 149), deren Source- Drain-Leitwege in Reihe zwischen das relativ positive Potential +VS und die relativ negative Speisespannung geschaltet sind. Das Pufferausgangssignal wird der Verbindung des Transistorpaars entnommen. Das Eingangssignal und ein Vorladeimpuls werden an die Steuerelektrode des Transistors angelegt, der an das verhältnismäßig negative Speisepotential angekoppelt ist. Der Vorladeimpuls φpc wird während einer verhältnismäßig kurzen Dauer zu Beginn jeder Bitperiode erzeugt (es ist zu bemerken, daß eine Bitperiode für eine LCD-Anzeigeanwendung einer Horizontalzeilenzeit entspricht). Der Logikpegel der an den Signaleingang des PufferInverters angelegten Daten muß vor dem Ende des Vorladeimpulses bestimmt werden. Es wird Bezug genommen auf den Pufferinverter mit den Transistoren 142 und 143, der das an die Steuerelektrode des Transistors 144 angelegte Logiksignal Dn erzeugt. Das Komplement von Dn, nämlich , das beispielsweise von einer (nicht gezeigten) Speicherschaltung geliefert wird, wird an die Steuerelektrode des Transistors 143 angelegt. Der Vorladeimpuls pc wird an die Steuerelektrode des Transistors 142 angelegt, und das Logiksignal Dn steht am Schaltungspunkt 196 zur Verfügung. Wenn das Eingangssignal, beispielsweise Dn, einen Logikzustand mit niedrigem Pegel aufweist, wodurch der Serientransistor (143) nichtleitend wird, wird der Ladetransistor (142) den Ausgangsschaltungspunkt (196) während des Impulses pc auf das positive Speisepotential Vs aufladen. Am Ende des Vorladeimpulses wird der Ladetransistor (142) nichtleitend gemacht, wobei das Potential VS von der Streukapazität (170) gespeichert wird, die mit dem Ausgangsschaltungspunkt des PufferInverters verbunden ist.
• Wenn umgekehrt das Eingangssignal ( ) auf einem hohen Logikpegel liegt, wird der Serientransistor (143) leitend sein, wodurch jegliche Ladungsansammlung in der mit dem Ausgangsschaltungspunkt (196) des Pufferinverters verbundenen Streukapazität (170) verhindert wird. In diesem Fall wird ein wenig nach dem Ende des Ladeimpulses zumindest das Potential des Augangsschaltungspunktes (196) des Inverters auf einem niedrigen Logikpegel liegen. Unabhängig davon, ob Dn auf einem niedrigen oder hohen Logikpegel liegt, wird der von der Kapazität 170 bestimmte Logikwert während der Dauer des Informationswortes, das heißt annähernd während des aktiven Teils der Horizontalzeilenzeit in bezug auf die LCD-Anzeigeanwendung aufrechterhalten.
• Die Vorladezwischeninverter dienen zum Anlegen der Datenbitwerte an die Transistoren 144 und 148, damit, wenn ein hoher Logikpegel an ihre entsprechende Steuerelektrode (144, 148) angelegt wird, die Quellenimpedanz des Datenbitwertes äußerst hoch ist. Dadurch kann die kapazitive Spannung an der Steuerelektrode erhöht werden, wie im folgenden erklärt wird. Bei Verwendung eines Vorladepufferinverters, in dem zuerst eine Ladung am Ausgangsschaltungspunkt des Inverters angesammelt wird und dann entsprechend dem Logikpegel der angelegten Daten entladen wird, wird die Konstruktion eines Inverters mit angepaßten Transistoren vermieden. So erhält man einen relativ schnellen Abfall mit relativ kleinen Serientransistoren.
• Wenn man die Eingangszwischeninverter betrachtet, die die Transistoren (142, 143) und (150, 151) umfassen, ist das verhältnismäßig negative Potential ihrer Speisung nach der Hypothese das der Masse. Betreffs des die Transistoren 152 und 149 umfassenden Ausgangspuffers ist das verhältnismäßig negative Speisepotential nominal das der Masse, obwohl es zu bevorzugen sein kann, es auf einer etwas niedrigeren Amplitude als der der Einschalt- bzw. Schwellwertspannung der Transistoren 145 einzustellen. Der Grund dafür ist wie folgt: zu Beginn eines Bitzyklus wird der Ausgangsschaltungspunkt 190 auf das positive Speisepotential VS vorgeladen. Dieses Potential wird von einer relativ kleinen Streukapazität 176 gespeichert. Wenn diese zufällig entladen wird, kann sie (in diesem System) erst im folgenden Bitzyklus wieder geladen werden. Infolgedessen ist es von wesentlicher Bedeutung, daß der Serientransistor 149 nicht zufällig leitend gemacht wird. Anheben des an die Source-Elektrode des Transistors 149 angelegten Potentialpegels hebt den an seine Steuerelektrode anlegbaren Potentialpegel vor seiner Aktivierung an. Wenn daher das verhältnismäßig positivere Potential VB an die Source-Elektrode des Transistors 149 angelegt wird, wird die Rauschunempfindlichkeit des Systems erhöht. Die Speiseamplitude VB ist ein Wert, der den niedrigen Pegel des Ausgangssignals MO bestimmt. Da dieses Signal in der Lage sein muß, den Logikwert mit niedrigem Pegel darzustellen, muß die Amplitüde von VB unter dem für einen Logikwert mit niedrigem Pegel festgelegten Maximum liegen.
• Das Ausgangssignal MO wird zu Beginn des Bitzyklus auf den Logikpegel "1" vorgeladen und zum Zeitpunkt des ersten positiyen Impulses am Schaltungspunkt 188 auf den Logikpegel "0" entladen. Dies kann erst nach dem Übergang zum niedrigen Pegel des Eingangssignals MI geschehen.
• Die relative Synchronisation der Bauteile der in Figur 7 dargestellten Schältung wird von den Konturen der Figur 8 dargestellt.
• Wieder auf Figur 7 Bezug nehmend, wird angenommen, daß alle Ladetransistoren 142, 144, 148, 150 und 152 vom Anreicherungstyp sind und daher ihren jeweiligen Ausgangsschaltungspunkt in einer der relativ langsamen Quelle folgenden Betriebsart laden. Hinsichtlich der Vorladezwischeninverter hat dies nur einen geringen Einfluß, da das Vorladen normalerweise während der Zeilenaustastlücken stattfindet. Die Austastlücken bieten namlich genügend Zeit für das Laden selbst im Fall von relativ kleinen Ladetransis toren mit schwacher Beweglichkeit.
• Dies gilt nicht für die Ladezeit des Schaltungspunktes 188 durch die Transistoren 144 oder 148. Erstens ist die an die Steuerelektroden der Transistoren 144 und 148 angelegte Steuerspannung nicht größer als ( pc - VT), wobei pc die Amplitude des an Transistor 142 oder 150 angelegten Vorladetaktimpulses ist und VT die Schwellwertspannung der Transistoren (möglicherweise von der Größenordnung von mehreren Volt) ist. Zweitens ist die verfügbare Dauer begrenzt. Wenn man beispielsweise eine aktive Zeilenzeit von 53 µs und 8-Bit-Daten in Betracht zieht, beträgt die Synchronisationsperiode der Taktphasen A8, B8 53/128 µs, nämlich 0,415 µs, was eine relativ kurze Dauer zum Laden des Schaltungspunktes 188 darstellt.
• Die Ladekapazität der Transistoren 144 und 148 wird durch Erhöhen der Steuerspannung der Steuerelektroden verbessert. Angenommen, der Schaltungspunkt 196 stellt eine logische "1" dar und es wird gewünscht, den Schaltungspunkt 188 mittels des Transistors 144 zu laden. Wie bekannt, wird, je höher das an einen Transistor angelegte Steuerelektroden- Sourcepotential, desto stärker der von ihm geleitete Strom sein und infolgedessen desto kürzer die für die kapazitive Ladung erforderliche Zeit sein.
• Die Impedanz am Schaltungspunkt 196 ist im wesentlichen kapazitiv, da die beiden Transistoren 142 und 143 nichtleitend sind (wenn der Schaltungspunkt 196 eine logische "1" darstellt). Bei einem an die Drain- Elektrode 155 des Transistors 144 angelegten positiven Taktimpuls A, wenn namlich am Transistor 144 ein Potential einer logischen "1" besteht, beginnt der Schaltungspunkt 188 über den Drain-Source-Leitweg zu laden. Es ist jedoch zu bemerken, daß ein Teil des an die Drain-Elektrode des Transistors 144 angelegten Taktimpulses A über die Kapazität 158 an dessen Steuerelektrode angekoppelt wird, wodurch die Steuerspannung dieser Steuerelektrode verbessert und der Transistor in stärkeren Betrieb versetzt wird. Weiterhin wird, wenn der Schaltungspunkt 188 zu laden beginnt, ein Teil seines Potentials über die Kapazität 160 an seine Steuerelektrode zurückgekoppelt, wodurch eine stärkere Ansteuerung dieser Steuerelektrode erhalten wird.
• Die Kapazitäten 158, 160 und 170 sind im Verhältnis zueinander ausgelegt, um:
• a) die Steuerspannung an der Steuerelektrode des Transistors 144 zu erhöhen und seine Leistung zu verbessern, wenn eine logische "1" an sein Gate angelegt wird,
• b) sicherzustellen, daß der Transistor 144 nicht zufälligerweise durch eine Ankopplung des Taktpotentials an seine Steuerelektrode aktiviert worden ist, wenn der Transistor 143 die Amplitude des Gates auf den Massepegel festlegt,
• c) zu vermeiden, daß ein ausreichendes Taktpotential, um den Transistor 149 zufälligerweise in Betrieb zu nehmen, über die Kapazitäten 158 und 160 an den Schaltungspunkt 188 angekoppelt wird.
• Die Taktsignale A und B sind über die Kondensatoren 154 und 156 an die Drain-Elektrode der Transistoren 144 und 148 angeschlossen, um den zum Laden der mit dem Schaltungspunkt 188 verbundenen Kapazität verfügbaren Strom zu begrenzen. Diese Leitungsstrombegrenzung erlaubt die Verwendung eines kleineren Serientransistors 145. Angesichts der Tatsache, daß der verfügbare Strom der kapazitiv gekoppelten Taktsignale proportional zu Cdv/dt ist, ist es vorteilhaft, den Übergang dieser Signale zu verlängern. So werden für die in Figur 7 gezeigten Stufen Taktimpulse mit geneigten Flanken eingesetzt, das heißt diese Signale sind sägezahnförmig, wie in Figur 8 gezeigt. Die kapazitive Kopplung der Taktspannungen verlangt die Verwendung von Taktsignalen mit höherer Amplitude. Infolgedessen kann das Potential an der Drain-Elektrode der nichtleitenden Transistoren übermäßig werden. Um eine solche Situation zu vermeiden, sind die durch eine Diode geschützten Transistoren 146, 147 zwischen ihrer entsprechenden Drain-Elektrode und einem Einrastpotentialpunkt geschaltet. Dieses Potential ist ein unter dem gewünschten Spannungspegel liegendes Schwellwertpotential.
• Figur 9 stellt mehrere Signalkonturen entsprechend einer Ein-Bit-Stufe 140 mit einem nichtleitenden Transistor 143 dar. Der Schaltungspunkt 196 hat einen gewissen Spannungspegel während einer Periode T, wie durch Kurve 198 angezeigt. Da der Schaltungspunkt 196 statistisch ungefähr bei +VS oder leicht darüber liegt, wird der Transistor 144 leitend. Es muß bemerkt werden, daß die Kurve 198 für die Spannung am Schaltungspunkt 196 zu Zeiten, zu denen Dn auf "tief" liegt und das Starteingangssignal bzw. MI auf "hoch" liegt; repräsentativ ist. Ebenso zeigt in diesem Fall die Kurve 200 die kleinen Spannungsimpulse 195 am Schaltungspunkt 188, die Kurve 202 die Spannung (+VS) am Schaltungspunkt 190, und die Kontur 204 stellt ein Taktsignal dar, wobei es sich um An oder Bn handelt. Wenn das Signal MI auf "niedrig" geht, während der Zustand der anderen Signale gleich bleibt, unterliegt der Schaltungspunkt 188 einem Spannungsübergang wie durch Kurve 206 gezeigt, und der Schaltungspunkt 196 wird die durch Kurve 208 dargestellte Spannung in Form des Taktsignals 204 darstellen, wenn das Steuersignal An oder Bn an die Zählerstufe 140 angelegt wird. Die Kurve 210 zeigt die Entladung des Schaltungspunktes 190, wenn der Schaltungspunkt 188 auf den hohen Pegel übergeht. In der Praxis haben Untersuchungssimulationen gezeigt, daß sich der Schaltungspunkt 190 erst dann auf spürbare Weise entlädt, wenn ca. T/2 abgelaufen ist (siehe Kontur 210 in Figur 9). Mit dieser Eigenschaft kann die Synchronisation im Fall von mehreren kaskadegeschalteten Stufen verbessert werden.
• Wenn in Figur 9 das Signal MI zum Zeitpunkt des Erscheinens von An oder Bn auf "hoch" liegt, bleibt der Transistor 145 leitend, und der Schaltungspunkt 188 kann die Spannung nur schwach erhöhen (wie durch Kurve angezeigt), und auch wenn der Transistor 144 leitend bleibt, beruht dies auf der Wirkung der von der Interelektrodenkapazität 158 gelieferten Auslesehandlung. Die Spannungserhöhung am Schaltungspunkt 188 ist zu diesem Zeitpunkt (Signal 200) ungenügend zum Schalten des Transistors 149, es sei denn, diese Erhöhung übertrifft die Gesamtsumme der Schwellwertspannung und der Bezugsspannung (VTH + VB). Infolgedessen kann eine einfache Impulsspannung 200 am Schaltungspunkt 188 zu diesem Zeitpunkt nicht die Entladung des Schaltungspunktes 190 veranlassen. Es können sich jedoch mehrere dieser sich dem Schwellwert nähernden Impulse ansammeln und sich über eine lange Zeitspanne wie beispielsweise 50 µs nach dem Ende des Vorladeimpulses 180 durch eine nicht vernachlässigbare Entladung umsetzen. Um eine derartige unzeitgemäße Entladung zu vermeiden, ist experimentell festgestellt worden, daß die maximale Impulshöhe 195 (Signal 200) um etwa 3 Volt unter dem Spannungsschwellwert VTH des Transistors 149 liegen muß. Wenn daher die Schwellwertspannung des Transistors 149 3,0 V beträgt, muß die Spannung +VB gleich der maximalen Impulsspannung sein, die am Schaltungspunkt 188 erscheinen kann. In der Praxis wird normalerweise eine Impulsspannung 200 von 2,0 V eingesetzt.
• Angenommen, daß in der Stufe 140 der Figur 7 das Datenbit Dn "niedrig" ist und daß Dn "hoch" ist, dann ist der Transistor 143 leitend. Figur 10 stellt die mit den verschiedenen Schaltungspunkten in diesem Fall verbundenen Spannungskonturen dar. Kurve 216 zeigt die Spannung am Schaltungspunkt 196, egal ob das Signal MI "niedrig" oder "hoch" liegt. Die Kurve 212 stellt die sehr schwache parasitäre Spannung am Schaltungspunkt 188 dar, wenn das Signal MI "hoch" liegt. Die Kurve 214 zeigt eine ziemlich große Spannung an diesem selben Schaltungspunkt, wenn das Signal MI "niedrig" ist. Die Kurve 218 stellt die Spannung am Schaltungspunkt 190 dar und zeigt an, daß das Signal MO weiterhin auf +VS (die Spannung am Schaltungspunkt 190) liegt, und die. Kurve 220 zeigt, daß am Schaltungspunkt 155 eine verhältnismäßig bedeutende Spannungsschwingung entsteht; diese Spannung 220 kann jedoch amplitudenmäßig der Kurve 204 nahekommen, da die Vorrichtung 144 dann nichtleitend ist. Diese starke Schwingung der Spannung kann dazu neigen, 144 über eine Kopplung über den Kondensator 158 "zu verrasten". Um dies zu vermeiden, sind die Einrastungstransistoren 146 und 147 vorgesehen, um die Amplitude der Kurve 220 in bezug auf die Kurve 204 zu begrenzen.
• Wenn ein Kanaltransistor 143 leitet und der andere Kanältransistor 151 nicht leitet, oder umgekehrt, wird ein Impuls am Schaltungspunkt 188 einen unbedeutenden Pegel erreichen, wenn die entsprechenden Transistoren 144 und 148 während des Taktimpulses An oder Bn des entsprechenden Kanals 204 nicht leitend bleiben. In der Annahme, daß dies der Fall ist, müssen die Transistoren 143 und 151 aus dem Gesichtspunkt der Vorrichtung groß genug sein, die Spannung am entsprechenden Schaltungspunkt (196 bzw. 222) auf einem niedrigeren Pegel als eine Transistorschwellwertspannung oberhalb der am Schaltungspunkt 188 erscheinenden Spannung während der Dauer des Impulses 204 zu bewahren, egal ob es sich um An oder Bn handelt. In der Praxis genügt es, daß die Transistoren 143 und 151 jeweils eine Kanalgröße w gleich 15 Mikrometer aufweisen, wenn die Periode T (Figur 9 oder 10) gleich 0,7 µs ist, wenn man annimmt, daß die Transistoren 144 und 148 jeweils eine Kanalgröße w von Mikrometer aufweisen. Infolgedessen knnen auf diese Weise mit den kleinen Datenschaltvorrichtungen sehr große Schaltvorrichtungen angesteuert werden. Diese Eigenschaft wird als einmalig und für die Stufen 140 der hier beschriebenen ausgelösten Schaltungen mit vorgeladenem Schaltungspunkt geeignet angesehen.
• Figur 11 zeigt einen typischen Impulsplan für ein System mit drei in Kaskade geschalteten Ein-Bit- Stufen 140. In diesem Beispiel wird die Dauer der Taktimpulse An und Bn als T angenommen. Man wird bemerken, daß die Mindestimpulsperiode 5T/2 mit der Flanke des Startimpulses in dieser Kaskade mit drei Stufen erzeugt wird. Auch ist festzustellen, daß das Datenausgangsintervall für die Decodierung von steigenden Datenwerten 2T beträgt. Die Verzögerung in Figur 11 erlaubt einen gewissen Sicherheitsspielraum, das heißt, es ist keine sehr genaue Synchronisation der Signale notwendig. Dies beruht darauf, daß das Eingangssignal MI einer gegebenen Stufe 140 zu einer Zeit T/2 vor dem Anstieg des Taktsignals dieser Stufe und T/2 nach dem Ende des Taktsignals dieser Stufe in den niedrigen Zustand übergehen wird. In dieser Situation kann eine gewisse überlappung der Taktsignale der aufeinanderfolgenden Stufen zulässig sein.
• Figur 12 zeigt ein Beispiel kritischer Verzögerung. Hier sind die Ausgangsdaten einander näher (alle 3T/2), und es besteht kein Spielraum mehr zwischen dem Punkt, wo das Signal MI in den niedrigen Zustand übergeht, und dem Abfall des Taktimpulses Bn für eine gegebene Stufe 140. Die Verzögerung um T/2 vor dem Anstieg von An wird aufrechterhalten. Auch ist zu bemerken, daß die Anfangsverzögerung für eine gegebene Stufe 140 5T/2 beträgt.
• Die oben beschriebenen Ausführungsformen sind nur beispielhaft gegeben und sind nicht begrenzend. Varianten und Modifikationen dieser Ausführungsformen - für den Fachmann offensichtlich - weichen nicht vom Rahmen der beiliegenden Ansprüche ab.

Claims (12)

1. Vorrichtung zur Erzeugung von Impulsen mit veränderlicher Dauer, mit folgenden:

- einer einen Binärwert mit n Bit, der die gewünschte Impulsdauer darstellt, liefernden Quelle;

- einem Mittel (91) zur Erzeugung von n Paaren von Taktsignalen An, Bn (n = 1, 2, 3 usw.), wobei jedes Paar mit den n niedrigstwertigen Bit verbunden ist und jedes nachfolgende Paar eine höhere Anzahl von Impulsen im Verhältnis zu dem Paar mit niedrigerer Zahl umfaßt;

- n sequenziell numerierten und für eine Pipelinefunktion in Kaskade geschalteten Stufen (90), die so verbunden sind, daß jede Stufe die Stufe mit höherer Zahl aktiviert, wobei jede Stufe auf ein Datenbit Dn des besagten Binärwertes mit n Bit und auf die Taktsignale An, Bn reagiert, indem sie das eine oder das andere dieser Taktsignale durchläßt, je nachdem, ob das besagte Datenbit auf dem einen oder dem anderen dieser zwei Zustände liegt.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Mittel (91) zur Erzeugung von n Paaren von Taktsignalen An, Bn (n = 1, 2, 3 usw.) Phasen, die in bezug aufeinander und in bezug auf die anderen Paare versetzt sind, und solche Taktfolgen, daß die Frequenz jedes Paars von Taktsignalen mindestens das Doppelte der Frequenz des vorhergehenden Paares ist, bietet.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Signale An und Bn jedes Paars von Taktsignalen in bezug aufeinander einen Phasenunterschied von 180º aufweisen.

4. Vorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die n Stufen (90) in Kaskade geschaltete Zählerstufen sind, wobei jede Stufe Eingangsanschlüsse zum Empfangen eines Paars von Taktsignalen An und Bn, einen Eingangsanschluß zur Verbindung mit der besagten Quelle zum Empfangen eines Bits Dn des besagten Binärwertes mit n Bit, einen Starteingangsanschluß und einen Ausgangsanschluß aufweist, wobei der Starteingangsanschluß jeder Stufe mit dem Ausgangsanschluß der vorhergehenden Stufe verbunden ist und der Ausgangsanschluß der letzten Stufe die erforderlichen Impulse liefert; wobei jede Stufe einen Übergang des einen der besagten Taktsignale An, Bn für das Bit Dn liefert und beim Vorhandensein eines Übergangs an ihrem Eingangsanschluß zwischen zwei Zuständen umschaltet

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die besagten Stufen darüber hinaus ein Vorlademittel umfassen, das von einem Vorladesignal aktiviert wird, um den Zustand des Stufenausgangs zu initialisieren.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Vorlademittel folgendes umfaßt:

- eine zwischen den besagten Ausgangsanschluß und einen Punkt mit im wesentlichen konstantem Potential geschaltete Kapazität;

- einen Transistor, dessen Hauptleitverbindung zwischen den besagten Ausgangsanschluß und einem Punkt vorbestimmter Speisespannung geschaltet ist, und bei dem eine Steuerelektrode mit dem besagten Vorladesignal verbunden ist.

7. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das besagte Vorlademittel eine bistabile Schaltung umfaßt, die auf das besagte Vorladesignal reagiert, um den besagten Ausgangsanschluß auf einen ersten Zustand zu initialisieren, und auf einen Übergang des einen der besagten Signale reagiert, um den besagten Ausgangsanschluß auf einen zweiten Zustand zu initialisieren.

8. Vorrichtung nach Anspruch - 1, dadurch gekennzeichnet, daß jede der besagten Stufen folgendes umfaßt:

- ein erstes mit den besagten Taktsignalen An, Bn verbundenes Logikmittel, wobei das besagte Datenbit dem Anschluß der Stufe ein Signal nach folgendem Boolschen Verhältnis zuführt:

( An . Dn) + ( Bn . Dn),

- ein zweites Logikmittel, das auf das vom ersten Logikmittel kommende Signal und ein an den besagten Startanschluß angelegtes Signal S reagiert, um ein Signal nach folgendem Boolschen Verhältnis zu liefern:

S. ((( An . Dn) + ( Bn . Dn)).

9. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie darüber hinaus folgendes enthält:

- einen ersten Transistor mit einer Hauptleitverbindung, die zwischen den besagten Ausgangsanschluß und ein erstes Speisepotential geschaltet ist, und mit einer an das zweite Logikmittel angeschalteten Steuerelektrode;

- einen zweiten Transistor mit einer Hauptleitverbindung, die zwischen den besagten Ausgangsanschluß und ein zweites Speisepotential geschaltet ist, und mit einer zum Empfangen eines Vorladesignals geschalteten Steuerelektrode zum Initialisieren des besagten Ausgangsanschlusses auf das besagte zweite Potential zu Beginn jedes Impulses mit veränderlicher Dauer.

10. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Stufen folgendes umfaßt:

- einen ersten, zweiten und dritten Transistor mit ie einer ersten, zweiten und dritten Elektrode, wobei die zweiten Elektroden des ersten und zweiten Transistors mit der ersten Elektrode des besagten dritten Transistors verbunden sind, wobei die zweite und dritte Elektrode des besagten dritten Transistors jeweils mit einem ersten Speisepotential und dem besagten Eingangsanschluß verbunden sind;

- entsprechende Mittel zur Verbindung der ersten Elektroden des besagten ersten und besagten zweiten Transistors mit den besagten Taktsignalen;

- ein erstes Mittel zur Verbindung des besagten Datenbits mit der Steuerelektrode des besagten ersten Transistors;

- ein zweites Mittel zum Verbinden des besagten Komplements des besagten Datenbits mit der Steuerelektrode des besagten zweiten Transistors.

11. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das besagte erste Mittel zur Verbindung einen vierten Transistor mit einer Hauptleitverbindung, die zwischen die Steuerelektrode des besagten ersten Transistors und ein zweites Speisepotential geschaltet ist, und mit einer Steuerelektrode, die zum Empfangen eines Vorladesignals zu Beginn jedes Impulses mit veränderlicher Dauer geschaltet ist, umfaßt, und daß das besagte zweite Mittel zur Verbindung einen fünften Transistor mit einer Hauptleitverbindung, die zwischen die Steuerlektrode des besagten zweiten Transistors und das besagte zweite Speisepotential geschaltet ist, und mit einer Steuerelektrode, die zum Empfangen eines Vorladesignals zu Beginn jedes Impulses mit veränderlicher Dauer geschaltet ist, umfaßt.

12. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß sie darüber hinaus folgendes enthält:

- einen vierten Transistor mit einer Steuerelektrode, die mit den zweiten Elektroden des besagten ersten und zweiten Transistors verbunden ist, und einer Hauptleitverbindung, die zwischen den besagten Ausgangsanschluß und ein drittes Speisepotential geschaltet ist, und mit einer Steuerelektrode, die zum Empfangen eines Vorladesignals geschaltet ist;

- einen fünften Transistor mit einer Hauptleitverbindung, die zwischen den besagten Ausgangsanschluß und ein zweites Speisepotential geschaltet ist, und mit einer Steuerelektrode, die zum Empfangen eines Vorladesignals geschaltet ist.