DE69901765T2

DE69901765T2 - Turbo-Code Dekodierer

Info

Publication number: DE69901765T2
Application number: DE69901765T
Authority: DE
Inventors: Garegin Makarian; Keith Pickavance
Original assignee: Tandberg Television AS
Current assignee: Ericsson AB
Priority date: 1998-09-10
Filing date: 1999-09-08
Publication date: 2002-10-17
Anticipated expiration: 2019-09-09
Also published as: US6611940B1; DE69901765D1; EP0986180A1; ATE219306T1; EP0986180B1; GB9819689D0

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Decodieren von Eingangssymbolen, die Worte mit einer Vielzahl von Informationsbits darstellen. Die Erfindung hat eine spezielle Anwendung auf das Decodieren von codierten Symbolen, die einer Phasenumtastungs- (PSK) Modulation unterzogen wurden. Die Erfindung wird beim Decodieren von phasenumtastmodulierten Signalen für den Empfang von digitalen Fernsehsignalen vorteilhaft verwendet.
In letzter Zeit wurde eine neue Klasse von Fehlerkontrollcodes, die "Turbocodes" genannt werden, eingeführt. Diese Codes sehen eine Fehlerleistung nahe der Shannon-Grenze vor, indem ein iteratives Decodierverfahren verwendet wird, das auf Codes mit einfachen Bestandteilen beruht. Eine natürliche Erweiterung zum Verbessern der Bandbreiteneffizienz von Turbocodes besteht darin, sie auf Systeme mit trelliscodierter Modulation (TCM) und pragmatischer trelliscodierter Modulation (PCTM) anzuwenden.
Die Verwendung von Turbocodes ist in Papke L. et al. "Combined Multilevel Turbo-Code with MR-Modulation" Proceedings of the Conference on Communications (ICC), New York (US), IEEE, Seite 668-672 XP000533098 ISBN: 0-7803- 2487-0, beschrieben. Die Turbocodemodulation ist auch in Fazel K. et al. "Combined Multilevel Turbo-Code with 8PSK Modulation" IEEE Global Telecommunications Conference (GLOBECOM), New York (US), IEEE, Seite 649-653 XP000621563 ISBN: 0-7803-2510-9, beschrieben.
In einem bekannten Modulationssystem codiert ein Turbocodierer einen seriellen Strom von Eingangsdatenbits mit einer Rate R von 113, um zwei Paritätsbits parallel mit jedem Eingangsdatenbit zu erzeugen. Die Informations- und Paritätsbits werden in einem Demultiplexer einer Demultiplexierung unterzogen, um Symbole zu bilden, von denen jedes eine Anzahl von Informationsbits und eine Anzahl von Paritätsbits enthält. Die Paritätsbits werden in einem Aussonderungsmodul ausgesondert, um die Anzahl von Paritätsbits zu verringern und dadurch die Datenrate des Systems zu erhöhen. Die Bits jedes Symbols werden in einer Verschachtelungsvorrichtung verschachtelt und zu einem Signalabbildungsmodul weitergeleitet. Das Ausgangssignal aus dem Abbildungsmodul umfaßt die I- und Q-Komponenten, die zur Eingabe in einen PSK-Modulator erforderlich sind.
Einer der ernsten Nachteile, die mit der Anwendung von Turbocodes verbunden sind, ist der Effekt der "Abflachungsfehlerverschlechterung", mit der der Effekt gemeint ist, durch den das Bitfehlerverhältnis am Ausgang des Turbodecodierers nicht unter bestimmte Werte verringert werden kann, welche von der Art des Turbocodes abhängen und im Bereich von 108 bis 109 liegen. Obwohl diese Zahl für die meisten Anwendungen annehmbar ist, erfordert der digitale Fernsehrundfunk eine quasi fehlerfreie Leistung, bei der das Bitfehlerverhältnis 1011 ist. Um diese Anforderung zu erfüllen, war die herkömmliche Lösung die serielle Verkettung des Reed-Solomon-Codes und eines binären Turbocodes. Das verkettete Verfahren ist jedoch nicht bandbreiteneffizient, da die Turbocodes nicht mit irgendeiner trelliscodierten Modulation verbunden sind. Ferner hat dieses Verfahren nicht die volle Fehlerkorrekturleistung des verketteten Schemas genutzt, da es auf einer Hartentscheidungsinformation aus dem Turbodecodierer beruhte.
Es ist ein Ziel der vorliegenden Erfindung, die gewünschte Datenrate zu erzielen, während das Bitfehlerverhältnis verbessert wird. Gemäß einem ersten Aspekt der vorliegenden Erfindung wird nun eine Decodiervorrichtung zum Decodieren von Symbolen, die jeweils ein digitales Wort mit einem turbocodierten Bit, einem Paritätsbit und mindestens einem uncodierten Bit darstellen, bereitgestellt, wobei die Vorrichtung folgendes umfaßt: einen ersten Weichmetrikgenerator zum Erzeugen einer Weichmetrik des codierten Bits in jedem Symbol; einen oder mehrere zweite Weichmetrikgeneratoren zum Erzeugen einer Weichmetrik des oder jedes uncodierten Bits in jedem Symbol; einen Turbodecodierer zum Decodieren der Weichmetrik des codierten Bits, um einen harten Wert und eine weiche Abschätzung des codierten Bits zu erzeugen; einen Turbocodierer zum Codieren des harten Werts des decodierten Bits, um eine Rekonstruktion des codierten Bits und zwei Paritätsbits zu erzeugen; ein Aussonderungsmodul, um die Paritätsbits einmal auszusondern; und ein oder mehrere Hartentscheidungsmodule zum Erzeugen einer harten Entscheidung für das oder jedes uncodierte Bit jedes Symbols.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Decodieren von Symbolen, die jeweils ein digitales Wort mit einem turbocodierten Bit, einem Paritätsbit und mindestens einem uncodierten Bit darstellen, bereitgestellt, wobei das Verfahren die folgenden Schritte umfaßt: Erzeugen einer Weichmetrik des codierten Bits in jedem Symbol; Erzeugen einer Weichmetrik des oder jedes uncodierten Bits in jedem Symbol; Verwenden eines Turbodecodierers zum Decodieren der Weichmetrik des codierten Bits, um einen harten Wert und eine weiche Abschätzung des codierten Bits zu erzeugen; Verwenden eines Turbocodierers zum Codieren des harten Werts des decodierten Bits, um eine Rekonstruktion des codierten Bits und zwei Paritätsbits zu erzeugen; einmaliges Aussondern der Paritätsbits; und Erzeugen einer harten Entscheidung für das oder jedes uncodierte Bit jedes Symbols.
Gemäß einem dritten und einem vierten Aspekt dieser Erfindung wird ein System und ein Verfahren nach den Ansprüchen 7 und 8 hierin bereitgestellt.
Die Erfindung wird nun anhand eines Beispiels mit Bezug auf die zugehörigen Zeichnungen beschrieben, in denen gilt:
Fig. 1 zeigt eine bekannte Form eines pragmatischen turbocodierten Modulators,
Fig. 2 ist ein universelles Diagramm eines pragmatischen turbocodierten Modulators, der in einer Übertragungsvorrichtung gemäß der vorliegenden Erfindung enthalten ist,
Fig. 3 zeigt den Modulator von Fig. 2 zur 8-PSK-Modulation angepaßt,
Fig. 4 zeigt den Modulator von Fig. 2 zur 16-PSK-Modulation angepaßt,
Fig. 5 ist ein universelles Diagramm eines Decodierers zum Decodieren von Symbolen, die durch den Modulator von Fig. 2 codiert wurden,
Fig. 6 zeigt einen Decodierer zum Decodieren von Symbolen, die durch den Modulator von Fig. 3 codiert wurden, und
Fig. 7 zeigt einen Decodierer zum Decodieren von Symbolen, die durch den Modulator von Fig. 4 codiert wurden.
In Fig. 1 wird ein Bitstrom von digitalen Eingangsdaten an einen Eingangsanschluß 10 angelegt und wird von einem Turbocodierer 11 empfangen. Der Turbocodierer 11 weist die Form eines beliebigen von einer Anzahl von bekannten Turbocodierern, wie in der Literatur beschrieben, auf. Der Turbocodierer weist eine Rate R von 1/3 auf, um auf der Leitung 12 ein codiertes Bit und auf Paritätsleitungen 13 zwei Paritätsbits für jedes der Eingangsbits auf der Leitung 10 zu erzeugen.
Das codierte Bit auf der Leitung 12 weist denselben Wert auf wie das Eingangsbit auf der Leitung 10. Die codierten und Paritätsbits vom Turbocodierer 11 auf den Leitungen 12 und 13 werden an einen Demultiplexer 14 angelegt. Der Demultiplexer 14 wandelt die turbocodierten Bits vom Codierer 11 von der seriellen in die parallele Form um. Das parallele Ausgangssignal aus dem Demultiplexer 14 umfaßt codierte Bits auf den Leitungen 15 und Paritätsbits auf den Leitungen 16. Die Leitungen 15 und 16 in Fig. 1 sind sowohl in durchgezogenen Linien als auch gestrichelten Linien dargestellt, um zu zeigen, daß die Anzahl von parallelen Ausgängen aus dem Demultiplexer 14 eine Frage der Entwurfswahl ist, wie erläutert werden wird.
Die codierten Bits auf den Leitungen 15 werden als Eingangsbits an eine Verschachtelungsvorrichtung 17 angelegt. Die Paritätsbits auf den Leitungen 16 werden an ein Aussonderungsmodul 18 angelegt, das die Paritätsbits aussondert, um die Anzahl von Paritätsbits auf Eins zu verringern. Das Paritätsbit, das im Anschluß an den Aussonderungsvorgang, der vom Modul 18 ausgeführt wird, verbleibt, wird an die Verschachtelungsvorrichtung 17 angelegt. Die Verschachtelungsvorrichtung verschachtelt die codierten und Paritätsbits, die als Eingangssignal an diese angelegt werden, und übergibt die verschachtelten Bits an eine Signalabbildungsschaltung 19. Die Abbildungsschaltung 19 bildet die digitalen Werte, die durch die verschachtelten Bits dargestellt werden, in M-wertige Symbole ab, die auf einer Leitung 20 ausgegeben werden. Die Symbole auf der Leitung 20 werden als digitales Mehrpegel-Signal übertragen, das zum Modulieren einer Ausgangsträgerübertragung angewendet wird.
Aus dem bekannten Modulationsschema von Fig. 1 ist zu sehen, daß zwei Paritätsbits für jedes codierte Informationsbit, das vom Eingangsanschluß 10 empfangen wird, erzeugt werden. Wenn die Ausgangsmodulation 8-PSK ist und 2 Informationsbits und ein Paritätsbit pro Symbol vorliegen, erfordert das bekannte Schema folglich das Aussondern von 3 Paritätsbits. Wenn die Ausgangsmodulation 16-PSK ist und 3 Informationsbits und ein Paritätsbit pro Symbol vorliegen, erfordert das bekannte Schema alternativ das Aussondern von 5 Paritätsbits. Die Anzahl von Leitungen 15 und 16 in Fig. 1 hängt somit von der Anzahl von Bits pro Symbol in der Ausgangsmodulation ab.
In Fig. 2 ist eine Modulatorvorrichtung mit einem Satz von Eingangsanschlüssen 21 zusammen mit einem zusätzlichen Eingangsanschluß 22 dargestellt. Die Eingangsanschlüsse 21 und 22 bilden zusammen die erforderliche Anzahl von parallelen Eingangsanschlüssen zum Empfangen eines Eingangsworts mit k Informationsbits. Der Eingangsanschluß 22 ist zum Liefern von einem Bit jedes Eingangsworts zu einem Turbocodierer 23 angeschlossen und die Eingangsanschlüsse 21 sind zum Liefern der restlichen Informationsbits zu einer Verschachtelungsvorrichtung 24 angeschlossen. Die spezielle Anzahl von Eingangsanschlüssen 21 hängt von der Wortgröße jedes Eingangsworts ab und die Eingangsleitungen 21 sind sowohl in durchgezogenen Linien als auch gestrichelten Linien dargestellt, um zu zeigen, daß diese Anzahl eine Frage der Entwurfswahl ist.
Der Turbocodierer 23 weist eine Rate von 1/3 auf und erzeugt ein codiertes Informationsbit auf einer Leitung 25 und zwei Paritätsbits auf den Leitungen 26. Die Paritätsbits werden durch ein Aussonderungsmodul 27 einmal ausgesondert, um ein Paritätsbit auf einer Ausgangsleitung 28 aus dem Aussonderungsmodul 27 zu erzeugen. Die Leitungen 25 und 28 sind mit den Eingangsleitungen 21 parallel geschaltet, um die Eingangssignale zur Verschachtelungsvorrichtung 24 zu liefern. Die Verschachtelungsvorrichtung 24 verschachtelt die uncodierten Informationsbits auf den Leitungen 21 mit dem codierten Informationsbit auf der Leitung 25 und dem Paritätsbit auf der Leitung 28. Die Verschachtelungsvorrichtung 24 leitet die verschachtelten Bits zu einer Bitabbildungsschaltung 29 weiter, die die verschachtelten Bits in ein Symbol umwandelt, das k Informationsbits und ein Paritätsbit darstellt. Das Symbol wird durch I- und Q-Komponentenwerte auf den Leitungen 30 und 31 dargestellt, die zu einem M-wertigen Modulator 32 weitergeleitet werden, von dem ein moduliertes Trägersignal auf einer Ausgangsleitung 33 übertragen wird. Es wird beobachtet, daß die in Fig. 2 gezeigte Vorrichtung nur einen Standard-Turbocodierer mit einer Rate R = 1/3 verwendet, aber die Anzahl von ausgesonderten Bits im Vergleich zur Anordnung des Standes der Technik verringert wurde. Dies hat den Vorteil von verbesserter Fehlerleistung und verringerter Implementierungskomplexität und -kosten.
Fig. 3 zeigt, wie die Vorrichtung von Fig. 2 für den Spezialfall angepaßt werden kann, in dem die Ausgangsmodulation eine 8-PSK-Modulation ist. In Fig. 3 empfangen eine Eingangsleitung 34 und eine Eingangsleitung 35 jeweils ein jeweiliges Informationsbit eines 2-Bit-Eingangsworts. Die Eingangsleitung 35 ist mit einem Turbocodierer 36 verbunden, der eine Rate R von 1/3 aufweist und daher ein codiertes Informationsbit und zwei Paritätsbits erzeugt. Die Paritätsbits werden durch ein Aussonderungsmodul 37 ausgesondert.
Für jedes Eingangswort empfängt eine Verschachtelungsvorrichtung 38 ein uncodiertes Informationsbit auf der Leitung 34, ein codiertes Informationsbit vom Turbocodierer 36 und ein Paritätsbit vom Aussonderungsmodul 37. Die Verschachtelungsvorrichtung 38 verschachtelt die empfangenen Bits, um ein 3-Bit- Eingangswort zu erzeugen, das zu einer Bitabbildungsschaltung 39 geliefert wird.
Die Bitabbildungsschaltung wandelt die empfangenen Bits in ein Symbol um, das 2 Informationsbits und ein Paritätsbit darstellt. Das Symbol wird durch I- und Q- Komponentenwerte auf den Leitungen 40 und 41 dargestellt, die zu einem 8-PSK- Modulator 42 weitergeleitet werden, aus dem ein moduliertes Trägersignal auf einer Ausgangsleitung 43 übertragen wird.
Fig. 4 zeigt, wie die Vorrichtung von Fig. 2 für den Spezialfall angepaßt werden kann, in dem die Ausgangsmodulation eine 16-PSK-Modulation ist. In Fig. 4 empfangen Eingangsleitungen 44 2 Informationsbits und eine Eingangsleitung 45 empfängt ein Informationsbit eines 3-Bit-Eingangsworts. Die Eingangsleitung 45 ist mit einem Turbocodierer 46 verbunden, der eine Rate R von 1/3 aufweist und daher ein codiertes Informationsbit und zwei Paritätsbits erzeugt. Die Paritätsbits werden durch ein Aussonderungsmodul 47 ausgesondert.
Für jedes Eingangswort empfängt eine Verschachtelungsvorrichtung 48 zwei uncodierte Informationsbits auf den Leitungen 44, ein codiertes Informationsbit vom Turbocodierer 46 und ein Paritätsbit vom Aussonderungsmodul 47. Die Verschachtelungsvorrichtung 48 verschachtelt die empfangenen Bits, um ein 4-Bit- Eingangswort zu erzeugen, das zu einer Bitabbildungsschaltung 49 geliefert wird. Die Bitabbildungsschaltung wandelt die empfangenen Bits in ein Symbol um, das 3 Informationsbits und ein Paritätsbit darstellt. Das Symbol wird durch I- und Q- Komponentenwerte auf den Leitungen 50 und 51 dargestellt, die zu einem 16- PSK-Modulator 52 weitergeleitet werden, aus dem ein moduliertes Trägersignal auf einer Ausgangsleitung 53 übertragen wird.
Nun wird eine Empfängervorrichtung mit Bezug auf Fig. 5 beschrieben, in der ein Turbodecodierer mit R = 1/2 und ein Aussonderungscodierer mit R = 1/3 verwendet werden, um die übertragenen Daten zu rekonstruieren. Im Gegensatz zu Verfahren des Standes der Technik erzeugt die Empfängervorrichtung weiche Zuverlässigkeitswerte für alle codierten und uncodierten Bits, und es wird somit möglich, ein verkettetes Schema aufzugreifen, das durch die Implementierung eines Decodierers mit weichem Eingang und weichem Ausgang, der mit einem Weichentscheidungs-Reed-Solomon-Decodierer verkettet ist, verbessert wird.
In Fig. 5 ist eine Empfängervorrichtung dazu ausgelegt, das modulierte Trägersignal zu empfangen, das vom Modulatorausgangsanschluß 33 von Fig. 2 übertragen wird. Das modulierte Trägersignal wird an einem Empfänger- Eingangsanschluß 54 in Fig. 5 empfangen. Der Eingangsanschluß 54 ist mit einem M-wertigen Demodulator 55 verbunden, der die f- und Q-Komponentenwerte jedes zum Empfänger übertragenen Symbols rekonstruiert. Die I- und Q-Werte werden zu einer ersten und einer zweiten variablen Verzögerung 56 und 57 und zu einem Weichmetrikgenerator 58 weitergeleitet. Der Weichmetrikgenerator 58 erzeugt Weichentscheidungswerte für das codierte Informationsbit in jedem zum Empfänger übertragenen Symbol. Die Weichentscheidungswerte werden vom Generator 58 zu einem Turbodecodierer 59 mit bekannter Form mit einer Rate R = 1/2 übertragen. Der Decodierer 59 weist eine Wartezeit auf, die durch die Anzahl von Iterationen angegeben ist, die beim Berechnen von Hartentscheidungs- und Weichentscheidungsabschätzungen des codierten Informationsbits verwendet werden. Die harte Entscheidung wird auf einer Leitung 60 zu einem Turbocodierer 61 übertragen, während die weiche Entscheidung auf einer Leitung 62 erscheint. Die Anzahl von Iterationen des Decodierers 59 wird den variablen Verzögerungen 56 und 57 signalisiert, um die durch jede auferlegte Verzögerung zu steuern.
Der Turbocodierer 61 weist eine Rate R = 1/3 auf und erzeugt daher ein codiertes Informationsbit auf einer Ausgangsleitung 62a und zwei Paritätsbits auf den Leitungen 63. Die Paritätsbits vom Codierer 61 werden an ein Aussonderungsmodul 64 angelegt, das die Paritätsbits einmal aussondert, um ein einzelnes Paritätsbit auf einer Leitung 65 zu liefern. Das codierte Informationsbit und das Paritätsbit, die vom Codierer 61 erzeugt werden, werden an einen Satz von Hartbitentscheidungsmodulen 66a, 66b ... 66n und einen Satz von Weichmetrikgeneratoren 67a, 67b ... 67n angelegt. Die Hartbitentscheidungsmodule 66 empfangen das Ausgangssignal von der Verzögerung 56 und liefern harte Entscheidungen für jedes der uncodierten Bits in den zum Empfänger übertragenen Symbolen. Das Entscheidungsmodul 66a liefert ein Ausgangsentscheidungssignal, das das erste uncodierte Informationsbit in einem eingehenden Symbol darstellt. Das Entscheidungsmodul 66b liefert ein Ausgangssignal, das das zweite uncodierte Informationsbit in einem eingehenden Symbol darstellt, und das Entscheidungsmodul 66n liefert ein Ausgangssignal, das das n-te uncodierte Bit in einem eingehenden Symbol darstellt. Die Anzahl von Entscheidungsmodulen 66 hängt von der Anzahl von uncodierten Informationsbits ab, deren Empfang der Empfänger in den zu diesem übertragenen Symbolen erwartet. Die Ausgänge aus den Entscheidungsmodulen 66 sind mit einem Hartentscheidungs-Multiplexer 68 verbunden.
Die Weichmetrikgeneratoren 67 empfangen das Ausgangssignal von der Verzögerung 57 und liefern weiche Entscheidungen für jedes der uncodierten Bits in den zum Empfänger übertragenen Symbolen. Der Metrikgenerator 67a liefert einen weichen Ausgangswert für das erste uncodierte Informationsbit in einem eingehenden Symbol. Der Metrikgenerator 67b liefert einen weichen Ausgangswert für das zweite uncodierte Informationsbit in einem eingehenden Symbol und der Metrikgenerator 67n liefert einen weichen Ausgangswert, der das n-te uncodierte Bit in einem eingehenden Symbol darstellt. Die weichen Werte werden jeweils durch ein m-Tupel (wobei m ≥ 2) dargestellt, und die Anzahl von Metrikgeneratoren 67 hängt von der Anzahl von uncodierten Informationsbits ab, deren Empfang der Empfänger in den zu diesem übertragenen Symbolen erwartet. Die Ausgänge aus den Metrikgeneratoren 67 sind mit einem weichen Multiplexer 69 verbunden, der auch vielmehr mit m-Tupeln als mit Bits arbeitet.
Der harte Multiplexer 68 multiplexiert die Entscheidungen der uncodierten Informationsbits von den Modulen 66 mit dem codierten Informationsbit, das vom Turbodecodierer auf der Leitung 60 geliefert wird, um einen multiplexierten Bitstrom auf einer Ausgangsleitung 70 zu erzeugen. Die Ausgangsleitung 70 ist zum Weiterleiten des multiplexierten Bitstroms zu einer Hartentscheidungs- Verschachtelungsvorrichtung 71 vor einem äußeren Hartentscheidungsdecodierer (der ein Reed-Solomon-Decodierer sein kann) verbunden.
Der weiche Multiplexer 69 multiplexiert die weichen Werte, die Abschätzungen der uncodierten Informationsbits von den Generatoren 67 sind, mit der weichen Abschätzung, die vom Turbodecodierer 59 auf der Leitung 62 geliefert wird, um ein multiplexiertes Signal auf einer Ausgangsleitung 72 zu erzeugen. Die Ausgangsleitung 72 ist zum Weiterleiten des multiplexierten Signals über eine weiche Verschachtelungsvorrichtung 73, die m-Tupel verarbeitet, zu einem weichen oder Lösch-Reed-Solomon-Decodierer verbunden.
Fig. 6 zeigt, wie die Vorrichtung von Fig. 5 für den Spezialfall angepaßt werden kann, in dem das vom Empfänger empfangene Eingangssignal ein 8-PSK- moduliertes Signal ist. Das modulierte Trägersignal wird an einem Empfänger- Eingangsanschluß 154 in Fig. 6 empfangen. Der Eingangsanschluß 154 ist mit einem 8-PSK-Demodulator 155 verbunden, der die I- und Q-Komponentenwerte jedes zum Empfänger übertragenen Symbols rekonstruiert. Die I- und Q-Werte werden zu einer ersten und einer zweiten variablen Verzögerung 156 und 157 und zu einem Weichmetrikgenerator 158 weitergeleitet. Der Weichmetrikgenerator 158 erzeugt Weichentscheidungswerte für das codierte Informationsbit in jedem zum Empfänger übertragenen Symbol. Die Weichentscheidungswerte werden vom Generator 158 zu einem Turbodecodierer 159 mit derselben Form wie der Decodierer 59 in Fig. 5 weitergeleitet. Die harte Entscheidung vom Decodierer 159 wird auf einer Leitung 160 zu einem Turbocodierer 161 übertragen, während die weiche Entscheidung auf einer Leitung 162 erscheint. Die Anzahl von Iterationen des Decodierers 159 wird den variablen Verzögerungen 156 und 157 signalisiert, um die durch jede auferlegte Verzögerung zu steuern.
Der Turbocodierer 161 weist eine Rate R = 1/3 auf und erzeugt daher ein codiertes Informationsbit auf einer Ausgangsleitung 162a und zwei Paritätsbits auf den Leitungen 163. Die Paritätsbits vom Codierer 161 werden an ein Aussonderungsmodul 164 angelegt, das die Paritätsbits einmal aussondert, um ein einzelnes Paritätsbit auf einer Leitung 165 zu liefern. Das codierte Informationsbit und das Paritätsbit, die vom Codierer 161 erzeugt werden, werden an ein Hartbitentscheidungsmodul 166 und einen Weichmetrikgenerator 167 angelegt. Das Hartbitentscheidungsmodul 166 empfängt das Ausgangssignal von der Verzögerung 156 und liefert ein Hartentscheidungsausgangssignal für das uncodierte Bit in jedem der zum Empfänger übertragenen 8-PSK-Symbole. Der Ausgang aus dem Entscheidungsmodul 166 ist mit einem Hartentscheidungsmultiplexer 168 verbunden.
Der Weichmetrikgenerator 167 empfängt das Ausgangssignal von der Verzögerung 157 und liefert eine weiche Entscheidung für das uncodierte Bit in jedem der zum Empfänger übertragenen 8-PSK-Symbole. Die weichen Werte vom Generator 167 werden jeweils durch ein m-Tupel (wobei m ≥ 2) dargestellt und zu einem weichen Multiplexer 169 geliefert, der auch vielmehr mit m-Tupeln als mit Bits arbeitet.
Der harte Multiplexer 168 multiplexiert die Entscheidungen der uncodierten Informationsbits vom Modul 166 mit dem codierten Informationsbit, das vom Turbodecodierer auf der Leitung 160 geliefert wird, um einen multiplexierten Bitstrom auf einer Ausgangsleitung 170 zu erzeugen. Die Ausgangsleitung 170 ist zum Weiterleiten des multiplexierten Bitstroms zu einer Hartentscheidungs- Verschachtelungsvorrichtung 171 vor einem äußeren Hartentscheidungsdecodierer (der ein Reed-Solomon-Decodierer sein kann) verbunden.
Der weiche Multiplexer 169 multiplexiert die weichen Werte vom Generator 167 mit der weichen Abschätzung, die vom Turbodecodierer 159 auf der Leitung 162 geliefert wird, um ein multiplexiertes Signal auf einer Ausgangsleitung 172 zu erzeugen. Die Ausgangsleitung 172 ist zum Weiterleiten des multiplexierten Signals über eine weiche Verschachtelungsvorrichtung 173 zu einem weichen oder Lösch- Reed-Solomon-Decodierer verbunden.
Fig. 7 zeigt, wie die Vorrichtung von Fig. 5 für den Spezialfall angepaßt werden kann, in dem das vom Empfänger empfangene Eingangssignal ein 16-PSK- moduliertes Signal ist. Das modulierte Trägersignal wird an einem Empfänger- Eingangsanschluß 254 in Fig. 7 empfangen. Der Eingangsanschluß 254 ist mit einem 16-PSK-Demodulator 255 verbunden, der die I- und Q-Komponentenwerte jedes zum Empfänger übertragenen Symbols rekonstruiert. Die I- und Q-Werte werden zu einer ersten und einer zweiten variablen Verzögerung 256 und 257 und zu Weichmetrikgeneratoren 258 weitergeleitet. Der Weichmetrikgenerator 258 erzeugt Weichentscheidungswerte für das codierte Informationsbit in jedem zum Empfänger übertragenen Symbol. Die Weichentscheidungswerte werden vom Generator 258 zu einem Turbodecodierer 259 mit derselben Form wie der Decodierer 59 in Fig. 5 weitergeleitet. Die harte Entscheidung vom Decodierer 259 wird auf einer Leitung 260 zu einem Turbocodierer 261 übertragen, während die weiche Entscheidung auf einer Leitung 262 erscheint. Die Anzahl von Iterationen des Decodierers 259 wird den variablen Verzögerungen 256 und 257 signalisiert, um die durch jede auferlegte Verzögerung zu steuern.
Der Turbocodierer 261 weist eine Rate R = 1/3 auf und erzeugt daher ein codiertes Informationsbit auf einer Ausgangsleitung 262a und zwei Paritätsbits auf den Leitungen 263. Die Paritätsbits vom Codierer 261 werden an ein Aussonderungsmodul 264 angelegt, das die Paritätsbits einmal aussondert, um ein einzelnes Paritätsbit auf einer Leitung 265 zu liefern. Das codierte Informationsbit und das Paritätsbit, die vom Codierer 261 erzeugt werden, werden an Hartbitentscheidungsmodule 266a und 266b und Weichmetrikgeneratoren 267a und 267b angelegt. Die Hartbitentscheidungsmodule 266a und 266b empfangen das Ausgangssignal von der Verzögerung 256 und liefern Hartentscheidungsausgangssignale für die zwei uncodierten Bits in jedem der zum Empfänger übertragenen 16-PSK- Symbole. Die Ausgänge aus den Entscheidungsmodulen 266a und 266b sind mit einem Hartentscheidungsmultiplexer 268 verbunden.
Die Weichmetrikgeneratoren 267a und 267b empfangen das Ausgangssignal von der Verzögerung 257 und liefern weiche Entscheidungen für die zwei uncodierten Bits in jedem der zum Empfänger übertragenen 16-PSK-Symbole. Die weichen Werte von den Generatoren 267a und 267b werden jeweils durch ein m-Tupel (wobei m ≥ 2) dargestellt und zu einem weichen Multiplexer 269 geliefert, der auch vielmehr mit m-Tupeln als mit Bits arbeitet.
Der harte Multiplexer 268 multiplexiert die Entscheidungen der uncodierten Informationsbits von den Modulen 266a und 266b mit dem codierten Informationsbit, das vom Turbodecodierer auf der Leitung 260 geliefert wird, um einen multiplexierten Bitstrom auf einer Ausgangsleitung 270 zu erzeugen. Die Ausgangsleitung 270 ist zum Weiterleiten des multiplexierten Bitstroms zu einer Hartentscheidungs-Verschachtelungsvorrichtung 271 vor einem äußeren Hartentscheidungsdecodierer (der ein Reed-Solomon-Decodierer sein kann) verbunden.
Der weiche Multiplexer 269 multiplexiert die weichen Werte von den Generatoren 267a und 267b mit der weichen Abschätzung, die vom Turbodecodierer 259 auf der Leitung 262 geliefert wird, um ein multiplexiertes Signal auf einer Ausgangsleitung 272 zu erzeugen. Die Ausgangsleitung 272 ist zum Weiterleiten des multiplexierten Signals über eine weiche Verschachtelungsvorrichtung 273 zu einem weichen oder Lösch-Reed-Solomon-Decodierer verbunden.
Was beschrieben wurde, ist ein Verfahren und eine Vorrichtung zum Bereitstellen der Datenrate, die für Signalübertragungen erwünscht ist, wie z. B. jene, die bei Digitalfernsehübertragungen angetroffen werden, in einem Übertragungssystem, das mit einer verringerten Anzahl von ausgesonderten Paritätsbits arbeitet. Eine Flexibilität wird bereitgestellt, um 8-PSK- oder 16-PSK-Übertragungen gerecht zu werden. Es ist selbstverständlich, daß die Erfindung nicht auf eine Phasenumtastmodulation begrenzt ist und daß eine beliebige geeignete Form einer Modulation auf die Signalübertragungen angewendet werden kann, wie beispielsweise eine 16-QAM-Modulation.

Claims

1. Decodiervorrichtung zum Decodieren von Symbolen, die jeweils ein digitales Wort mit einem turbocodierten Bit, einem Paritätsbit und mindestens einem uncodierten Bit darstellen, wobei die Vorrichtung folgendes umfaßt: einen ersten Weichmetrikgenerator (58) zum Erzeugen einer Weichmetrik des codierten Bits in jedem Symbol; einen oder mehrere zweite Weichmetrikgeneratoren (67a-67n) zum Erzeugen einer Weichmetrik des oder jedes uncodierten Bits in jedem Symbol; einen Turbodecodierer (59) zum Decodieren der Weichmetrik des codierten Bits, um einen harten Wert und eine weiche Abschätzung des codierten Bits zu erzeugen; einen Turbocodierer (61) zum Codieren des harten Werts des decodierten Bits, um eine Rekonstruktion des codierten Bits und zwei Paritätsbits zu erzeugen; ein Aussonderungsmodul (64), um die Paritätsbits einmal auszusondern; und ein oder mehrere Hartentscheidungsmodule (66a-66n) zum Erzeugen einer harten Entscheidung für das oder jedes uncodierte Bit jedes Symbols.

2. Decodiervorrichtung nach Anspruch 1, welche dazu ausgelegt ist, Symbole zu decodieren, die 8-PSK-Symbole mit einem uncodierten Bit, einem codierten Bit und einem Paritätsbit sind.

3. Decodiervorrichtung nach Anspruch 1, welche dazu ausgelegt ist, Symbole zu decodieren, die 16-PSK-Symbole mit zwei uncodierten Bits, einem codierten Bit und einem Paritätsbit sind.

4. Verfahren zum Decodieren von Symbolen, die jeweils ein digitales Wort mit einem turbocodierten Bit, einem Paritätsbit und mindestens einem uncodierten Bit darstellen, wobei das Verfahren die folgenden Schritte umfaßt: Erzeugen einer Weichmetrik (58) des codierten Bits in jedem Symbol; Erzeugen einer Weichmetrik (67a-67n) des oder jedes uncodierten Bits in jedem Symbol; Verwenden eines Turbodecodierers (59) zum Decodieren der Weichmetrik des codierten Bits, um einen harten Wert und eine weiche Abschätzung des codierten Bits zu erzeugen; Verwenden eines Turbocodierers (61) zum Codieren des harten Werts des decodierten Bits, um eine Rekonstruktion des codierten Bits und zwei Paritätsbits zu erzeugen; einmaliges Aussondern der Paritätsbits; und Erzeugen einer harten Entscheidung (66a- 66n) für das oder jedes uncodierte Bit jedes Symbols.

5. Verfahren nach Anspruch 4, welches auf das Decodieren von Symbolen angewendet wird, die 8-PSK-Symbole mit einem uncodierten Bit, einem codierten Bit und einem Paritätsbit sind.

6. Verfahren nach Anspruch 4, welches auf das Decodieren von Symbolen angewendet wird, die 16-PSK-Symbole mit zwei uncodierten Bits, einem codierten Bit und einem Paritätsbit sind.

7. Signalübertragungssystem mit einer Codiervorrichtung zum Codieren von digitalen Eingangsworten von Informationsbits, um Symbole zu erzeugen, die die digitalen Worte darstellen, und einer Decodiervorrichtung zum Decodieren der Symbole, wobei die Codiervorrichtung folgendes umfaßt: einen Turbocodierer (11) zum Empfangen und Codieren eines ersten Teils jedes digitalen Eingangsworts, um entsprechende codierte und Paritätsbits zu erzeugen; ein Aussonderungsmodul (18), um die Paritätsbits einmal für jedes codierte Bit auszusondern; und eine Abbildungsschaltung (19) zum Empfangen eines uncodierten zweiten Teils jedes Eingangsworts, wobei die Abbildungsschaltung dazu ausgelegt ist, für jedes Eingangswort aus dem uncodierten zweiten Teil und aus den entsprechenden codierten und ausgesonderten Paritätsbits ein Ausgangssymbol zu bilden, und eine Decodiervorrichtung nach den Ansprüchen 1, 2 oder 3.

8. Verfahren zum Übertragen und Empfangen von Signalen, wobei das Verfahren eine Codierstufe zum Codieren von digitalen Eingangsworten von Informationsbits, um Symbole zu erzeugen, die die digitalen Eingangsworte darstellen, und eine Decodierstufe zum Decodieren der Symbole umfaßt, wobei die Codierstufe die folgenden Schritte umfaßt: Verwenden eines Turbocodierers (11), um einen ersten Teil jedes Eingangsworts abzurufen und zu codieren, um entsprechende codierte und Paritätsbits zu erzeugen; Aussondern (18) der Paritätsbits einmal für jedes codierte Bit und Bilden 1191 eines Ausgangssymbols für jedes Eingangswort aus einem uncodierten zweiten Teil des Eingangsworts und aus den entsprechenden codierten und ausgesonderten Paritätsbits; und eine Decodierstufe nach den Ansprüchen 4, 5 oder 6.