DE69836183T2

DE69836183T2 - Selbstgetakteter sekundärer Abfühlverstärker mit Fensterdiskriminator

Info

Publication number: DE69836183T2
Application number: DE69836183T
Authority: DE
Inventors: Oliver Charlotte KIEHL
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 1997-09-30
Filing date: 1998-08-25
Publication date: 2007-08-30
Anticipated expiration: 2018-08-26
Also published as: EP0905702A2; JPH11154392A; CN1215250A; EP0905702A3; KR19990029714A; TW388885B; DE69836183D1; EP0905702B1; KR100542469B1; CN1127800C; US5982673A

Description

HINTERGRUND DER ERFINDUNG
1. Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein Leseverstärker und insbesondere sekundäre Leseverstärkereinrichtungen mit einem Fensterdiskriminator, der es der Einrichtung ermöglicht, Daten zu lesen, ohne daß die Einrichtung extern getriggert werden muß.
2. Allgemeiner Stand der Technik
Elektronische Speicherbausteine wie etwa DRAM-Bausteine (dynamischer Direktzugriffsspeicher) oder SRAM-Bausteine (statischer Direktzugriffsspeicher) werden in verschiedenen elektronischen Systemen zum Speichern großer Mengen digitalcodierter Informationen verwendet. Diese Bausteine enthalten in der Regel Speicherarrays, mit denen die digitalcodierten Informationen oder Daten gespeichert werden. Die Daten werden in der Regel durch eine als ein Lesesystem bekannte Einrichtung von solchen Speicherarrays abgerufen.
Wie in 1 gezeigt, besteht ein typisches Lesesystem 10 in einem DRAM-Baustein sehr häufig aus einem primären Leseverstärker 12 und einem sekundären Leseverstärker 14. Der primäre Leseverstärker 12 wird in der Regel zum direkten Lesen von Daten aus dem Speicherarray verwendet, während der sekundäre Leseverstärker 14 in der Regel zum Lesen der Daten aus dem primären Leseverstärker 12 verwendet wird. Diese zweiteilige Konfiguration ist notwendig, um den hohen Dichteanforderungen von DRAM-Bausteinen zu genügen. Der Grund dafür besteht darin, daß DRAM-Bausteine viel mehr primäre Leseverstärker als sekundäre Leseverstärker enthalten, wobei diese primären Leseverstärker aus Transistoren mit relativ kleiner Größe, die in einem hochdichten Ar ray implementiert werden können, hergestellt werden. Daten werden zwischen den Leseverstärkern 12, 14 durch zwei Hochkapazitätsleitungen transferiert, die als externe Bitleitung-true (EBLt) 16 bzw. externe Bitleitung-complement (ELBc) 18 bekannt sind.
Während eines Lesezyklus liest der primäre Leseverstärker 12 Daten aus dem Speicherarray (nicht gezeigt). Die Daten werden durch Verwendung eines Latch vorrübergehend in dem primären Leseverstärker 12 gespeichert. Um diese gespeicherten Daten zu transferieren, müssen die externen Bitleitungen 16, 18 auf eine vorbestimmte positive Spannung vorgeladen werden; bevor sie an den Latch in dem primären Leseverstärker 12 angekoppelt werden. Dieses Vorladen ist notwendig, um zu verhindern, daß die externen Hochkapazitäts-Bitleitungen 16, 18 die in dem primären Leseverstärker 12 gespeicherten Spannungen übersteuern. Ein solcher Übersteuerungszustand ist aufgrund der relativ kleinen Größe der in dem primären Leseverstärker 12 verwendeten Transistoren möglich.
Wenn die externen Bitleitungen 16, 18 dann an den Latch in den primären Leseverstärker 12 angekoppelt werden, fällt die Spannung auf einer der Leitungen 16, 18 unter den Vorladungspegel ab, wodurch sich eine Differenzspannung entwickelt. Der jeweilige Zustand, der damit assoziiert ist, daß jede der externen Bitleitungen unter den Vorladepegel abfällt, wodurch also zwei mögliche Polaritäten der an den externen Bitleitungen 16, 18 vorliegenden Differenzspannung bereitgestellt werden, repräsentiert zwei Logikzustände der in dem primären Leseverstärker 12 gespeicherten Daten. Diese Differenzspannung wird dann durch den sekundären Leseverstärker 14 gelesen, um die Lesedatenleitungen (RDL) entsprechend anzusteuern. Die Daten werden von einem anderen Latch gelesen, der in dem sekundären Leseverstärker 14 enthalten ist, der gemäß der Polarität der Differenzspannung auf einen der zwei möglichen Logikzustände gesetzt wird.
Nunmehr mit Bezug auf 2 ist ein Beispiel für einen herkömmlichen sekundären Leseverstärker gezeigt. Der sekundäre Leseverstärker 20 enthält einen Latch 22, der zwei überkreuzt geschaltete Inverter 24, 26 enthält. Jeder Inverter 24, 26 enthält einen p-Kanal-Feldeffekttransistor (FET) 24A und 26A und einen n-Kanal-FET 24B, 26B. Die Kreuzschaltung wird erreicht, indem der Ausgang jedes Inverters an den Eingang des anderen Inverters angekoppelt wird. Die Knoten A und B werden jeweils an den Knotenpunkten der Kreuzschaltung gebildet. Eine solche Konfiguration ermöglicht es dem Latch 22, zwei stationäre Zustände aufzuweisen, wobei zum Beispiel Knoten A logisch high und Knoten B logisch low ist oder umgekehrt. Der Latch 22 wird als sich in einem der beiden möglichen Logikzuständen befindlich betrachtet, wenn er in Richtung eines der stationären Zustände gesteuert wird. Die Knoten A und B des Latch 22 werden jeweils an Anschlüssen 32, 34 an die externen Bitleitungen EBLt und EBLc angekoppelt. Wie bereits besprochen, wird an diesen externen Bitleitungen eine Differenzspannung entwickelt, die nachfolgend die jeweiligen Zustände der Knoten A und B bestimmt.
Ein n-Kanal-FET 28 ist an die Drain-Anschlüsse der n-Kanal-FETs 24B, 26B angekoppelt und dient zum Triggern des Latch 22. Der Triggertransistor dient zum effektiven Isolieren des Latch 22 von der an den externen Bitleitungen EBLt und EBLc entwickelten Differenzspannung für einen vorbestimmten Zeitraum. Diese Isolation ist notwendig, um es der Differenzspannung zu gestatten, einen signifikanten Betrag zu erreichen, so daß die Differenzspannung den Latch 22 auf einen seiner Logikzustände setzen kann. Der notwendige Betrag beträgt in der Regel 200 Millivolt (mV), deren Entwicklung an den externen Bitleitungen, die ihrerseits eine Kapazität von etwa 2 Picofarad (pF) aufweisen, etwa 2 Nanosekunden (ns) in Anspruch nimmt.
Aufgrund von Rausch- und Offsetbetrachtungen ist der zum Setzen des Latch 22 erforderliche Betrag jedoch tatsächlich höher und liegt zum Beispiel im Bereich zwischen etwa 200 bis zu etwa 500 mV. Damit die Differenzspannung an den externen Bitleitungen diesen Betrag erreicht, sind zusätzlich in der Regel 1 bis 2 ns erforderlich. Somit wird der Triggertransistor 28 durch ein Setzsignal etwa 3 bis 4 ns, nachdem die externen Bitleitungen an den primären Leseverstärker angekoppelt werden, eingeschaltet, wobei etwa 1 bis 2 ns eine eingebaute Reserve zur Berücksichtigung von etwaigem Rauschen oder Offsets sind. Wie bekannt ist, dienen diese 1 bis 2 ns folglich als Sicherheitsschutzband und berücksichtigen außerdem eine Fehlanpassung der Ansteuerzeit der Spaltenauswahlleitung (CSL), Signalentwicklungszeit sowie andere bekanntlich in solchen Bausteinen auftretende Zeitsteuerungsfehlanpassungen.
Ferner sind zwei Vorladetransistoren 30, 32 zwischen die Inverterknoten A, B und die Spannungsquelle VDD geschaltet. Diese Transistoren 30, 32 dienen zum Vorladen der externen Bitleitungen (als Reaktion auf das Anlegen des Signals PC an ihre jeweiligen Gate-Anschlüsse) und somit der Inverterknoten A, B auf die Versorgungsspannung VDD, um eine Übersteuerung zu verhindern, wie bereits besprochen. Die Inverterknoten A, B werden vorgeladen, um dem Rest des Speicherbausteins anzuzeigen, daß der sekundäre Leseverstärker keine Daten enthält, und somit wird eine Ansteuerung des Latch 22 auf einen seiner Logikzustände ermöglicht.
Nunmehr mit Bezug auf 3 ist ein Diagramm der Betriebszustände eines typischen Latch, wie etwa des Latch 22, der in einem herkömmlichen sekundären Leseverstärker enthalten ist, gezeigt. Die x- und die y-Achse repräsentieren jeweils Spannungspegel der Inverterknoten A und B. Eine metastabile Linie 38 repräsentiert die halbstabilen Zustände des Latch, darunter der Vorladezustand 44, in dem die Knoten A und B gleich VDD sind. Aufgrund von Bausteinirregularitäten kann sich diese metastabile Linie tatsächlich an einer beliebigen Stelle zwischen den gestrichelten Linien 38A, 38B, die auf jeder Seite gezeigt sind, befinden. Die zuvor besprochenen zwei stabilen Zustände des Latch werden mit den Bezugszahlen 40 42 gekennzeichnet.
Die jeweiligen Bereiche C und D zwischen der metastabilen Linie 38 und den beiden stabilen Zuständen 40 und 42 repräsentieren die beiden möglichen Logikzustände des Latch. Wie zuvor in bezug auf 2 besprochen, wird der Latch zuerst durch das PC-Signal, das die Vorladetransistoren 30, 32 einschaltet, in seinen Vorladezustand gesteuert. Wenn dann eine ausreichende Differenzspannung an den hochkapazitiven externen Bitleitungen entwickelt wird, schaltet das Setzsignal den Triggertransistor 28 ein. Dadurch wird der Latch 22 in Richtung eines seiner stabilen Zustände 40 oder 42 gesteuert, wodurch der Latch auf einen seiner zwei möglichen Logikzustände gesetzt wird. In DRAM-Bausteinen (insbesondere asynchronen DRAM-Bausteinen) wird das Setzsignal gewöhnlich durch einen Block für Rdressenübergangsdetektion (ATD) entwickelt.
Die Notwendigkeit, daß ein herkömmlicher sekundärer Leseverstärker, wie zum Beispiel der sekundäre Leseverstärker 20, durch ein externes Setzsignal getriggert werden muß, hat eine Anzahl von Nachteilen. Zu allererst hat ein Speicherbaustein, der ein solches Schema benutzt, eine größere Größe, da zusätzliche Komponenten erforderlich sind, um das Setzsignal zu erzeugen. Außerdem ist der von einem solchen Speicherbaustein verbrauchte Strom wesentlich höher. Der Grund dafür besteht darin, daß das benutzte Setzsignal möglicherweise über eine lange Signalleitung gesteuert werden muß, so daß das Setzsignal ein Signal mit relativ großer Amplitude sein muß, was zur Erzeugung eine beträchtliche Menge an Strom erfordert. Außerdem ist ein solcher Speicherbaustein naturgemäß aufgrund der oben besprochen eingebauten Reserveanforderungen langsamer.
US 4,716,550 für Flannagen et. al. beschreibt ein Lesesystem zum Lesen von Daten aus einer Speicherzelle und zum Ansteuern zweier Ausgangsleitungen als Reaktion darauf.
US 5,594,696 für Amneus et. al. beschreibt einen Leseverstärker mit einer Triggerschaltung, dessen Ausgangssignal von low nach high wechselt, wenn die Spannungsdifferenz zwischen den beiden Eingangsleitungen groß genug wird.
KURZFASSUNG DER ERFINDUNG
Mindestens eine Aufgabe der vorliegenden Erfindung ist deshalb die Bereitstellung einer Einrichtung, wie zum Beispiel einer sekundären Leseverstärkereinrichtung, die zwischen zwei Eingangsleitungen, wie zum Beispiel externe Bitleitungen und zwei Ausgangsleitungen, wie zum Beispiel Lesedatenleitungen geschaltet ist, um die beiden Ausgangsleitungen als Reaktion auf eine Differenzspannung an den zwei Eingangsleitungen anzusteuern, wobei die Einrichtung kein externes Triggern erfordert.
Diese Aufgabe wird mit einem Verfahren zur Verwendung eines Lesesystems nach Anspruch 1 und einem Lesesystem nach Anspruch 2 gelöst.
In einem Aspekt der Erfindung umfaßt ein Lesesystem zum Lesen von Daten aus einer Datenquelle und zum Ansteuern zweier Ausgangsleitungen als Reaktion darauf folgendes: eine wirksam an die Datenquelle angekoppelte primäre Leseeinrichtung zum Lesen und Speichern der Daten darin; und eine wirksam über zwei Eingangsleitungen an die primäre Leseeinrichtung und außerdem wirksam an die zwei Ausgangsleitungen angekoppelte sekundäre Leseeinrichtung, wobei die sekundäre Leseeinrichtung auf eine Differenzspannung reagiert, die gemäß den durch die primäre Leseeinrichtung gespeicherten Daten an den zwei Eingangsleitungen erzeugt wird, und wobei mit der sekundäre Leseeinrichtung ein Differenzspannungs-Schwellenbereich assoziiert ist, der durch eine negative Schwelle und eine positive Schwelle definiert wird, wobei die sekundäre Leseeinrichtung die zwei Ausgangsleitungen auf einen ersten Ausgangszustand steuert, wenn die Differenzspannung an den zwei Eingangsleitungen innerhalb des Differenzspannungs-Schwellenbereichs liegt, auf einen zweiten Ausgangszustand, wenn die Differenzspannung mindestens gleich der negativen Schwelle ist, und auf einen dritten Ausgangszustand, wenn die Differenzspannung mindestens gleich der positiven Schwelle ist.
In einem anderen Aspekt der Erfindung umfaßt eine zwischen zwei Eingangsleitungen und zwei Ausgangsleitungen zur Ansteuerung der zwei Ausgangsleitungen als Reaktion auf eine Differenzspannung an den zwei Eingangsleitungen geschaltete Einrichtung folgendes: Stromquellenmittel; Differenzverstärkermittel mit zwei jeweils wirksam an die Eingangsleitungen angekoppelten Eingangsanschlüssen, zwei jeweils wirksam an die Ausgangsleitun gen angekoppelten Ausgangsanschlüssen und weiteren zwei, wirksam an die Stromquellenmittel angekoppelten Anschlüssen, wobei die Differenzverstärkermittel auf die Differenzspannung an den zwei Eingangsleitungen reagieren und ein Differenzspannungs-Schwellenbereich mit ihnen assoziiert ist, der durch eine negative Schwelle und eine positive Schwelle definiert wird; und Treibermittel zum Ansteuern der zwei Ausgangsleitungen, wobei die Treibermittel wirksam zwischen die Stromquellenmittel und die Differenzverstärkermittel geschaltet sind, wobei die Treibermittel die zwei Ausgangsleitungen als Reaktion auf die Stromquellenmittel und die Differenzverstärkermittel in einen ersten Ausgangszustand steuern, wenn die Differenzspannung an den Eingangsleitungen innerhalb des Differenzspannungs-Schwellenbereichs der Differenzverstärkermittel liegt, wobei die Treibermittel die zwei Ausgangsleitungen als Reaktion auf die Stromquellenmittel und die Differenzverstärkermittel in einen zweiten Ausgangszustand steuern, wenn die Differenzspannung an den Eingangsleitungen mindestens gleich der negativen Schwelle des Differenzspannungs-Schwellenbereichs ist und wobei die Treibermittel die zwei Ausgangsleitungen als Reaktion auf die Stromquellenmittel und die Differenzverstärkermittel in einen dritten Ausgangszustand steuern, wenn die Differenzspannung an den Eingangsleitungen mindestens gleich der positiven Schwelle des Differenzspannungs-Schwellenbereichs ist.
Diese und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung von Ausführungsbeispielen ersichtlich, die in Verbindung mit den beigefügten Zeichnungen zu lesen ist.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Blockschaltbild eines herkömmlichen Leseverstärkers;
2 ist ein Schaltbild eines herkömmlichen sekundären Leseverstärkers;
3 ist ein Diagramm der Betriebszustände eines in einem herkömmlichen sekundären Leseverstärker enthaltenen Latch;
4 ist ein Funktionsschaltbild zur Veranschaulichung von Prinzipien eines sekundären Leseverstärkers mit einem Fensterdiskriminator gemäß der vorliegenden Erfindung;
5 ist ein Diagramm der Eingangs-Ausgangs-Kurven eines sekundären Leseverstärkers mit einem Fensterdiskriminator gemäß der vorliegenden Erfindung;
6 ist ein Schaltbild einer Implementierung eines sekundären Leseverstärkers gemäß der vorliegenden Erfindung; und
7 ist ein Schaltbild einer weiteren Implementierung eines sekundären Leseverstärkers gemäß der vorliegenden Erfindung.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung betrifft einen in einer integrierten Schaltung (IC) verwendeten sekundären Leseverstärker. Eine solche IC ist zum Beispiel ein Direktzugriffsspeicher (RAM), wie etwa ein dynamischer Direktzugriffsspeicher (DRAM), ein synchroner DRAM (SDRAM) oder ein statischer RAM (SRAM). Die IC kann auch eine anwendungsspezifische IC (ASIC), eine zusam mengeführte DRAM-Logikschaltung (eingebetteter DRAM) oder eine beliebige andere Logikschaltung sein.
In der Regel werden zahlreiche ICs parallel auf dem Wafer ausgebildet. Nachdem die Verarbeitung beendet ist, wird der Wafer zerteilt, um die ICs in einzelne Chips aufzutrennen. Die Chips werden dann gekapselt, was zu einem Endprodukt führt, das zum Beispiel in Verbraucherprodukten wie etwa Computersystemen, Mobiltelefonen, persönlichen digitalen Assistenten (PDAs) und anderen elektronischen Produkten verwendet wird.
Gemäß der Erfindung erfordert der sekundäre Leseverstärker kein externes Triggern, sondern ist vorteilhafterweise selbst zeitgesteuert. Man erreicht dies durch Konstruktion eines sekundären Leseverstärkers, der dafür eingerichtet ist, signifikant bevor ein angemessenes Signal auf den externen Bitleitungen vorliegt, zu lesen. Ein gemäß der vorliegenden Erfindung gebildeter sekundärer Leseverstärker erkennt eine Differenzspannungsschwelle sowohl in einer positiven als auch in einer negativen Richtung an den externen Bitleitungen, zwischen denen die sekundäre Leseverstärkereinrichtung inaktiv ist. Ein solches zwischen der negativen und der positiven Schwelle gebildetes Fenster wird im folgenden als Diskriminatorfenster bezeichnet, das später ausführlich beschrieben wird. Ferner kann ein solcher sekundärer Leseverstärker die interne Signalausbreitung durch Verwendung verschiedener Rückkopplungsverfahren beschleunigen, wie auch später erläutert werden wird.
Es versteht sich, daß die Ausdrücke „inaktiver Zustand", „aktiver Bereitschaftszustand" und „aktiver Setzzustand", die zur Beschreibung der Funktionsweise der sekundären Leseverstärkereinrichtung der vorliegenden Erfindung benutzt werden, spezifische Bedeutungen haben. Die Einrichtung wird als in einem inaktiven (d.h. nicht aktiven) Zustand befindlich betrachtet, wenn sich die externen Bitleitungen in einem vorgeladenen Zustand befinden, wie erläutert werden wird. Ferner wird die Einrichtung als sich in einem aktiven Bereitschaftszustand befindlich betrachtet, wenn die Einrichtung noch nicht in einen Logikzustand versetzt ist und die Lesedatenleitungen (RDLs) nicht ansteuert, aber das Vorladen bereits ausgeschaltet ist (d.h. die Einrichtung wird nicht mehr im inaktiven Zustand gehalten) wie erläutert werden wird. Als letztes wird die Einrichtung als sich in einem aktiven Setzzustand befindlich betrachtet, wenn die Einrichtung in einen Logikzustand versetzt ist und die Lesedatenleitungen (RDLs) als Reaktion darauf ansteuert, wie erläutert werden wird.
Nunmehr unter Bezugnahme auf 4 und 5 sind ein Funktionsschaltbild zur Veranschaulichung der Prinzipien der vorliegenden Erfindung (4) und ein beispielhafter Graph der mit einer gemäß der Erfindung ausgebildeten Einrichtung assoziierten Eingangs-Ausgangs-Kurven (5) gezeigt. Unter anfänglicher Bezugnahme auf 5 sind die Eingangs-Ausgangs-Kurven eines einen Fensterdiskriminator gemäß der vorliegenden Erfindung enthaltenden sekundären Leseverstärkers gezeigt. Genauer gesagt repräsentiert die x-Achse des Graphen die Eingangsspannung des sekundären Leseverstärkers, die die an den externen Bitleitungen wie zuvor besprochen entwickelte Differenzspannung ist. Die Differenzspannung ist die Differenz zwischen dem Spannungspotential der externen Bitleitung-true (V_EBLt) und dem Spannungspotential der externen Bitleitungcomplement (V_EBLc) und wird im folgenden als DEBL bezeichnet. Die y-Achse repräsentiert die Spannung der Ausgänge des sekundären Leseverstärkers (im Bereich zwischen den Spannungen VSS und VDD), die jeweils an zwei Lesedatenleitungen angekoppelt sind, die als RDLt (Lesedatenleitung-true) und RDLc (Lesedatenleitung complement) bezeichnet werden, wobei die durchgezogene Linie in dem Diagramm den Ausgang des sekundären Leseverstärkers repräsentiert, der an RDLt angekoppelt ist, und die gestrichelte Linie den Ausgang des sekundären Leseverstärkers repräsentiert, der an RDLc angekoppelt ist.
Wenn spezifisch die Differenz zwischen V_EBLt und V_EBLc (d.h. DEBL) innerhalb eines Diskriminatorfensters 44 (auch mit der Bezeichnung +/–DVw) liegt, sind beide Lesedatenleitungen RDLt (durchgezogene Linie) und RDLc (gestrichelte Linie) logisch low (VSS), wie in 5 gezeigt. Es versteht sich, daß, obwohl RDLt und RDLc vorzugsweise auf VSS innerhalb des Fensters 44 liegen, die graphischen Linien (gestrichelt und durchgezogen), die jeweils die Datenleitungen auf dem Graphen repräsentieren, lediglich der Betrachtungsklarheit halber etwas von der x-Achse und voneinander angehoben sind. Es versteht sich, daß, wenn DEBL in einem solchen Fenster 44 liegt, der sekundäre Leseverstärker der Erfindung als sich in einem Tristate-Zustand befindlich betrachtet wird. Es versteht sich, daß ein sekundärer Leseverstärker gemäß der vorliegenden Erfindung sich abhängig von der Differenzspannung in einem solchen Tristate-Zustand entweder in einem inaktiven Zustand oder in dem aktiven Bereitschaftszustand befinden kann. Dennoch enthalten die externen Bitleitungen noch keine gültigen Daten.
Wenn jedoch DEBL zunimmt (entweder in der positiven oder in der negativen Richtung), so daß die Differenzspannung zwischen den externen Bitleitungen nicht in dem Fenster 44 liegt, befindet sich der sekundäre Leseverstärker nun im aktiven Setzzustand, der bewirkt, daß eine der Lesedatenleitungen RDLt oder RLDc auf ein logisches high gesteuert wird. Die Polarität von DEBL bestimmt, welche der Lesedatenleitungen RDLt oder RDLc auf high gesteuert wird, wodurch der Logikzustand der Einrichtung bestimmt wird. Wenn zum Beispiel RDLt auf high gesteuert wird und RDLc low bleibt, kann dies zum Beispiel dem Lesen einer binären „1" aus der adressierten Speicherstelle entsprechen, während dagegen, wenn RDLt low bleibt und RDLc auf high gesteuert wird, dies zum Beispiel dem Lesen einer binären „0" aus der adressierten Speicherstelle entsprechen kann. Es versteht sich, daß die in 5 gezeigten Eingangs-Ausgangs-Kurven invertiert werden können, wenn eine entgegengesetzte Logikkonvention verwendet werden würde, wobei zum Beispiel RDLt und RDLc während des Tristate-Zustands high und bei jeweiliger Ansteuerung low sind.
Die Breite des Diskriminatorfensters 44, die zwischen den Punkten E und F auf der x-Achse definiert ist, wird durch die elektrischen Kenngrößen der den Fensterdiskriminator implementierenden Komponenten bestimmt. Zum Beispiel ist es möglich, eine Komponentenbemessung zu wählen, die ein Fenster mit einer Breite von etwa 400 mV bereitstellt (d.h. E bei etwa –200 mV bis F bei etwa +200 mV). Das heißt, daß der sekundäre Leseverstärker gemäß der vorliegenden Erfindung durch eine DEBL aktiviert werden kann, die einen Betrag von sogar nur etwa 200 mV aufweist. Dies ist wünschenswert, weil es weniger Zeit in Anspruch nimmt, bis die externen Bitleitungen eine solche Spannungsdifferenz erreichen. Wie bereits beschrieben, enthalten herkömmliche Leseverstärker in der Regel eine Reserve zur Berücksichtigung von Parameterschwankungen, wodurch bewirkt wird, daß solche Einrichtungen nur bei einer höheren Differenzspannung aktiviert werden. Durch Verwendung eines Fensterdiskriminators, wie durch die vorliegende Erfindung bereitgestellt und in 5 dargestellt, wird deshalb die Leistungsfähigkeit eines so gebildeten sekundären Leseverstärkers signifikant verbessert.
Nunmehr mit Bezug auf 4 ist ein Funktionsschaltbild zur Veranschaulichung von Prinzipien eines sekundären Leseverstärkers der Erfindung gezeigt. Der sekundäre Leseverstärker 50 enthält zwei Differenz-Transkonduktanzverstärker 52, 54, wobei jeder Verstärker 52, 54 einen nicht invertierenden und einen invertierenden Eingangsanschluß aufweist. Der nichtinvertierende Anschluß des Verstärkers 52 ist an dem invertierenden Anschluß des Verstärkers 54 angekoppelt, und beide Anschlüsse sind an die externe Bitleitung-true EBLt 46 angekoppelt. Ferner ist der nichtinvertierende Anschluß des Verstärkers 54 an den invertierenden Anschluß des Verstärkers 52 angekoppelt, und beide Anschlüsse sind an die externe Bitleitung-complement EBLc 48 angekoppelt.
Die Verstärker 52, 54 dienen zur Erzeugung eines Stroms proportional zu der an den externen Bitleitungen 46, 48 entwickelten Differenzspannung, die durch DEBL repräsentiert wird. Der durch die Verstärker 52, 54 erzeugte Strom kann aus der folgenden Gleichung berechnet werden: I = gm × DEBL (1)dabei ist gm die Transkonduktanz oder Stromverstärkung der Verstärker 52, 54. Wie bereits erwähnt, sind die invertierenden und nichtinvertierenden Eingänge jedes Verstärkers 52, 54 überkreuzt an die externen Bitleitungen 46, 48 angekoppelt, um die beiden verschiedenen Logikpegel der über die externen Bitleitungen 46, 48 gesendeten Daten zu berücksichtigen. Somit leitet für jeden Logikzustand nur einer der Verstärker 52, 54 Strom.
Die Ausgänge jedes Verstärkers 52, 54 sind jeweils an eine assoziierte Stromquelle 56, 58 angekoppelt, wodurch die Knoten Nt und Nc gebildet werden. Jede der Stromquellen 56, 58 liefert einen identischen Strom I₀, der als Referenz in der Schaltung benutzt wird. Ferner sind jeweils an jeden der Knoten Nt und Nc invertierende Treiber 60, 62 angekoppelt. Die Ausgänge der Treiber 60, 62 bilden die Ausgänge des sekundären Leseverstärkers 50, die jeweils an zwei Lesedatenleitungen RDLt bzw. RDLc angekoppelt sind. Die invertierenden Treiber 60, 62 steuern RDLt und RDLc als Reaktion auf die Stromquellen 56, 58 und die Verstärker 52, 54 wie erläutert werden wird in die verschiedenen Logikzustände.
Am Anfang eines Lesezyklus sind die externen Bitleitungen 46, 48 beide high (z.B. VDD) aufgrund von Vorladung. Dadurch ist DEBL etwa gleich null (d.h. in der Mitte des Diskriminatorfensters 44, das heißt äquidistant zwischen den Punkten E und F in 5), und das heißt, daß beide Verstärker 52, 54 eingeschaltet sind, aber einen Strom von etwa 0 mA erzeugen (d.h. der Strom ist proportional zu der Differenzspannung DEBL). Die Knoten Nc, Nt werden jeweils durch die Stromquellen 56, 58, die aus VDD leiten, auf ein hohes Potential heraufgezogen. Dadurch werden die Leseleitungen RDLt und RLDc aufgrund der invertierenden Betriebsweise der Treiber 60, 62 auf einem niedrigen Potential gehalten. Wie bereits besprochen, entspricht das Halten beider Leitungen RSLt und RDLc einem Tristate-Zustand, wodurch angezeigt wird, daß der sekundäre Leseverstärker 50 noch nicht gesetzt wurde und somit keine gültigen Daten enthält.
Wenn Daten über die externen Bitleitungen 46, 48 gesendet werden (auf diesen verfügbar sind), beginnt die Spannung auf einer der Bitleitungen, abzufallen. Dadurch bewegt sich DEBL weg von der Mitte des Fensters 44 in Richtung entweder des Punkts E oder F, abhängig davon, welche externe Bitleitung abfällt. Wenn zum Beispiel EBLt 46 beginnt, unter den Vorladepegel (VDD) abzufallen, beginnt, wenn die in 4 gezeigte Anordnung gegeben ist, der linke Verstärker 54, einen positiven Strom zu erzeugen. Wenn der Betrag von DEBL auf einen vorbestimmten Wert (Schwelle) ansteigt, bei dem es sich zum Beispiel um etwa 200 mV handeln kann, ist der durch diesen Verstärker 54 hergestellte Strom größer oder gleich dem durch die linke Stromquelle 58 bereitgestellten Strom I₀. Dadurch wird der linke Knoten Nc auf ein niedriges Potential gezogen. Es versteht sich, daß im Idealfall der Übergang des Potentials am Knoten Nc augenblicklich ist; aufgrund einer nicht unendlichen Ausgangskonduktanz der Stromquellen ist der Übergang jedoch nicht unendlich steil. Als Folge (siehe 5) ist die Steigung der Linien, die den Übergang von RDLt und RDLc von VSS zu VDD darstellen, relativ steil, aber nicht vertikal, wie bei der Verwendung idealer Komponenten der Fall wäre. 4 zeigt mehr einer idealen Komponentenimplementierung der vorliegenden Erfindung, während 6 und 7, wie erläutert werden wird, einige beispielhafte reale Komponentenimplementierungen zeigen.
An diesem Punkt erkennt der sekundäre Leseverstärker 50 einen gültigen Logikzustand auf den externen Bitleitungen 46, 48, wobei es sich um den Selbstzeitsteuerungsaspekt der vorliegenden Erfindung handelt. Wie bereits besprochen, verlassen sich herkömmliche sekundäre Leseverstärker auf ein externes Triggersignal zur Erreichung dieser Funktion.
Wenn Nc auf low gezogen wird, wird RDLc durch den linken invertierenden Treiber 62 auf high gesteuert. Somit befindet sich der sekundäre Leseverstärker 50 in einem seiner zwei Logikzustände, da der linke Ausgang RDLc high ist, während der rechte Ausgang RDLt immer noch low ist. Es versteht sich, daß, wenn EBLc 48 die externe Bitleitung ist, die unter den Vorladepegel abfällt, die rechte Seite des sekundären Leseverstärkers 50 ähnlich wie oben beschrieben arbeitet, um die Ausgänge RDLt, RDLc zu dem anderen Logikzustand zu steuern. Das heißt, Nt wird nach low gezogen und folglich wird RDLt durch den rechten invertierenden Treiber 60 auf high gesteuert.
Der sekundäre Leseverstärker 50 gemäß der vorliegenden Erfindung kann so entworfen werden, daß er verschiedene vorbestimmte DEBL-Werte erkennt. Man erreicht dies durch Auswählen von Werten für I₀ und gm gemäß der folgenden Gleichung, um die positive Schwelle (+DVw) und die negative Schwelle (–DVw) des Fensters 44 zu setzen: ½DVw½ = I0/gm (2)dabei ist ½DVw½ der Absolutwert oder die Hälfte der Breite des Diskriminatorfensters 44 (5).
Es versteht sich, daß das Funktionsschaltbild von 4 nur ein Verfahren zur Implementierung des Fensterdiskriminators gemäß der vorliegenden Erfindung darstellt. Folglich können andere Arten von Differenzverstärkeranordnungen zur Implementierung der hier beschriebenen Prinzipien der vorliegenden Erfindung benutzt werden. Siehe zum Beispiel den Text von P.R. Gray und R.G. Meyer, „Analysis and Design of Analog Integrated Circuits", 3. Auflage, Wiley & Sons (1993), worin viele Beispiele für verwendbare Differenzverstärkerschaltungen angegeben werden. Für Fachleute sind viele andere Implementierungen ersichtlich.
Nunmehr mit Bezug auf 6 ist ein Schaltbild einer Implementierung eines sekundären Leseverstärkers 70 gezeigt, der einen Fensterdiskriminator gemäß der vorliegenden Erfindung benutzt. Der sekundäre Leseverstärker 70 von 1 repräsentiert eine Ausführungsform einer tatsächlichen Schaltungsimplementierung des Funktionsschaltbilds von 4. Die mit den Bezugszahlen 72, 74 und 76 gekennzeichneten Transistoren entsprechen somit den Transkonduktanzverstärkern 52, 54 von 4, die durch die Bezugszahlen 78 und 80 gekennzeichneten Transistoren entsprechen den assoziierten Stromquellen 56, 58 von 4 und die durch die Bezugszahlen 90 und 92 gekennzeichneten Transistoren entsprechen den assoziierten Treibern 60, 62 von 4.
Genauer gesagt wird ein Differenzverstärker durch zwei sourcegekoppelte n-Kanal-FET-Bauelemente 72 und 76 gebiltet. Die Knoten Nc und Nt werden jeweils an den Ausgängen des Differenzverstärkers 72, 76 gebildet und es fließt ein Strom dort hindurch, der mit dem anderen um 180 Grad phasenverschoben ist. Die Gate-Anschlüsse dieser Bauelemente 72, 76 sind jeweils an die externen Bitleitungen EBLc 48 und EBLt 46 angekoppelt. Diese Bauelemente 72, 76 dienen zur Verstärkung der an den externen Bitleitungen EBLt und EBLc entwickelten Differenzspannung. Ferner ist ein weiteres n-Kanal-FET-Bauelement 74 zwischen die Sourceanschlüsse der Bauelemente 72, 76 und Masse geschaltet. An den Gate-Anschluß des Bauelements 74 ist ein vorbestimmtes Spannungspotential Vn angekoppelt, das als Vorspannung für den n-Kanal-Transistor dient, der als Stromquelle wirkt.
Es wird ein Beispiel für den Stromfluß durch die Schaltung gegeben; es versteht sich jedoch, daß die in den folgenden Beispielen verwendeten Werte bildlich zur Veranschaulichung gewählt sind, und der bevorzugte Betriebsbereich kann zwischen etwa 10 mA und etwa 10 mA liegen. Zur Veranschaulichung wird dementsprechend angenommen, daß das Bauelement 74 einen Sättigungsstrom von etwa 1 mA aufweist.
Zwischen die Knoten Nc und Nt und die Spannungsquelle VDD sind zwei p-Kanal-FET-Bauelemente 78 und 80 geschaltet, die jeweils als Stromquellen dienen. Die Gate-Anschlüsse dieser Transistoren 78, 80 sind beide an ein zweites vorbestimmtes Potential Vp angekoppelt, das als Vorspannung für die p-Kanal-Transistoren dient und abhängig von seinem Wert das Bauelement entweder in der aktiven oder Sättigungsregion des Betriebes hält. Für das Beispiel werden diese Bauelemente 78, 80 mit einem Sättigungsstrom von etwa 0,75 mA gewählt.
Außerdem sind an die Knoten Nt und Nc jeweils p-Kanal-FET-Bauelemente 90 und 92 geschaltet, die als Treiber dienen. Während die Gate-Anschlüsse dieser Bauelemente 90, 92 jeweils an die Knoten Nt und Nc angekoppelt sind, sind die Sourceanschlüsse an VDD angekoppelt, und die Drainanschlüsse jeweils an zwei Lesedatenleitungen RDLt 98 und RDLc 100.
Weiterhin sind jeweils zwischen die Spannungsquelle VDD und die externen Bitleitungen (EBLt 46 und EBLc 48), die Lesedatenleitungen (RDLt 98 und RDLc 100) und die Knoten Nc und Nt zusätzliche p-Kanal-FET-Bauelemente 82, 84, 86 und 88 geschaltet, die zum Vorladen dieser Punkte auf den Vorladepegel von VDD zur Vorbereitung des sekundären Leseverstärkers 70 für den Empfang von Daten dienen. Die Gate-Anschlüsse dieser Bauelemente 82, 84, 86 und 88 sind jeweils an eine Signalleitung PC (vorladen) angekoppelt, die das Signal PC führt, das den Vorladeschritt steuert. Zusätzlich sind jeweils zwischen ein Massepotential und die Lesedatenleitungen (RDLt 98 und RDLc 100) n-Kanal-FET-Bauelemente 94 und 96 geschaltet, die zum Vorladen von RDLt und RDLc auf Masse dienen. Die Gate-Anschlüsse der Bauelemente 94, 96 sind durch den Inverter 101 an die Leitung PC (vorladen) angekoppelt.
Am Start eines Lesezyklus geht das Signal PC nach low, wodurch die Vorladebauelemente 82, 84, 86 und 88 eingeschaltet werden. Der Inverter 101 invertiert das PC-Signal, wodurch bewirkt wird, daß auch die Bauelemente 94 und 96 eingeschaltet werden. Das Gehen des Signals PC nach low bewirkt, daß die externen Bitleitungen (EBLt 46 und EBLc 48) und die Knoten Nc und Nt auf VDD vorgeladen und die Lesedatenleitungen (RDLt 98 und RDLc 100) auf Masse vorgeladen werden. Die externen Bitleitungen (EBLt 46 und EBLc 48) und die Lesedatenleitungen (RDLt 98 und RDLc 100) werden auf VDD bzw. Masse vorgeladen, um Übersteuerung zu verhindern, während die Knoten Nc und Nt auf VDD vorgeladen werden, um sicherzustellen, daß der sekundäre Leseverstärker 70 sich vor dem Empfang von Daten im Tristate-Zustand befindet.
Nachdem das PC-Signal wieder nach high geht, bleibt der sekundäre Leseverstärker 70 immer noch in dem Tristate-Zustand. In diesem Zustand befinden sich die assoziierten Stromquellen 78, 80 in der aktiven Region des Betriebes und produzieren vorzugsweise identische Ströme I₁ und I₂ mit einem beispielhaften Wert von etwa jeweils 0,5 mA. Die Ströme I₁ und I₂ fließen durch die Differenzverstärkerbauelemente 72, 76 zu dem sourcegeschalteten Bauelement 74. Die Differenzverstärkerbauelemente 72, 76 werden aufgrund der Vorladung der externen Bitleitungen (EBLt 46 und EBLc 48) auf VDD auch beide eingeschaltet. Das Transistorbauelement 74 befindet sich in der Sättigungsregion des Betriebes, die vorzugsweise I₃ (etwa 1 mA) senkt, d.h. die Summe von I₁ und I₂.
Es versteht sich, daß in dem aktiven Bereitschaftszustand und in dem Vorlade-(inaktiven) Zustand die Stromquellen 78 und 80 jeweils etwa 750 mA ziehen und sich die Knoten Nc und Nt als Folge auf etwa VDD befinden. Wenn die Daten über die externen Bitleitungen gesendet werden, beginnt die Spannung auf einer der externen Bitleitungen, abzufallen, wodurch wiederum eine Differenzspannung an den externen Bitleitungen entwickelt wird. Das linke Verstärkerbauelement 72 beginnt seinerseits, weniger Strom zu leiten, wodurch der Strom I₁ abnimmt. Gleichzeitig beginnt der Strom I₂, zuzunehmen, um den Konstantstrom I₃ auf etwa 1 mA zu halten. Da die Stromquelle 80 immer noch etwa 750 mA liefert, bleibt der Knoten Nt nahe bei VDD.
Wenn die Differenzspannung an den externen Bitleitungen einen vorbestimmten Pegel (Vw) erreicht, liefert der linke Verstärker 72 einen reduzierten Strom von etwa 250 mA, und der Knoten Nc bleibt bei VDD oder in der Nähe davon. Gleichzeitig beginnt die rechte Stromquelle 80, in der Sättigungsregion zu arbeiten, wodurch ein I₂-Strom von etwa 750 mA geliefert wird, so daß der Knoten Nt im wesentlichen auf high bleiben kann. Das Transistorbauelement 74, das nun in der Sättigungsregion betrieben wird, senkt die gesamten 750 mA. Wenn die Differenzspannung auf den externen Bitleitungen Vw übersteigt, liefert der Verstärker 76 mehr als 750 mA (wodurch die 750 mA überwunden werden, die durch die Stromquelle 80 geliefert werden können) und als Folge wird der Knoten Nt nach Masse gezogen. Das Liegen des Knotens Nt auf Massepotential oder in der Nähe davon bewirkt, daß der assoziierte Treiber 90 eingeschaltet wird. Dies bewirkt, daß die Lesedatenleitung RDLt 98 auf high gesteuert wird, während die Lesedatenleitung RDLc 100 auf low bleibt. Dieser Zustand auf den Lesedatenleitungen entspricht einem der beiden Logikzustände der Einrichtung 70. Somit werden die über die externen Bitleitungen durch den sekundären Leseverstärker 70 detektierten Daten gelesen, verstärkt und dann zu den Lesedatenleitungen RDLt und RDLc transferiert.
Es versteht sich, daß die obige Sequenz von Operationen zur Ansteuerung der Lesedatenleitungen in den entgegen gesetzten Logikzustand ähnlich ist, wenn die entgegengesetzte externe Bitleitung abfällt und die andere auf high bleibt. Dies bewirkt, daß die Lesedatenleitung RDLc 100 auf high gesteuert wird, während die Lesedatenleitung RDLt auf low bleibt, was dem anderen Logikzustand der Einrichtung 70 entspricht. Durchschnittsfachleuten wird die spezifische Sequenz von Operationen zur Erzeugung dieses durch die zuvor beschriebene Sequenz gegebenen Logikzustands ersichtlich sein. Wieder mit Bezug auf 5 versteht sich, daß der Zeitraum, in dem sich der sekundäre Leseverstärker 70 im Tristate-Zustand befindet, der Situation entspricht, in der die Differenzspannung an den externen Bitleitungen (DEBL) in dem Diskriminatorfenster 44 liegt.
Nunmehr unter Bezugnahme auf 7 ist ein Schaltbild einer weiteren Ausführungsform eines sekundären Leseverstärkers 110 gezeigt, der einen Fensterdiskriminator gemäß der vorliegenden Erfindung verwendet. Diese Ausführungsform des sekundären Leseverstärkers 110 arbeitet wie oben in bezug auf die Ausführungsform von 6 beschrieben und enthält ähnliche Bauelemente, die durch dieselben Bezugszahlen gekennzeichnet sind. Die Treiber 90' und 92' sind im Bezug auf ihre Funktion den Treibern 90 und 92 in 6 ähnlich; die Treiber 90' und 92' sind jedoch n-Kanal-FET-Bauelemente, im Gegensatz zu p-Kanal-FET-Bauelementen. Außerdem ist die Funktion der Bauelemente 94' und 96' der Funktion der Bauelemente 94 und 96 in 6 ähnlich; die Bauelemente 94' und 96' sind jedoch p-Kanal-FET-Bauelemente, im Gegensatz zu n-Kanal-FET-Bauelementen. Aus diesem Grund versteht sich, daß, obwohl die in 7 gezeigte Ausführungsform ähnlich wie die Ausführungsform von 6 arbeitet (mit Ausnahme der nachfolgend zu erläuternden zusätzlichen Bauelemente und Merkmale), aufgrund der zur Implementierung von Teilen der letzteren Ausführungsform verwendeten entgegengesetzten Logik die Ein gangs-Ausgangs-Kurven (RDLt und RDLc im Vergleich zu DEBL) bei der letzteren Ausführungsform im Vergleich zu der ersteren Ausführungsform invertiert sind. Somit würde ein 5 ähnlicher Graph für die Ausführungsform von 7 einfach invertiert sein, d.h. RDLt und RDLc liegen auf etwa VDD in dem Fenster 44 und fallen außerhalb des Fensters 44 jeweils auf etwa VSS ab.
Wie oben erwähnt, enthält der sekundäre Leseverstärker 110 jedoch zusätzliche Bauelemente, die Funktionen ausführen, die die Funktionsweise der vorliegenden Erfindung weiter verbessern. Da diese Ausführungsform ähnlich wie in bezug auf 6 beschrieben arbeitet, werden jedoch nur die zusätzlichen Bauelemente beschrieben.
Der sekundäre Leseverstärker 110 enthält zwei Durchgangstransistoren 112 und 114, bei denen es sich in beiden Fällen um p-Kanal-FET-Bauelemente handelt, die jeweils zwischen die externen Bitleitungen EBLt 46 und EBLc 48 und die Gate-Anschlüsse der Differenzverstärkerbauelemente 72, 76 geschaltet sind. Die Durchgangstransistoren 112, 114 dienen zum Isolieren der Differenzverstärker 72, 76 von den externen Bitleitungen EBLt und EBLc. Eine solche selektive Isolation ist in vielfältigen Anwendungen vorteilhaft. Bei einer Anwendung, bei der der sekundäre Leseverstärker der Erfindung mit mehr als einem Bitleitungspaar verwendet wird, z.B. bei einer Decodierungsanwendung, ist die selektive Isolation zwischen dem Verstärker und den externen Bitleitungen zum Beispiel nützlich. Durchschnittsfachleute können andere Anwendungen für eine solche Isolation in Betracht ziehen.
Ferner sind zwischen die Knoten Nc und Nt und die Spannungsquelle VDD Latching-Bauelemente 116 und 118 geschaltet, die ebenfalls p-Kanal-FET-Bauelemente sind.
Die Gate-Anschlüsse jedes Bauelements 116, 118 sind jeweils an die Knoten Nt und Nc angekoppelt, während die Drainanschlüsse jeweils an die Knoten Nc und Nt angekoppelt sind, wodurch diese Bauelemente 116, 118 einen der Knoten Nc und Nt auf high halten können, während der andere Knoten nach low geht. Die beiden p-Kanal-FET-Bauelemente 120 und 122, die jeweils zwischen die Spannungsquelle VDD und die Lesedatenleitungen RDLt 98 und RDLc 100 geschaltet sind, führen auch eine ähnliche Latching-Funktion aus. Das heißt, da der Gate- und Drainanschluß der Bauelemente 120, 122 über kreuz geschaltet sind, stellt dies sicher, daß eine der Lesedatenleitungen RDLt oder RDLc auf high bleibt, während die andere Leitung nach low geht.
Weiterhin sind zwischen die Knoten Nc und Nt und die jeweiligen Treiber 90, 92 assoziierte Zwischentreiberstufen 124 und 126 geschaltet. Jede Zwischentreiberstufe 124, 126 enthält ein p-Kanal-FET-Bauelement 124A, 126A, die jeweils zusätzlichen Strom liefern, um die Treiber 90, 92 schneller einzuschalten. Jede Zwischentreiberstufe 124, 126 enthält außerdem ein n-Kanal-FET-Hauelement 124B, 126B, die jeweils positive Rückkopplung bereitstellen, um einen der Knoten Nc und Nt schneller auf Masse zu steuern, wenn einer dieser Knoten beginnt, nach low zu gehen.
Außerdem sind jeweils zwischen die Gate-Anschlüsse der Treiber 90, 92 und Masse zusätzliche n-Kanal-FET-Bauelemente 128 und 130 geschaltet. Die Gate-Anschlüsse dieser Bauelemente 128, 130 sind an einen Ausgang des Inverters 132 angekoppelt, dessen Eingang an die PC-Signalleitung angekoppelt ist. Wenn das PC-Signal nach low geht, werden diese Bauelemente 128, 130 eingeschaltet, wodurch die Gate-Anschlüsse der Treiber 90, 92 auf Masse gesteuert werden. Dadurch wird sichergestellt, daß die Treiber 90, 92 ausgeschaltet bleiben, während die Lesedatenleitungen RDLt 98 und RDLc 100 vorgeladen werden.
Die beiden (auch in der Ausführungsform von 6 verwendeten) Vorspannungen Vn und Vp können vorzugsweise durch die mit der Bezugszahl 134 gekennzeichnete Schaltung entwickelt werden. Ferner repräsentieren die jeweils zwischen die externen Bitleitungen EBLt und EBLc und Masse geschalteten Kondensatoren 136 die Kapazität der externen Bitleitungen, die in der Regel etwa 2,00 Picofarad (pF) pro Leitung beträgt. Die an die Lesedatenleitungen RDLt bzw. RDLc angekoppelten Kondensatoren 138 repräsentieren die Kapazität der Lesedatenleitungen, die in der Regel etwa 4,00 bis 10,00 pF pro Leitung beträgt.

Claims

Verfahren zur Verwendung eines Lesesystems (10) zum Lesen von Daten aus einer Datenquelle und zum Ansteuern zweier Ausgangsleitungen (98, 100) als Reaktion darauf, wobei das System (10) folgendes umfaßt: eine wirksam an die Datenquelle angekoppelte primäre Leseeinrichtung (12) zum Lesen und Speichern der Daten darin; und eine wirksam an die primäre Leseeinrichtung (12) über zwei Eingangsleitungen (46, 48) und außerdem wirksam an die zwei Ausgangsleitungen (98, 100) angekoppelte sekundäre Leseeinrichtung (50, 70, 110), wobei die sekundäre Leseeinrichtung (50, 70, 110) auf eine an den zwei Eingangsleitungen (16, 48) erzeugte Differenzspannung gemäß den durch die primäre Leseeinrichtung (12) gespeicherten Daten reagiert, wobei das Verfahren durch folgendes gekennzeichnet ist: daß mit der sekundären Leseeinrichtung (50, 70, 110) ein Differenzspannung-Schwellenbereich (44) assoziiert ist, der durch eine negative Schwelle (E) und eine positive Schwelle (F) definiert wird, wodurch die sekundäre Leseeinrichung (50, 70, 110) die zwei Ausgangsleitungen (98, 100) auf einen ersten Ausgangszustand steuert, der dem Tristate-Zustand äquivalent ist, wenn die Differenzspannung an den zwei Eingangsleitungen (46, 48) in dem Differenzspannungs-Schwellenbereich (44) liegt, und auf einen zweiten Ausgangszustand, der einem logischen high-Signalpegel (VDD) oder einem logischen low-Signalpegel (VSS) äquivalent ist, wenn die Differenzspannung kleiner oder gleich der negativen Schwelle (E) ist, und auf einen dritten Ausgangszustand, der einem logischen low-Signalpegel (VSS) oder einem logischen high-Signalpegel (VDD) äquivalent ist, wenn die Differenzspannung größer oder gleich der positiven Schwelle (F) ist.
Lesesystem (10) zum Lesen von Daten aus einer Datenquelle und zum Ansteuern zweier Ausgangsleitungen (98, 100) als Reaktion darauf, wobei das System (10) folgendes umfaßt: eine wirksam an die Datenquelle angekoppelte primäre Leseeinrichtung (12) zum Lesen und Speichern der Daten darin; und eine wirksam an die primäre Leseeinrichtung (12) über zwei Eingangsleitungen (46, 48) und außerdem wirksam an die zwei Ausgangsleitungen (98, 100) angekoppelte sekundäre Leseeinrichtung (50, 70, 110), wobei die sekundäre Leseeinrichtung (50, 70, 110) auf eine an den zwei Eingangsleitungen (16, 48) erzeugte Differenzspannung gemäß den durch die primäre Leseeinrichtung (12) gespeicherten Daten reagiert, wobei die sekundäre Leseeinrichtung folgendes umfaßt: eine Stromquelle (56, 58, 78, 80); einen Differenzverstärker (52, 54, 72, 76) mit zwei Eingangsanschlüssen, die jeweils wirksam an die Eingangsleitungen (46, 48) angekoppelt sind, zwei Ausgangsanschlüssen, die jeweils wirksam an die Ausgangsleitungen (98, 100) angekoppelt sind, und weitere zwei Anschlüsse, die wirksam an die Stromquelle (56, 58 78, 80) angekoppelt sind, wobei der Differenzverstärker (52, 54, 72, 76) auf die Differenzspannung an den zwei Eingangsleitungen (46, 48) reagiert, wobei das Lesesystem (10) dadurch gekennzeichnet ist, daß mit dem Differenzverstärker (52, 54, 72, 76) ein Differenzspannungs-Schwellenbereich (44) assoziiert ist, der durch eine negative Schwelle (E) und eine positive Schwelle (F) definiert wird; und einen Treiber (60, 62, 90, 92) zum Ansteuern der zwei Ausgangsleitungen, wobei der Treiber (60, 62, 90, 92) jeweils wirksam zwischen die Stromquelle (56, 58, 78, 80) und den Differenzverstärker (52, 54, 72, 76) geschaltet ist, wobei der Treiber (60, 62, 90, 92) die zwei Ausgangsleitungen (98, 100) als Reaktion auf die Stromquelle (56, 58, 78, 80) und den Differenzverstärker (52, 54, 72, 76) in einen ersten Ausgangszustand steuert, der dem Tristate-Zustand äquivalent ist, wenn die Differenzspannung an den Eingangsleitungen (46, 48) in dem Differenzspannungs-Schwellenbereich (44) des Differenzverstärkers (52, 54, 72, 76) liegt, wobei der Treiber (60, 62, 90, 92) die zwei Ausgangsleitungen (98, 100) als Reaktion auf die Stromquelle (56, 58, 78, 80) und den Differenzverstärker (52, 54, 72, 74, 76) in einen zweiten Ausgangszustand steuert, der einem logischen high-Signalpegel (VDD) oder einem logischen low-Signalpegel (VSS) äquivalent ist, wenn die Differenzspannung an den Eingangsleitungen (46, 48) kleiner oder gleich der negativen Schwelle (E) des Differenzspannungs-Schwellenbereichs (44) ist und wobei der Treiber (60, 62, 90, 92) die zwei Ausgangsleitungen (98, 100) als Reaktion auf die Stromquelle (56, 58, 78, 80) und den Differenzver stärker (52, 54, 78, 80) in einen dritten Ausgangszustand steuert, der einem logischen low-Signalpegel (VSS) oder einem logischen high-Signalpegel (VDD) äquivalent ist, wenn die Differenzspannung an den Eingangsleitungen (46, 48) größer oder gleich der positiven Schwelle (F) des Differenzspannungs-Schwellenbereichs (44) ist.
Lesesystem nach Anspruch 2, wobei die primäre Leseeinrichtung (12) und die sekundäre Leseeinrichtung (50, 70, 110) in einen Halbleiterspeicherbaustein integriert sind, wobei die Datenquelle eine Speicherzelle ist und wobei die zwei Eingangsleitungen (46, 48) re externe Bitleitungen und die zwei Ausgangsleitungen (98, 100) Lesedatenleitungen sind.
Lesesystem nach Anspruch 2, wobei die negative Schwelle (E) und die positive Schwelle (F) des Differenzspannungsbereichs (44) im wesentlichen eine Funktion eines mit der Stromquelle (56, 58, 78, 80) assoziierten Referenzstroms (I) und einer mit dem Differenzverstärker (52, 54, 72, 76) assoziierten Stromverstärkung ist.
Lesesystem nach Anspruch 2, wobei der Differenzverstärker (52, 54, 72, 76) zwei Differenzverstärker umfaßt und die Stromquelle (56, 58, 78, 80) zwei jeweils an die zwei Differenzverstärker angekoppelte Stromquellen umfaßt.
Lesesystem nach Anspruch 5, wobei einer der zwei Differenzverstärker (52, 54, 72, 76) Strom leitet, der im wesentlichen proportional zu der Differenzspannung an den zwei Eingangsleitungen (46, 48) ist, um zu bewirken, daß der Treiber die zwei Aus gangsleitungen (98, 100) in den zweiten Ausgangszustand steuert.
Lesesystem nach Anspruch 5, wobei ein anderer der zwei Differenzverstärker (52, 54, 72, 76) Strom leitet, der im wesentlichen proportional zu der Differenzspannung an den zwei Eingangsleitungen (46, 48) ist, um zu bewirken, daß die Treibermittel (60, 62, 90, 92) die zwei Ausgangsleitungen (98, 100) in den dritten Ausgangszustand steuern.
Lesesystem nach Anspruch 2, ferner mit einem wirksam zwischen den Differenzverstärker und den Treiber geschalteten Zwischentreiber zum Vorantreiben des Ansteuerns der zwei Ausgangsleitungen in den zweiten Ausgangszustand oder den dritten Ausgangszustand.
Lesesystem nach Anspruch 2, ferner mit einer Vorladung (82, 84, 94, 96) zum Vorladen der zwei Eingangsleitungen (46, 48) und der zwei Ausgangsleitungen (98, 100) auf einen Spannungsquellenpegel als Reaktion auf ein Vorladesignal.