DE10253872A1

DE10253872A1 - Speicherbauelement mit Abtastverstärkerschaltung

Info

Publication number: DE10253872A1
Application number: DE10253872A
Authority: DE
Inventors: Byung-Gil Jeon; Mun-Kyu Choi
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-11-19
Filing date: 2002-11-13
Publication date: 2003-06-05
Anticipated expiration: 2022-11-14
Also published as: KR100414210B1; DE10253872B4; KR20030041068A; JP4188662B2; US20030095457A1; US6914836B2; JP2003157675A

Abstract

Die Erfindung bezieht sich auf ein Speicherbauelement mit Abtastverstärkerschaltung, speziell auf ein integriertes Schaltkreisspeicherbauelement oder Halbleiterspeicherbauelement. DOLLAR A Erfindungsgemäß beinhaltet das Speicherbauelement eine Abtastverstärkerschaltung (140) zur Durchführung eines Abtast- und Verstärkungsbetriebs in Abhängigkeit von einer Daten- bzw. Bitleitungsspannung im Vergleich mit einer Referenzspannung (VREF), wobei die Referenzspannung aus einer Vorspannung (VBIAS) in Reaktion auf ein erstes und zweites Steuersignal mit einem gegenüber der Vorspannung niedrigeren Spannungswert erzeugt wird und/oder wobei eine Bitleitung indirekt elektrisch mit einem ersten Eingang der Abtastverstärkerschaltung und eine Referenzspannungsleitung indirekt elektrisch mit einem zweiten Eingang der Abtastverstärkerschaltung gekoppelt sind. DOLLAR A Verwendung z. B. in integrierten Schaltkreisspeicherbauelementen bzw. in Halbleiterspeicherbauelementen.

Description

Die Erfindung bezieht sich auf ein Speicherbauelement, insbesondere ein integriertes Schaltkreisspeicherbauelement oder Halbleiterspeicherbauelement, mit Abtastverstärkerschaltung.
Abtastverstärker sind eine der Komponenten, welche die Betriebsgeschwindigkeit von Halbleiterspeicherbauelementen bestimmen. Daher sind Abtastverstärker wünschenswert, die eine hohe Betriebsgeschwindigkeit unter Beibehaltung ihrer Leistungsfähigkeit ermöglichen. Als ein Abtastverstärker, der diese Anforderungen erfüllt, wurde bereits ein solcher vom Zwischenspeichertyp vorgeschlagen.
Verschiedene Beispiele von Abtastverstärkern sind in den Patent- /Offenlegungsschriften KR 2002-9772 mit dem Titel "Low-Power Sense Amplifier for Memory", KR 2000-41576 mit dem Titel "Data Sense Amp", KR 1999-85068 mit dem Titel "Driving Circuit for Nonvolatile Ferroelectric Memory Device", US 5.455.786 mit dem Titel "Ferroelectric Memory", US 5.959.922 mit dem Titel "Ferroelectric Random Access Memory Device with Reference Cell Array Blocks", US 6.169.424 mit dem Titel "Self-Blasing Sense Amplifier", JP 11-219591 mit dem Titel "Sense Amplifier for Memory Arrays", JP 12-76856 mit dem Titel "Semiconductor Storage" und JP 11-260064 mit dem Titel "Sense Amplifier" offenbart.
Fig. 1 zeigt im Schaltbild einen Abtastverstärker eines herkömmlichen Halbleiterspeicherbauelementes 10. Dieses Speicherbauelement 10 weist einen Abtastverstärker 12 vom Zwischenspeichertyp auf, der zwischen Bitleitungen BLM und BLR eingeschleift ist. Der Abtastverstärker 12 umfasst ein Paar von PMOS-Transistoren MP0 und MP1 sowie ein Paar von NMOS-Transistoren MN0 und MN1. Der PMOS-Transistor MP0 ist mit einem Strompfad zwischen eine Signalleitung SAP und die Bitleitung BLM eingeschleift und mit einer Gate-Elektrode direkt an die Bitleitung BLR gekoppelt. Der PMOS-Transistor MP1 ist mit einem Strompfad zwischen die Signalleitung SAP und die Bitleitung BLR eingeschleift und mit einer Gate-Elektrode direkt an die Bitleitung BLM gekoppelt. Der NMOS-Transistor MN0 ist mit einem Strompfad zwischen die Bitleitung BLM und eine Signalleitung SAN eingeschleift und mit einer Gate-Elektrode direkt mit der Bitleitung BLR gekoppelt. Der NMOS- Transistor MN1 ist mit einem Strompfad zwischen die Bitleitung BLR und die Signalleitung SAN eingeschleift und mit einer Gate-Elektrode direkt mit der Bitleitung BLM gekoppelt. Eine Speicherzelle MC ist an die Bitleitung BLM gekoppelt, und mit der Bitleitung BLR ist eine Referenzspannungsversorgungsschaltung 14 verbunden. Die Referenzspannungsversorgungsschaltung weist ein Paar von NMOS-Transistoren MN2 und MN3 sowie einen Kondensator Cr auf, die in der in Fig. 1 gezeigten Weise miteinander verschaltet sind.
Fig. 2 veranschaulicht in einem Zeitablaufdiagramm Betriebsvorgänge des Abtastverstärkers von Fig. 1. Nachfolgend wird der Betrieb dieses herkömmlichen Abtastverstärkers unter Bezugnahme auf die Fig. 1 und 2 näher erläutert.
Wie aus Fig. 2 ersichtlich, wird, wenn ein Steuersignal REF_EN von einem niedrigen auf einen hohen Pegel übergeht, elektrische Ladung entsprechend einer Spannung VREF im Kondensator Cr über den NMOS- Transistor MN3 gespeichert. Die in den Kondensator Cr mit gleich bezeichneter Kapazität Cr geladene elektrische Ladungsmenge beträgt CrxVREF. Nach Laden der elektrischen Ladungen in den Kondensator Cr führt das Steuersignal REF_EN einen Übergang von hohem auf niedrigen Pegel aus. Mit Übergang eines Steuersignals DMP_EN von niedrigem auf hohen Pegel werden dann die im Kondensator Cr gespeicherten elektrischen Ladungen über den NMOS-Transistor MN2 zur Bitleitung BLR übertragen. Zur gleichen Zeit werden elektrische Ladungen, die in der Speicherzelle MC gespeichert sind, zur Bitleitung BLM übertragen. Zu diesem Zeitpunkt ist die Spannung auf der Bitleitung BLM höher oder niedriger als diejenige auf der Bitleitung BLR. Wenn beispielsweise der Datenwert "1" in der Speicherzelle MC gespeichert ist, ist die Spannung auf der Bitleitung BLM von z. B. 1,1 V höher als diejenige auf der Bitleitung BLR von z. B. 0,85 V. Wenn in der Speicherzelle MC ein Datenwert "0" gespeichert ist, ist die Spannung auf der Bitleitung BLM von z. B. 0,6 V niedriger als diejenige auf der Bitleitung BLR von z. B. 0,85 V. Die Spannungsdifferenz zwischen den Bitleitungen BLM und BLR ist allerdings relativ klein. Anschließend wird die Steuersignalleitung SAP mit einer Speisespannung VCC beaufschlagt, und die Steuersignalleitung SAN wird mit einer Massespannung GND beaufschlagt, die niedriger als eine vorgegebene Spannung ist. Auf diese Weise wird die geringfügige Spannungsdifferenz zwischen den Bitleitungen BLM und BLR durch den Abtastverstärker verstärkt.
Der obige Abtastverstärker weist jedoch eine relativ geringe Abtasttoleranz und Abtastgeschwindigkeit auf. Wenn vor einem Betrieb des Abtastverstärkers die Spannungsdifferenz zwischen den Bitleitungen BLM und BLR größer als eine Einschaltspannung oder eine Schwellenspannung des PMOS-Transistors ist, wird die Spannung auf der Bitleitung BLM zur Signalleitung SAP auf Massespannung GND abgeleitet, was wiederum die Abtasttoleranz des Abtastverstärkers verringern kann. Beispielsweise kann sich im Fall, dass auf eine Speicherzelle mit dem Datenwert "1" zugegriffen wird, der von der Speicherzelle MC gelieferte Spannungspegel von z. B. 1,1 V verringern und dadurch zu einer niedrigen Spannung werden, und zwar wegen der elektrischen Kopplung zwischen der Signalleitung SAP und der Bitleitung BLM. Dies kann zu einer Reduzierung des Spannungsdifferenz zwischen den Bitleitungen führen. Daher verringert sich dann die Abtasttoleranz des Abtastverstärkers, und die Abtastgeschwindigkeit wird ebenfalls herabgesetzt. Wenn umgekehrt die Spannungsdifferenz zwischen den Bitleitungen BLM und BLR vor einem Betrieb des Abtastverstärkers größer als eine Einschaltspannung oder eine Schwellenspannung des NMOS-Transistors ist, wird die Bitleitung BLM oder BLR über den NMOS-Transistor MN0 mit einer vorgegebenen Spannung Va der Signalleitung SAN beaufschlagt, was möglicherweise die jeweilige, auf der Bitleitung BLM oder der Bitleitung BLR anstehende Spannung verändert. Beispielsweise kann sich im Fall, dass die Speicherzelle MC einen Datenwert "0" bereitstellt, die Spannung von z. B. 0,6 V, die ansonsten auf der Bitleitung BLM bereitsteht, durch die Kopplung der Spannung von der Signalleitung SAN zur Bitleitung BLM erhöhen. Dies kann zu einer Reduktion der Spannungsdifferenz zwischen den Bitleitungen BLM und BLR führen. Dadurch wird wiederum der Abtastspielraum des Abtastverstärkers und ebenso die Abtastgeschwindigkeit reduziert.
Im Fall der herkömmlichen Referenzspannungsversorgungsschaltung 14 wird der Kondensator Cr mit elektrischen Ladungen geladen, die über den NMOS-Transistor MN3 übertragen werden, und die im Kondensator Cr gespeicherten elektrischen Ladungen werden über den NMOS- Transistor MN2 zur Bitleitung BLR übertragen. Aus diesem Grund kann es sein, dass der Abtastverstärker nicht arbeitet, bevor die elektrischen Ladungen im Kondensator Cr zur Bitleitung BLR übertragen worden sind. Dies kann die Abtastgeschwindigkeit des Abtastverstärkers verringern. Außerdem kann die Abtastleistungsfähigkeit des Abtastverstärkers dadurch beeinflusst werden, dass sich die Lastkapazität der Bitleitung BLM von derjenigen der Bitleitung BLR unterscheidet.
Die obige Referenzspannung für die Abtastverstärkerschaltung kann unter Verwendung eines ferroelektrischen Kondensators erzeugt werden, der sich von einem ferroelektrischen Kondensator der Speicherzelle unterscheidet. Die Referenzspannung kann auch unter Verwendung eines ferroelektrischen Kondensators erzeugt werden, der demjenigen der Speicherzelle entspricht.
Referenzspannungserzeugungsschaltungen sind beispielsweise in der Patentschrift US 6.097.624 offenbart. Fig. 3 zeigt eine daraus bekannte Referenzspannungserzeugungsschaltung 350 mit einem Paar von NMOS-Transistoren 351 und 353 und einem Paar von ferroelektrischen Kondensatoren 352 und 354. Die ferroelektrischen Kondensatoren 352 und 354 der Referenzspannungserzeugungsschaltung 350 sind identisch zu einem ferroelektrischen Kondensator 312 einer Speicherzelle 310 gebildet. Unter Verwendung des ferroelektrischen Kondensators kann eine Referenzspannung erzeugt werden, die einem Zustand der Speicherzelle gleicht bzw. ähnlich ist.
In diesem Fall sollte jedoch ein ferroelektrischer Kondensator einer Einzelreferenzspannungserzeugungsschaltung Schreib-/Lesevorgänge einer Mehrzahl von Speicherzellen vornehmen. Dies kann eine Ermüdungseigenschaft verschlechtern, die bei ferroelektrischen Materialien eine wesentliche Rolle spielt. Bei der Referenzspannungserzeugungsschaltung 350 wird eine Referenzspannung durch Anlegen elektrischer Ladungen eines ferroelektrischen Kondensators an eine Bitleitung erzeugt. Der ferroelektrische Kondensator der Referenzspannungserzeugungsschaltung 350 kann hierbei die gleiche Verteilung an elektrischen Ladungen wie die Speicherzelle aufweisen. Die Verteilung elektrischer Ladungen kann zu einer ungleichmäßigen Referenzspannung führen bzw. kann sie zur Folge haben, dass die Referenzspannung innerhalb eines vorgegebenen Bereichs streut. Als Ergebnis hiervon kann sich die Abtasttoleranz des Abtastverstärkers verringern.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Speicherbauelements zugrunde, das eine verbesserte Abtastverstärkerschaltung aufweist und dadurch eine vergleichsweise hohe Betriebsgeschwindigkeit ermöglicht, einen relativ hohen Abtastspielraum hat, mit geringem Platzbedarf realisierbar ist und reduzierte Bauelementabmessungen zulässt und den Stromverbrauch relativ gering hält.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicherbauelements mit den Merkmalen des Anspruchs 1 oder 7.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen
Fig. 1 ein Schaltbild eines herkömmlichen Abtastverstärkers,
Fig. 2 ein Zeitablaufdiagramm zur Veranschaulichung der Funktionsweise des Abtastverstärkers von Fig. 1,
Fig. 3 ein Schaltbild eines herkömmlichen Halbleiterspeicherbauelements mit Abtastverstärker,
Fig. 4 ein Schaltbild eines erfindungsgemäßen Halbleiterspeicherbauelements mit Abtastverstärkerschaltung,
Fig. 5 ein Schaltbild eines im Speicherbauelement von Fig. 4 verwendbaren Abtastverstärkers,
Fig. 6 ein Zeitablaufdiagramm zur Veranschaulichung der Betriebsweise des erfindungsgemäßen Speicherbauelements gemäß den Fig. 4 und 5 und
Fig. 7 ein Schaltbild einer weiteren erfindungsgemäßen Abtastverstärkerschaltung.
Nachfolgend werden vorteilhafte Ausführungsbeispiele der Erfindung in Form entsprechender integrierter Schaltkreisspeicherbauelemente bzw. Halbleiterspeicherbauelemente detaillierter unter Bezugnahme auf die zugehörigen Zeichnungen erläutert. Dabei sind zum einfacheren Verständnis und der Übersichtlichkeit halber funktionell äquivalente, nicht zwingend identische Elemente mit gleichen Bezugszeichen versehen, und unter den Begriffen "verbunden" oder "gekoppelt" ist jeweils zu verstehen, dass zwei betreffende Elemente direkt oder unter Zwischenschaltung einer oder mehrerer anderer Elemente miteinander verbunden sein können. Letzteres wird vorliegend auch als "indirekt" verbunden bezeichnet.
Fig. 4 veranschaulicht ein Halbleiterspeicherbauelement, das eine gemeinsam genutzte Abtastverstärkerstruktur beinhaltet, bei der ein einzelner Abtastverstärker von benachbarten Speicherblöcken gemeinsam genutzt wird und in einer jeweiligen Betriebsart mit einem der Speicherblöcke gekoppelt ist. Wenngleich in Fig. 4 nur zwei Speicherblöcke 110L und 110R stellvertretend wiedergegeben sind, kann das Halbleiterspeicherbauelement weitere Speicherblöcke umfassen, wie üblich. Der erste Speicherblock 110L beinhaltet ein Paar von Bitleitungen BL0L und BL1L sowie Speicherzeilen MC, die an Schnittpunkten mit Wortleitungen WL0 und WL1 angeordnet sind. Der zweite Speicherblock 110R beinhaltet ein Paar von Bitleitungen BL0R und BL1R sowie Speicherzellen MC, die an Schnittpunkten mit den Wortleitungen WL0 und WL1 angeordnet sind. In nicht näher gezeigter Weise können die Speicherzellen jeder Zeile mit zugehörigen Platten- bzw. Flächenleitungen ("plate lines") verbunden sein. Die Bitleitungen BL0L und BL1L des ersten Speicherblocks 110L sind mit einem ersten Bitleitungs-Vorladeschaltkreis 120L und einem ersten Bitleitungs-Umschaltschaltkreis 130L verbunden. Der erste Bitleitungs-Vorladeschaltkreis 120L umfasst ein Paar von NMOS- Transistoren MN10 und MN11. Der NMOS-Transistor MN10 ist zwischen die Bitleitung BL1L und eine Vorladespannung V_BL eingeschleift und wird in Abhängigkeit von einem Steuersignal BLPR_LO leitend/sperrend geschaltet. Der NMOS-Transistor MN11 ist zwischen die Bitleitung BL0L und die Vorladespannung VBL eingeschleift und wird in Abhängigkeit von einem Steuersignal BLPR_LE leitend/sperrend geschaltet. Der erste Bitleitungs-Umschaltschaltkreis 130L beinhaltet ein Paar von NMOS-Transistoren MN12 und MN13. Der NMOS-Transistor MN12 ist zwischen die Bitleitung BL0L und die Abtastverstärkerschaltung 140 eingeschleift und wird in Abhängigkeit von einem Steuersignal SAPATH_LE leitend/sperrend geschaltet. Der NMOS-Transistor MN13 ist zwischen die Bitleitung BL1L und die Abtastverstärkerschaltung 140 eingeschleift und wird in Abhängigkeit von einem Steuersignal SAPATH_LO leitend/sperrend geschaltet.
Wenn eine mit der Bitleitung BL0L des ersten Speicherzellenblocks 110L verbundene Bitleitung ausgewählt wird, werden die Steuersignale BLPR_LE und SAPATH_LE aktiviert, während die Steuersignale BLPR_LO und SAPATH_LO deaktiviert werden. Dementsprechend wird die Bitleitung BL1L elektrisch von der Abtastverstärkerschaltung 140 getrennt. Die Bitleitung BL0L wird über den NMOS-Transistor MN11 vorgeladen und ist über den NMOS-Transistor MN12 an die Abtastverstärkerschaltung 140 gekoppelt. In gleicher Weise werden, wenn eine mit der Bitleitung BL1L des Speicherblocks 110L verbundene Speicherzelle ausgewählt wird, die Signale BLPR_LO und SAPATH_LO aktiviert, während die Steuersignale BLPR_LE und SAPATH_LE deaktiviert werden. Dementsprechend wird die Bitleitung BL0L von der Abtastverstärkerschaltung 140 isoliert. Die Bitleitung BL1L wird über den NMOS- Transistor MN10 vorgeladen und über den NMOS-Transistor MN13 an die Abtastverstärkerschaltung 140 gekoppelt.
Die Bitleitungen BL0R und BL1R des zweiten Speicherblocks 110R sind mit einem zweiten Bitleitungs-Vorladeschaltkreis 120R und einem zweiten Bitleitungs-Umschaltschaltkreis 130R verbunden. Der zweite Bitleitungs-Vorladeschaltkreis 130R ist durch ein Paar von NMOS- Transistoren MN14 und MN15 gebildet. Der NMOS-Transistor MN14 ist zwischen die Bitleitung BL1R und die Vorladespannung V_BL eingeschleift und wird in Abhängigkeit von einem Steuersignal BLPR_RO leitend/sperrend geschaltet. Der NMOS-Transistor MN15 ist zwischen die Bitleitung BL0R und die Vorladespannung V_BL eingeschleift und wird in Abhängigkeit von einem Steuersignal BLPR_RE leitend/sperrend geschaltet. Der zweite Bitleitungs-Umschaltschaltkreis 130R ist durch ein Paar von NMOS-Transistoren MN16 und MN17 gebildet. Der NMOS- Transistor MN16 ist zwischen die Bitleitung BL1R und die Abtastverstärkerschaltung 140 eingeschleift und wird in Abhängigkeit von einem Steuersignal SAPATH_RO leitend/sperrend geschaltet. Der NMOS- Transistor MN17 ist zwischen die Bitleitung BL0R und die Abtastverstärkerschaltung 140 eingeschleift und wird in Abhängigkeit von einem Steuersignal SAPATH_RE leitend/sperrend geschaltet.
Im Betrieb werden, wenn eine mit der Bitleitung BL0R des zweiten Speicherblocks 110R verbundene Speicherzelle ausgewählt wird, die Steuersignale BLPR_RE und SAPATH_RE aktiviert, währen die Steuersignale BLPR_RO und SAPATH_RO deaktiviert werden. Dementsprechend wird die Bitleitung BL1R von der Abtastverstärkerschaltung 140 getrennt. Die Bitleitung BLOR wird über den NMOS-Transistor MN15 vorgeladen und über den NMOS-Transistor MN17 mit der Abtastverstärkerschaltung 140 gekoppelt. In gleicher Weise werden, wenn eine mit der Bitleitung BL1R des Speicherblocks 110R verbundene Speicherzelle ausgewählt wird, die Steuersignale BLPR_RO und SAPATH_RO aktiviert, während die Steuersignale BLPR_RE und SAPATH_RE deaktiviert werden. Dementsprechend wird die Bitleitung BL0R elektrisch von der Abtastverstärkerschaltung 140 isoliert. Die Bitleitung BL1R wird über den NMOS-Transistor MN14 vorgeladen und über den NMOS-Transistor MN16 mit der Abtastverstärkerschaltung 140 gekoppelt.
Wie aus Fig. 4 weiter ersichtlich, empfängt die Abtastverstärkerschaltung 140 eine Referenzspannung VREF und tastet die Spannung auf einer Bitleitung ab, die über den ersten oder zweiten Bitleitungs- Umschaltschaltkreis 130L, 130R angeschlossen ist. Das Abtastresultat wird auf einer Datenleitung SDLb abgegeben. Da Daten unter Verwendung einer Spannung auf einer einzelnen Bitleitung abgetastet werden, ist nur die eine Datenleitung SDLb mit der Abtastverstärkerschaltung 140 verbunden. Dadurch kann die aktive Betriebszeit des Abtastverstärkers verkürzt und die Abmessung eines Chips verringert werden.
Das erfindungsgemäße Halbleiterspeicherbauelement umfasst gemäß Fig. 4 des weiteren eine Gleichspannungserzeugungsschaltung 150 und eine Referenzspannungserzeugungsschaltung 160. Die Gleichspannungserzeugungsschaltung 150 erzeugt eine stabile Vorspannung VBIAS unter Verwendung einer Speisespannung und kann beispielsweise als Bandlücken-Referenzspannungserzeugungsschaltung realisiert sein. Die Referenzspannungserzeugungsschaltung 160 empfängt die Vorspannung VBIAS und erzeugt die Referenzspannung VREF in Reaktion auf Steuersignale SETb und OFFb. Sie beinhaltet ein Paar von PMOS-Transistoren MP10 und MP11 und ein Paar von NMOS- Transistoren NM18 und NM19. Der PMOS-Transistor MP10 und der NMOS-Transistor MN18 sind in Kaskade zwischen eine Speisespannung VCC und die Referenzspannungsleitung VREF eingeschleift. Das Steuersignal SETb beaufschlagt eine Gate-Elektrode des PMOS- Transistors MP10, während eine Gate-Elektrode des NMOS-Transistor MN18 mit der Vorspannung VBIAS beaufschlagt wird. Der PMOS- Transistor MP11 ist zwischen die Speisespannung VCC und die Referenzspannungsleitung VREF eingeschleift, und der NMOS-Transistor MN 19 ist zwischen die Referenzspannungsleitung VREF und eine Massespannung GND eingeschleift. Das Steuersignal OFFb beaufschlagt eine Gate-Elektrode des PMOS-Transistors MP11 und eine Gate- Elektrode des NMOS-Transistors MN19.
Im Betrieb werden, wenn die Steuersignale SETb und OFFb auf hohem Pegel liegen, die PMOS-Transistoren MP10 und MP11 sperrend geschaltet und der NMOS-Transistor MN19 leitend geschaltet. Dadurch nimmt die Referenzspannung VREF Massespannung an, was im folgenden als eine erste Referenzspannung bezeichnet wird. Wenn das Steuersignal SETb auf niedrigem Pegel und das Steuersignal OFFb auf hohem Pegel liegen, sind der PMOS-Transistor MP10 und der NMOS- Transistor MN19 leitend geschaltet, und der PMOS-Transistor MP11 ist sperrend geschaltet. Die Referenzspannungserzeugungsschaltung 160 erzeugt die Referenzspannung VREF in diesem Fall mit einem Wert kleiner als die Vorspannung VBIAS, was nachfolgend als eine zweite Referenzspannung bezeichnet wird. Die zweite Referenzspannung VREF liegt auf einem Pegel zwischen einem Bitleitungspegel für den Datenwert "1" und einem Bitleitungspegel für den Datenwert "0" und kann bei Bedarf durch Einstellen des Widerstandsverhältnisses der PMOS- und NMOS-Transistoren MP10, MN18 und MN19 optimiert werden. Wenn die Steuersignale SETb und OFFb auf niedrigem Pegel liegen, ist der NMOS-Transistor MP19 sperrend geschaltet, während die PMOS-Transistoren MP10 und MP11 beide leitend geschaltet sind. Dadurch nimmt die Referenzspannung VREF den Wert der Speisespannung VCC an, was nachfolgend als eine dritte Referenzspannung bezeichnet wird.
Erfindungsgemäß beinhaltet das Halbleiterspeicherbauelement Referenzspannungserzeugungsschaltungen, die den jeweiligen Abtastverstärkern zugeordnet sind. Die Referenzspannungserzeugungsschaltung befindet sich jeweils in einem dem Abtastverstärker benachbarten Bereich. Die Gleichspannungserzeugungsschaltung 150 führt die Vorspannung VBIAS allen Referenzspannungserzeugungsschaltungen 160 zu. Dies ist von Vorteil, da die Referenzspannung ungefähr einige 100 Millivolt betragen kann und das Positionieren der jeweiligen Referenzspannungserzeugungsschaltung 160 benachbart zum zugehörigen Abtastverstärker für letzteren eine stabilere Referenzspannung liefern kann.
Fig. 5 zeigt eine vorteilhafte Realisierung für den Abtastverstärker 140 von Fig. 4. In dieser Realisierung beinhaltet die Abtastverstärkerschaltung 140 einen Abtastverstärker vom Zwischenspeichertyp. Dieser ist zwischen eine Signalleitung 201, die ein Abtastverstärkungs-Freigabesignal SA_EN empfängt, und eine Signalleitung 202 eingeschleift, die auf der Massespannung GND liegt. Der Abtastverstärker vom Zwischenspeichertyp ist durch ein Paar von PMOS-Transistoren MP20 und MP21 und ein Paar von NMOS-Transistoren MN20 und MN21 aufgebaut. Er kann eine geringfügige Spannungsdifferenz verstärken, die zwischen einem ersten Anschluss Na und einem zweiten Anschluss Nb vorliegt. Der PMOS-Transistor MP20 stellt einen Strompfad zwischen der Signalleitung 201 und dem ersten Anschluss Na zur Verfügung, der durch die Gate-Elektrode des PMOS-Transistors MP20 gesteuert wird, die mit dem zweiten Anschluss Nb verbunden ist. Der PMOS-Transistor MP21 stellt einen Strompfad zwischen der Signalleitung 201 und dem zweiten Anschluss Nb zur Verfügung, der durch die Gate-Elektrode des PMOS-Transistors MP21 gesteuert wird, die mit dem ersten Anschluss Na verbunden ist. Der NMOS-Transistor MN21 ist mit einer Gate- Elektrode an den ersten Anschluss Na angeschlossen und zwischen den zweiten Anschluss Nb und die Signalleitung 202 eingeschleift. Der NMOS-Transistor MN20 stellt einen Strompfad zwischen dem ersten Anschluss Na und der Signalleitung 202 zur Verfügung, der von der Gate-Elektrode des NMOS-Transistors MN20 gesteuert wird, die mit dem zweiten Anschluss Nb verbunden ist.
Die erfindungsgemäße Abtastverstärkerschaltung 140 beinhaltet des weiteren PMOS-Transistoren MP22 und MP23 als aktive Lastelemente. Der PMOS-Transistor MP22 ist zwischen die Signalleitung 201 und den ersten Anschluss Na eingeschleift und weist einen in Abhängigkeit von der Spannung auf der Bitleitung BL variablen Widerstandswert auf. Auf diese Weise wird der Betrag an Strom des PMOS-Transistors MP22 durch die Spannung auf der Bitleitung BL gesteuert bzw. festgelegt. Der PMOS-Transistor MP23 ist zwischen die Signalleitung 201 und den zweiten Anschluss Nb eingeschleift und weist einen Widerstandswert auf, der in Abhängigkeit von der Referenzspannung VREF der Referenzspannungserzeugungsschaltung 160 variiert. Auf diese Weise wird der Betrag an Strom des PMOS-Transistors MP23 durch die Referenzspannung VREF gesteuert bzw. festgelegt.
Wie aus Fig. 5 ersichtlich, sind die Bitleitung BL und der Abtastverstärker nicht direkt miteinander gekoppelt. Speziell können die Transistoren MP22 und MP23 die auf der Bitleitung BL und der Datenleitung SDLb vorhandenen Spannungspegel der Abtastverstärkerschaltung 140 zur Verfügung stellen, die diese dann verstärken und am ersten und zweiten Anschluss Na, Nb bereitstellen kann.
Gemäß Fig. 5 ist ein NMOS-Transistor MN24 als Entzerrer zwischen den ersten und zweiten Anschluss Na, Nb eingeschleift, wobei er durch ein Steuersignal SBL_EQ gesteuert wird. Das Steuersignal SBL_EQ wird vor einem aktiven Betrieb des Abtastverstärkers vom Zwischenspeichertyp auf hohen Pegel aktiviert und während des Betriebs des Abtastverstärkers vom Zwischenspeichertyp auf niedrigen Pegel deaktiviert. Dementsprechend kann der NMOS-Transistor MN24 die an die jeweiligen Gate-Elektroden der Transistoren MP20, MP21, MN20 und MN21 vor dem aktiven Betrieb der Abtastverstärkerschaltung 140 angelegten Spannungen ausgleichen. Ein NMOS-Transistor MN25 ist zwischen die Bitleitung BL und den zweiten Anschluss Nb eingeschleift, und ein NMOS-Transistor MN26 ist zwischen den ersten Anschluss Na und die Datenleitung SDLb eingeschleift. Der NMOS-Transistor MN25 wird durch ein Steuersignal LS_BL gesteuert, und der NMOS-Transistor MN26 wird durch ein Steuersignal YSW gesteuert. Der NMOS- Transistor MN25 überträgt eine verstärkte Spannung am zweiten Anschluss Nb auf die Bitleitung BL, und der NMOS-Transistor MN26 überträgt eine verstärkte Spannung vom ersten Anschluss Na zur Datenleitung SDLb.
In bestimmten Ausführungsformen der Erfindung sind die PMOS- Transistoren MP20 und MP21 mit dem gleichen Verhältnis von Kanallänge zu Kanalbreite (W/L) ausgebildet, und ebenso sind die NMOS- Transistoren MN20 und MN21 mit gleichem W/L-Verhältnis des Kanals realisiert. Ebenso weisen die PMOS-Transistoren MP22 und MP23 das gleiche W/L-Verhältnis des Kanals und die NMOS-Transistoren MN25 und MN26 das gleiche W/L-Verhältnis des Kanals auf.
Fig. 6 veranschaulicht im Zeitablaufdiagramm einen Lesevorgang für das erfindungsgemäße Halbleiterspeicherbauelement. Dabei sei beispielhaft der Fall betrachtet, dass auf eine mit der Bitleitung BL0L des ersten Speicherblocks 110L verbundene Speicherzelle zugegriffen wird, d. h. die Bitleitungen BL0R und BL1R des zweiten Speicherblocks 110R sind elektrisch von der Abtastverstärkerschaltung 140 getrennt. Dies bedeutet, dass die Steuersignale BLPR_RO, BLPR_RE, SAPATH_RO und SAPATH_RE deaktiviert sind.
In der betrachteten Betriebssituation sind die Steuersignale BLPR_LE und SAPATH_LE aktiviert. Die Bitleitung BL0L wird dadurch auf die Vorspannung V_BL aufgeladen und ist elektrisch mit der Abtastverstärkerschaltung 140 verbunden. Da die Steuersignale BLPR_LO und SAPATH_LO deaktiviert sind, ist zu diesem Zeitpunkt die Bitleitung BL1L elektrisch von der Abtastverstärkerschaltung 140 getrennt. Während das Steuersignal SBL_EQ auf hohem Pegel gehalten wird, werden der erste und zweite Anschluss Na und Nb des Abtastverstärkers ausgeglichen. Dies bedeutet, dass der NMOS-Transistor NM24, wenn das Steuersignal SBL_EQ auf hohem Pegel liegt, leitend geschaltet wird und der erste und zweite Anschluss Na, Nb elektrisch miteinander verbunden werden. Der erste und zweite Anschluss Na, Nb können dabei auf Massespannung gesetzt werden. Beispielsweise können der erste und zweite Anschluss Na, Nb dadurch auf Massespannung liegen, dass sie über den NMOS-Transistor MN25 mit der Bitleitung BL verbunden werden. Alternativ können der erste und zweite Anschluss Na, Nb auch einen floatenden, d. h. potentialschwebenden Zustand beibehalten, da sich die beiden Steuersignale SETb und OFFb auf hohem Pegel befinden.
Als nächstes wird die Wortleitung WL0 aktiviert, und danach wird eine Plattenleitung PL aktiviert. In der ausgewählten Speicherzelle MC gespeicherte elektrische Ladungen werden dadurch zur Bitleitung BL0L übertragen. Mit anderen Worten wird die Spannung auf der Bitleitung in Abhängigkeit von dem in der Speicherzelle gespeicherten Datenwert variiert. Zu diesem Zeitpunkt erzeugt die Referenzspannungserzeugungsschaltung 160, wenn das Steuersignal SETb vom hohen auf den niedrigen Pegel übergeht, die zweite Referenzspannung VREF mit einem Wert kleiner als die Vorspannung VBIAS. Des weiteren geht das Abtastverstärkungs-Freigabesignal SA_EN, während das Steuersignal SBL_EQ vom hohen auf den niedrige Pegel übergeht, vom niedrigen Pegel der Massespannung GND auf den hohen Pegel der Speisespannung VCC über. In alternativen erfindungsgemäßen Ausführungsformen ist das Abtastverstärkungs-Freigabesignal SA_EN ein statisches Signal, das während des gesamten Betriebs der Abtastverstärkerschaltung 140 auf der Speisespannung VCC gehalt wird. Die PMOS-Transistoren MP22 und MP23 haben zu diesem Zeitpunkt unterschiedliche Gate- Source-Spannungen Vgs, da sich die Referenzspannung VREF von der Spannung der Bitleitung BL unterscheidet, die an die Gate-Elektroden der PMOS-Transistoren MP22 und MP23 angelegt wird. Dementsprechend fließen unterschiedliche Strommengen über die PMOS- Transistoren MP22 und MP23 zum ersten bzw. zweiten Anschluss Na, Nb. Dadurch tritt eine geringfügige Spannungsdifferenz zwischen dem ersten und zweiten Anschluss Na, Nb auf. Diese kann durch die Transistoren MP10, MP11, MN10 und MN11 verstärkt werden, welche die Konfiguration der Abtastverstärkerschaltung 140 vom Zwischenspeichertyp bilden.
Wenn beispielsweise auf eine Speicherzelle mit dem Datenwert "1" zugegriffen wird, ist die Spannung der Bitleitung BL höher als die Referenzspannung VREF. Da die PMOS-Transistoren MP22 und MP23 als aktive Lastelemente fungieren, ist der Strom zum PMOS-Transistor MP22 geringer als über den PMOS-Transistor MP23, was dazu führt, dass die Spannung am ersten Anschluss Na niedriger als diejenige am zweiten Anschluss Nb ist. Speziell ist der Spannungsabfall über den PMOS-Transistor MP22 größer als derjenige über den PMOS-Transistor MP23, was die Spannung am ersten Anschluss Na niedriger macht als die Spannung am zweiten Anschluss b. Die niedrigere Spannung am ersten Anschluss Na bewirkt, dass der NMOS-Transistor MN21 sperrend geschaltet wird, was zur Divergenz der beiden Spannungen am ersten und zweiten Anschluss Na, Nb führt. Dabei bewirkt die niedrigere Spannung am ersten Anschluss Na, dass der NMOS-Transistor MN21 sperrend geschaltet wird, was es der Spannung am zweiten Anschluss Nb ermöglicht, in Richtung Speisespannung des Signals SA_EN hochgezogen zu werden, was wiederum ein Abschalten des PMOS- Transistors MP20 verursacht, so dass die Spannung am ersten Anschluss Na weiter in Richtung Massespannung geht. Auf diese Weise werden die verstärkten Spannungen am ersten und zweiten Anschluss Na, Nb bereitgestellt.
Nach ausreichender Durchführung eines Abtastvorgangs gelangt das Steuersignal SETb auf hohen Pegel, während das Steuersignal OFFb niedrigen Pegel annimmt. Dadurch ändert sich die an den PMOS- Transistor MP23 angelegte Referenzspannung VREF vom zweiten Referenzspannungswert zum dritten Referenzspannungswert VCC. Der PMOS-Transistor MP23 wird in Reaktion hierauf vollständig sperrend geschaltet. Durch den Übergang der Steuersignale LS_EN und YSW vom niedrigen auf hohen Pegel wird die verstärkte Spannung des ersten Anschlusses Na über den NMOS-Transistor MN26 zur Datenleitung SDLb übertragen, und die verstärkte Spannung am zweiten Anschluss Nb wird über den NMOS-Transistor MN25 zur Bitleitung BL übertragen. Wenn abgetastete Daten zur Datenleitung SDLb übertragen werden oder ein Abtastvorgang abgeschlossen ist, geht das Steuersignal OFFb vom niedrigen auf hohen Pegel über. Dadurch nimmt die Referenzspannung VREF Massespannung an, was es ermöglicht, einen unerwünschten Strom während nachfolgenden Betriebsvorgängen abzustellen.
Im erfindungsgemäßen Halbleiterspeicherbauelement wird der Spannungspegel auf der mit einer Speicherzelle MC verbundenen Bitleitung BL in Abhängigkeit von Strommengen abgetastet, die durch die Gate- Source-Spannungen der PMOS-Transistoren MP22 und MP23 festgelegt werden. Durch die Verwendung des NMOS-Transistors MN24 als Entzerrer kann die Differenz zwischen den Gate-Source-Spannungen der PMOS-Transistoren MP22 und MP23 vor einem aktiven Betrieb des Abtastverstärkers reduziert werden. Denn der erste und zweite Anschluss Na, Nb werden vor dem aktiven Betrieb des Abtastverstärkers auf das gleiche Spannungsniveau abgeglichen, wenn das Steuersignal SA_EN aktiviert wird, und dadurch wird für die PMOS-Transistoren MP20 und MP21 und die NMOS-Transistoren MN20 und MN21 die gleiche Gatespannung eingestellt. Im Unterschied dazu können in herkömmlichen Systemen der erste und zweite Anschluss Na, Nb unterschiedliche Spannungspegel beispielsweise aufgrund von Rauschen aufweisen. Diese Spannungspegeldifferenz kann dazu führen, dass die Betriebsbedingungen der PMOS-Transistoren MP22 und MP23 nicht nur durch eine Gatespannung, sondern auch durch andere Spannungen bestimmt werden. Dementsprechend können bei den herkömmlichen Systemen Schwierigkeiten in der Ausführung des Abtastvorgangs auftreten, wie oben erläutert.
Bei der erfindungsgemäßen Abtastverstärkerschaltung können die Bitleitung BL und die Referenzspannung VREF indirekt an den ersten und zweiten Anschluss Na, Nb des Abtastverstärkers vom Zwischenspeichertyp angekoppelt werden. Dementsprechend können die Probleme verringert werden, die bei herkömmlichen Systemen mit Lade- /Entladeströmen aufgrund von Spannungsdifferenzen zwischen den Bitleitungen BLM und BLR verknüpft sind, die größer als eine Einschaltspannung des PMOS-Transistors oder des NMOS-Transistors sind. Außerdem kann die Betriebszeit der Abtastverstärkerschaltung 140 verkürzt werden, da nur eine Bitleitung mit ihr verbunden ist. Außerdem kann die Chipabmessung herunterskaliert werden, da nur eine einzige Datenleitung mit der Abtastverstärkerschaltung 140 verbunden ist. Des weiteren ist es nicht nötig, die Referenzspannung VREF unter Verwendung eines Kondensators an die Bitleitung BL zu übertragen, so dass die Betriebsgeschwindigkeit der Abtastverstärkerschaltung 140 verbessert werden kann.
Fig. 7 zeigt im Schaltbild eine weitere erfindungsgemäße Abtastverstärkerschaltung 300, die derjenigen von Fig. 5 mit der Ausnahme entspricht, dass als aktive Lastelemente NMOS-Transistoren MN33 und MN34 anstelle der PMOS-Transistoren MP22 und MP23 vorgesehen sind. Der NMOS-Transistor MN33 ist mit einem Strompfad zwischen den ersten Anschluss Na und die Massespannung GND eingeschleift und mit einer Gate-Elektrode an die Bitleitung BL angeschlossen. Der NMOS-Transistor MN34 ist mit einem Strompfad zwischen den zweiten Anschluss Nb und die Massespannung GND eingeschleift und mit einer Gate-Elektrode an die Referenzspannung VREF angeschlossen. Da die Abtastverstärkerschaltung von Fig. 7 im wesentlichen dieselben Betriebsvorgänge wie die Schaltung vöri Fig. 5 ausführt, kann an dieser Stelle eine nochmalige Erläuterung derselben unterbleiben.
Beim Ausführungsbeispiel von Fig. 7 wird der Spannungspegel der mit der jeweiligen Speicherzelle MC verbundenen Bitleitung BL in Abhängigkeit von Strommengen abgetastet, die durch Gate-Source-Spannungen der NMOS-Transistoren MN33 und MN34 festgelegt werden. Wenn die Abtastverstärkerschaltung von Fig. 7 im Zustand verwendet wird, in welchem die Spannung auf der Bitleitung BL und die Referenzspannung VREF niedriger als Einschaltspannungen der NMOS-Transistoren MN33 und MN34 sind, werden möglicherweise die Abtastzeit und das Abtastleistungsvermögen verringert. Um daher einen verbesserten Abtastvorgang durchzuführen, sollten die Spannung auf der Bitleitung BL und die Referenzspannung VREF auf einen Wert höher als die Einschaltspannungen der NMOS-Transistoren MN33 und MN34 eingestellt werden.
Wie oben erläutert, realisiert die Erfindung einen Abtastverstärker vom Zwischenspeichertyp derart, dass eine Bitleitungsspannung und eine Referenzspannung indirekt an Eingangs-/Ausgangsanschlüsse der Abtastverstärkerschaltung gekoppelt sind. Dadurch kann die Betriebsgeschwindigkeit der Abtastverstärkerschaltung gesteigert werden. Da nur eine Bitleitung mit der Abtastverstärkerschaltung verbunden ist, kann die Betriebszeit der Abtastverstärkerschaltung verkürzt werden. Außerdem werden Daten über nur eine Datenleitung von und zu der Abtastverstärkerschaltung übertragen, was eine reduzierte Chipabmessung ermöglicht. Zusätzlich ist eine Reduzierung des Stromverbrauchs möglich, da die Referenzspannung nach Durchführen eines Abtastverstärkungsbetriebs auf eine Speisespannung verändert wird.

Claims

1. Speicherbauelement mit
einem Speicherzellenschaltkreis (110L, 110R) zur Datenspeicherung,
einer Abtastverstärkerschaltung (140) zum Abtasten und Verstärken der gespeicherten Daten, die ihr an einem ersten Eingang zugeführt werden, im Vergleich zu einer Referenzspannung (VREF),
einer elektrisch mit dem Speicherzellenschaltkreis gekoppelten Bitleitung (BL) zur Zuführung der gespeicherten Daten zur Abtastverstärkerschaltung und
einer Referenzspannungsleitung (VREF),
dadurch gekennzeichnet, dass
die Referenzspannung (VREF) der Abtastverstärkerschaltung (140) an einem zweiten Eingang zugeführt wird,
die Bitleitung (BL) indirekt elektrisch mit dem ersten Eingang der Abtastverstärkerschaltung gekoppelt ist und
die Referenzspannungsleitung (VREF) indirekt elektrisch mit dem zweiten Eingang der Abtastverstärkerschaltung zur Bereitstellung der Referenzspannung gekoppelt ist.

2. Speicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Bitleitung indirekt elektrisch mit dem ersten Eingang der Abtastverstärkerschaltung über ein erstes aktives Lastelement gekoppelt ist.

3. Speicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass das erste aktive Lastelement elektrisch zwischen eine Speisespannung und einen Ausgang der Abtastverstärkerschaltung eingeschleift und zur Steuerung eines Stroms zwischen der Speisespannung und dem Ausgang ausgelegt ist.

4. Speicherbauelement nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Referenzspannungsleitung indirekt elektrisch mit dem zweiten Eingang der Abtastverstärkerschaltung über ein zweites aktives Lastelement gekoppelt ist.

5. Speicherbauelement nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch eine Ausgangsschaltung, die zur Verbindung des Ausgangs der Abtastverstärkerschaltung mit der Bitleitung während eines Ausgabezeitintervalls ausgelegt ist.

6. Speicherbauelement nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass das zweite aktive Lastelement elektrisch zwischen eine Referenzspannung und einen Ausgang der Abtastverstärkerschaltung eingeschleift und auf die Steuerung eines zugehörigen Stroms ausgelegt ist.

7. Speicherbauelement mit
wenigstens einem Paar von Bitleitungen (BL0L, BL1L, BL0R, BL1R),
einem Auswahlschaltkreis (130L, 130R) zum Auswählen einer der Bitleitungen,
einem Vorladeschaltkreis (120L, 120R) zum Vorladen der ausgewählten Bitleitung,
einem Gleichspannungs- oder Gleichstromerzeugungsschaltkreis (150) zur Erzeugung einer vorgebbaren Vorspannung (VBIAS) unter Verwendung einer Speisespannung,
einer Referenzspannungserzeugungsschaltung (160) und
einer Abtastverstärkerschaltung (140),
dadurch gekennzeichnet, dass
die Referenzspannungserzeugungsschaltung (160) die Vorspannung (VBIAS) zur Erzeugung einer Referenzspannung (VREF) in Reaktion auf ein erstes und zweites Steuersignal (SETb, OFFb) empfängt, wobei die Referenzspannung niedriger als die Vorspannung ist, und
die Abtastverstärkerschaltung (140) einen Abtast- und Verstärkungsbetrieb in Abhängigkeit von der Spannung auf der ausgewählten Bitleitung und von der Referenzspannung ausführt.

8. Speicherbauelement nach Anspruch 7, weiter dadurch gekennzeichnet, dass die Abtastverstärkerschaltung folgende Elemente enthält:

- eine erste und zweite Signalleitung (201, 202),

- einen zwischen die erste und die zweite Signalleitung eingeschleiften Abtastverstärker zum Verstärken der Spannungsdifferenz zwischen einem ersten Anschluss (Na) und einem zweiten Anschluss (Nb),

- einem zwischen den ersten und zweiten Anschluss eingeschleiften Entzerrer (MN24) zum Spannungsausgleich des ersten und zweiten Anschlusses in Reaktion auf ein drittes Steuersignal (SBL_EQ),

- ein zwischen die erste Signalleitung und den ersten Anschluss eingeschleiftes, erstes aktives Lastelement (MP22) mit einem in Abhängigkeit von der Spannung auf der ausgewählten Bitleitung abhängigen Widerstandswert und

- ein zwischen die erste Signalleitung und den zweiten Anschluss eingeschleiftes, zweites aktives Lastelement (MP23) mit einem in Abhängigkeit von der Referenzspannung variierenden Widerstandswert.

9. Speicherbauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass die erste Signalleitung in Abhängigkeit vom Betrieb des Abtastverstärkers eine Massespannung oder eine Speisespannung empfängt und die zweite Signalleitung auf der Massespannung fixiert ist.

10. Speicherbauelement nach Anspruch 9, weiter dadurch gekennzeichnet, dass die erste Signalleitung die Massespannung empfängt, wenn eine dritte Steuersignalleitung aktiviert ist, und die Speisespannung empfängt, wenn die dritte Steuersignalleitung deaktiviert ist.

11. Speicherbauelement nach einem der Ansprüche 8 bis 10, weiter dadurch gekennzeichnet, dass das erste aktive Lastelement ein PMOS- Transistor ist, der mit einer Gate-Elektrode an die ausgewählte Bitleitung, mit einer Source-Elektrode an die erste Signalleitung und mit einer Drain-Elektrode an den ersten Anschluss gekoppelt ist.

12. Speicherbauelement nach einem der Ansprüche 8 bis 11, weiter dadurch gekennzeichnet, dass das zweite aktive Lastelement ein PMOS-Transistor ist, der mit einer Gate-Elektrode an die Referenzspannung, mit einer Source-Elektrode an die erste Signalleitung und mit einer Drain-Elektrode an den zweiten Anschluss gekoppelt ist.

13. Speicherbauelement nach einem der Ansprüche 8, 11 und 12, weiter dadurch gekennzeichnet, dass die erste Signalleitung auf einer Massespannung fixiert ist und die zweite Signalleitung die Massespannung oder die Speisespannung in Abhängigkeit vom Betrieb des Abtastverstärkers empfängt.

14. Speicherbauelement nach Anspruch 13, weiter dadurch gekennzeichnet, dass die zweite Signalleitung die Massespannung empfängt, wenn ein drittes Steuersignal aktiviert ist, und die Speisespannung empfängt, wenn das dritte Steuersignal deaktiviert ist.

15. Speicherbauelement nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, dass das erste aktive Lastelement ein NMOS- Transistor ist, der mit einer Gate-Elektrode an die ausgewählte Bitleitung, mit einer Source-Elektrode an die erste Signalleitung und mit einer Drain-Elektrode an den ersten Anschluss gekoppelt ist.

16. Speicherbauelement nach einem der Ansprüche 13 bis 15, weiter dadurch gekennzeichnet, dass das zweite aktive Lastelement ein NMOS-Transistor ist, der mit einer Gate-Elektrode an die Referenzspannung, mit einer Source-Elektrode an die erste Signalleitung und mit einer Drain-Elektrode an den zweiten Anschluss gekoppelt ist.

17. Speicherbauelement nach einem der Ansprüche 8 bis 16, weiter dadurch gekennzeichnet, dass die Abtastverstärkerschaltung Mittel zur Übertragung einer verstärkten Spannung vom ersten Anschluss zu einer Datenleitung (SDLb) und einer verstärkten Spannung des zweiten Anschlusses zur ausgewählten Bitleitung (BL) in Reaktion auf ein viertes und fünftes Steuersignal aufweist.

18. Speicherbauelement nach Anspruch 17, weiter dadurch gekennzeichnet, dass die Übertragungsmittel einen ersten und zweiten NMOS- Transistor (MN25, MN26) umfassen, wobei der erste NMOS-Transistor mit einer Drain-Elektrode an den zweiten Anschluss des Abtastverstärkers und mit einer Source-Elektrode an die ausgewählte Bitleitung gekoppelt ist und an einer Gate-Elektrode das vierte Steuersignal empfängt und der zweite NMOS-Transistor mit einer Drain-Elektrode an den ersten Anschluss des Abtastverstärkers und mit einer Source-Elektrode an die Datenleitung gekoppelt ist und an einer Gate-Elektrode das fünfte Steuersignal empfängt.

19. Speicherbauelement nach einem der Ansprüche 8 bis 18, weiter dadurch gekennzeichnet, dass der Abtastverstärker ein solcher vom Zwischenspeichertyp ist.

20. Speicherbauelement nach einem der Ansprüche 7 bis 12 und 17 bis 19, weiter dadurch gekennzeichnet, dass die Abtastverstärkerschaltung folgende Elemente enthält:

- einen Abtastverstärker, der mit einer Abtastverstärkungs- Freigabesignalleitung (SA_EN) und einer Massespannung verbunden ist, um eine Spannungsdifferenz zwischen dem ersten und zweiten Anschluss zu verstärken,

- einen ersten PMOS-Transistor, der zwischen die Abtastverstärkungs-Freigabesignalleitung und den ersten Anschluss des Abtastverstärkers eingeschleift ist und durch die Spannung auf der ausgewählten Bitleitung gesteuert wird,

- einen zweiten PMOS-Transistor, der zwischen die Abtastverstärkungs-Freigabesignalleitung und den zweiten Anschluss des Abtastverstärkers eingeschleift ist und durch die Referenzspannung gesteuert wird,

- einen ersten NMOS-Transistor, der zwischen den ersten und zweiten Anschluss eingeschleift ist und durch ein drittes Steuersignal gesteuert wird,

- einen zweiten NMOS-Transistor, der zwischen den ersten Anschluss des Abtastverstärkers und die ausgewählte Bitleitung eingeschleift ist, und

- einen dritten NMOS-Transistor, der zwischen den zweiten Anschluss des Abtastverstärkers und eine Datenleitung eingeschleift ist, wobei der zweite und dritte NMOS-Transistor durch ein viertes bzw. fünftes Steuersignal gesteuert werden.

21. Speicherbauelement nach einem der Ansprüche 7, 8 und 13 bis 19, weiter dadurch gekennzeichnet, dass die Abtastverstärkerschaltung folgende Elemente enthält:

- einen Abtastverstärker, der mit einer Abtastverstärkungs-Freigabesignalleitung und einer Massespannung verbunden ist, um eine Spannungsdifferenz zwischen dem ersten und zweiten Anschluss zu verstärken,

- einen ersten NMOS-Transistor, der zwischen den ersten Anschluss des Abtastverstärkers und die Massespannung eingeschleift ist und durch die Spannung auf der ausgewählten Bitleitung gesteuert wird,

- einen zweiten NMOS-Transistor, der zwischen den zweiten Anschluss des Abtastverstärkers und die Massespannung eingeschleift ist und durch die Referenzspannung gesteuert wird,

- einen dritten NMOS-Transistor, der zwischen den ersten und zweiten Anschluss eingeschleift ist und durch ein drittes Steuersignal gesteuert wird,

- einen vierten NMOS-Transistor, der zwischen den ersten Anschluss des Abtastverstärkers und die ausgewählte Bitleitung eingeschleift ist, und

- einen fünften NMOS-Transistor, der zwischen den zweiten Anschluss des Abtastverstärkers und eine Datenleitung eingeschleift ist, wobei der vierte und fünfte NMOS-Transistor durch ein viertes bzw. fünftes Steuersignal gesteuert werden.

22. Speicherbauelement nach Anspruch 20 oder 21, weiter dadurch gekennzeichnet, dass die Abtastverstärkungs-Freigabesignalleitung die Massespannung empfängt, wenn der Abtastverstärker deaktiviert ist, und die Speisespannung empfängt, wenn der Abtastverstärker aktiviert ist.

23. Speicherbauelement nach einem der Ansprüche 20 bis 22, weiter dadurch gekennzeichnet, dass bei Aktivierung des dritten Steuersignals der erste und zweite Anschluss des Abtastverstärkers auf einen floatenden Zustand oder die Massespannung ausgeglichen werden.

24. Speicherbauelement nach einem der Ansprüche 20 bis 23, weiter dadurch gekennzeichnet, dass die Referenzspannungserzeugungsschaltung nach ausreichendem Abtasten der Spannung auf der ausgewählten Bitleitung die Referenzspannung mit einem gegenüber der Vorspannung höheren Wert erzeugt.

25. Speicherbauelement nach einem der Ansprüche 20 bis 24, weiter dadurch gekennzeichnet, dass nach Abschluss eines Betriebs der Abtastverstärkerschaltung die Referenzspannungserzeugungsschaltung die Referenzspannung in Reaktion auf die Steuersignale mit dem Wert der Massespannung erzeugt.

26. Speicherbauelement nach einem der Anspruche 20 bis 25, weiter dadurch gekennzeichnet, dass die Referenzspannungserzeugungsschaltung einen ersten und zweiten PMOS-Transistor sowie einen ersten und zweiten NMOS-Transistor aufweist, wobei der erste PMOS- Transistor und der erste NMOS-Transistor in Kaskade zwischen die Speisespannung und die Referenzspannung eingeschleift sind und durch das erste Steuersignal bzw. die Vorspannung gesteuert werden, der zweite PMOS-Transistor zwischen die Speisespannung und die Referenzspannung eingeschleift ist und durch das zweite Steuersignal gesteuert wird und der zweite NMOS-Transistor zwischen die Referenzspannung und die Massespannung eingeschleift ist und durch das zweite Steuersignal gesteuert wird.