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JP2001036388A - レベルシフト回路および半導体装置 - Google Patents

レベルシフト回路および半導体装置

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Publication number
JP2001036388A
JP2001036388A JP11202876A JP20287699A JP2001036388A JP 2001036388 A JP2001036388 A JP 2001036388A JP 11202876 A JP11202876 A JP 11202876A JP 20287699 A JP20287699 A JP 20287699A JP 2001036388 A JP2001036388 A JP 2001036388A
Authority
JP
Japan
Prior art keywords
conductivity type
mos transistor
type mos
drain
transistor
Prior art date
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Pending
Application number
JP11202876A
Other languages
English (en)
Inventor
Yuichi Sato
雄一 佐藤
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Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP11202876A priority Critical patent/JP2001036388A/ja
Priority to US09/617,087 priority patent/US6566930B1/en
Publication of JP2001036388A publication Critical patent/JP2001036388A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

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Abstract

(57)【要約】 【課題】 低電圧で動作速度を低下させることなく低消
費電力にできると共に、耐圧を容易に確保できるレベル
シフト回路および半導体装置を提供する。 【解決手段】 インバータ回路ＩＶ１の第１のＮＭＯＳ
トランジスタＮＤＴ１,第１のＰＭＯＳトランジスタＰ
ＤＴ１および第２,第３のＮＭＯＳトランジスタＮＤＴ
２,ＮＤＴ３を、オンした場合にチャンネルが形成され
る半導体領域がゲートと電気的に接続された動的にしき
い値電圧が変化するＤＴＭＯＳトランジスタとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、レベルシフト回
路およびそのレベルシフト回路を用いた半導体装置に関
する。
【０００２】
【従来の技術】微細加工技術等の進展により、ＬＳＩの
高速化,高集積化が進んでいるが、高速で動作する大規
模集積回路を実用化するためには、ＬＳＩの低消費電力
化は重要な技術のひとつである。このＬＳＩを高速で動
作させる場合、消費電力が大きくなり、安定に動作させ
るためにセラミック・パッケージを採用したり、放熱フ
ィン等が必要になったりするため、コストが高くなると
いう問題がある。また、近年の小型軽量の携帯機器にお
いては電池の使用時間の面からも低消費電力化は重要で
ある。また、ＬＳＩを低消費電力にするために動作電圧
を下げることは効果が大きいが、内部の動作電圧ＶDDを
下げても他のＬＳＩと信号のやり取りを可能にするため
には、入出力信号の振幅を大きくする必要があり、その
ためのレベルシフト回路が必要となる。
【０００３】従来、低電圧動作のＬＳＩには、ＬＳＩ内
部よりも高い電圧で外部とインターフェースするレベル
シフト回路としては、図１０に示すものがある。このレ
ベルシフト回路は、図１０に示すように、入力信号Ａが
ゲートに入力され、ソースがグランドＧＮＤに接続され
たＮチャンネルＭＯＳ(メタル・オキサイド・セミコン
ダクタ)電界効果トランジスタ(以下、ＮＭＯＳトランジ
スタという)Ｎ１０１と、上記ＮＭＯＳトランジスタ１
０１のドレインにドレインが接続され、ゲートに入力信
号Ａが接続されたＰチャンネルＭＯＳ電界効果トランジ
スタ(以下、ＰＭＯＳトランジスタという)Ｐ１０１と、
上記入力信号Ａがゲートに接続され、ソースがグランド
ＧＮＤに接続されたＮＭＯＳトランジスタＮ１０２と、
上記ＮＭＯＳトランジスタＮ１０１のドレインにゲート
が接続され、ソースがグランドＧＮＤに接続されたＮＭ
ＯＳトランジスタＮ１０３と、上記ＮＭＯＳトランジス
タＮ１０３のドレイン(ノード１０２)にゲートが接続さ
れ、上記ＮＭＯＳトランジスタＮ１０２のドレイン(ノ
ード１０１)にドレインが接続され、ソースが電源ＶCC
に接続されたＰＭＯＳトランジスタＰ１０２と、上記Ｎ
ＭＯＳトランジスタＮ１０２のドレイン(ノード１０１)
にゲートが接続され、ソースが電源ＶCCに接続され、上
記ＮＭＯＳトランジスタＮ１０３のドレイン(ノード１
０２)にドレインが接続されたＰＭＯＳトランジスタＰ
１０３とを備えている。上記ＮＭＯＳトランジスタＮ１
０１,ＰＭＯＳトランジスタＰ１０１でインバータ回路
ＩＶ１００を構成しており、このインバータ回路ＩＶ１
００は、ＰＭＯＳトランジスタＰ１０１のソースに接続
された内部電源ＶDD(＜ＶCC)により動作して、入力信号
Ａを反転する。そして、上記レベルシフト回路は、入力
信号Ａをその入力信号Ａよりも振幅の大きい出力信号Ｙ
にレベルシフトして出力する。
【０００４】
【発明が解決しようとする課題】ところが、上記レベル
シフト回路では、レベルシフト量が大きい場合、例えば
０.５Ｖの振幅から３.３Ｖの振幅に変換する場合、０.
５Ｖで動作するＭＯＳトランジスタの駆動電流は小さ
く、回路の遅延時間が大きくなり、動作速度が低下する
という問題がある。そこで、低電圧でもＭＯＳトランジ
スタの駆動電流があまり小さくならないように、ＭＯＳ
トランジスタのしきい値電圧Ｖthを小さくすることが考
えられるが、しきい値電圧Ｖthを小さくすると、ＭＯＳ
トランジスタのリーク電流が増大し、スタンバイモード
でもリーク電流により消費電力が大きくなるという問題
がある。また、０.５Ｖ動作のＭＯＳトランジスタの駆
動電流を上げるためにゲート酸化膜厚を薄くした微細化
プロセスを採用すると、３.３Ｖの耐圧を確保すること
が難しいという問題がある。
【０００５】そこで、この発明の目的は、低電圧で動作
速度を低下させることなく低消費電力にできると共に、
耐圧を容易に確保できるレベルシフト回路および半導体
装置を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、このレベルシフト回路は、低電圧で動作する回路と
上記低電圧で動作する回路よりも高い電圧が印加される
回路とを構成する複数のＭＯＳトランジスタを備え、入
力信号よりも振幅の大きい信号を出力するレベルシフト
回路において、上記複数のＭＯＳトランジスタのうちの
上記入力信号の振幅に相当する振幅の信号がゲートに入
力されるＭＯＳトランジスタの少なくとも１つは、オン
した場合にチャンネルが形成される半導体領域がゲート
と電気的に接続されたＭＯＳトランジスタであることを
特徴としている。
【０００７】上記構成のレベルシフト回路によれば、上
記オンした場合にチャンネルが形成される半導体領域が
ゲートと電気的に接続されたＭＯＳトランジスタは、オ
ンするとき、ゲート電圧が上がるにつれて、チャネルが
形成される半導体領域の電位が上昇して、しきい値電圧
が下がり、駆動電流が増大する一方、オフするとき、通
常のＭＯＳトランジスタと同様にしきい値電圧が維持さ
れ、リーク電流を抑制する。このような動的にしきい値
電圧が変化するＭＯＳトランジスタを、上記低電圧で動
作する回路と上記低電圧で動作する回路よりも高い電圧
が印加される回路とを構成する複数のＭＯＳトランジス
タのうちの上記入力信号の振幅に相当する振幅の信号が
ゲートに入力されるＭＯＳトランジスタの少なくとも１
つに用いることによって、低電圧でも駆動電流が大きく
とれ、リーク電流を抑えるので、低電圧で動作速度を低
下させることなく低消費電力にできるレベルシフト回路
を実現できる。また、上記動的にしきい値電圧が変化す
るＭＯＳトランジスタを用いることによって、ゲート
長,ゲート幅を大きくすることなく、ＭＯＳトランジス
タのオン抵抗を小さくでき、従来よりも回路面積を小さ
くできる。
【０００８】また、この発明のレベルシフト回路は、低
電圧で動作する回路を構成する複数のＭＯＳトランジス
タを備え、上記入力信号よりも振幅の小さい信号を出力
するレベルシフト回路において、上記複数のＭＯＳトラ
ンジスタの少なくとも１つは、オンした場合にチャンネ
ルが形成される半導体領域がゲートと電気的に接続され
たＭＯＳトランジスタであることを特徴としている。
【０００９】上記構成のレベルシフト回路によれば、上
記オンした場合にチャンネルが形成される半導体領域が
ゲートと電気的に接続されたＭＯＳトランジスタは、オ
ンするとき、ゲート電圧が上がるにつれて、チャネルが
形成される半導体領域の電位が上昇して、しきい値電圧
が下がり、駆動電流が増大する一方、オフするとき、通
常のＭＯＳトランジスタと同様にしきい値電圧が維持さ
れ、リーク電流を抑制する。このような動的にしきい値
電圧が変化するＭＯＳトランジスタを、上記低電圧で動
作する回路とを構成する複数のＭＯＳトランジスタの少
なくとも１つに用いることによって、低電圧でも駆動電
流が大きくとれ、リーク電流を抑えるので、低電圧で動
作速度を低下させることなく低消費電力にできるレベル
シフト回路を実現できる。また、上記動的にしきい値電
圧が変化するＭＯＳトランジスタを用いることによっ
て、ゲート長,ゲート幅を大きくすることなく、ＭＯＳ
トランジスタのオン抵抗を小さくでき、従来よりも回路
面積を小さくできる。
【００１０】また、この発明のレベルシフト回路は、第
１の電源とグランドとの間にコンプリメンタリ接続され
た第１の第１導電型ＭＯＳトランジスタと第１の第２導
電型ＭＯＳトランジスタとを有し、入力信号を反転して
出力するインバータ回路と、上記入力信号がゲートに接
続され、ソースがグランドに接続された第２の第１導電
型ＭＯＳトランジスタと、上記インバータ回路の出力が
ゲートに接続され、ソースがグランドに接続された第３
の第１導電型ＭＯＳトランジスタと、上記第３の第１導
電型ＭＯＳトランジスタのドレインにゲートが接続さ
れ、ソースが第２の電源に接続され、ドレインが上記第
２の第１導電型ＭＯＳトランジスタのドレインに接続さ
れた第２の第２導電型ＭＯＳトランジスタと、上記第２
の第１導電型ＭＯＳトランジスタのドレインにゲートが
接続され、ソースが上記第２の電源に接続され、ドレイ
ンが上記第３の第１導電型ＭＯＳトランジスタのドレイ
ンに接続された第３の第２導電型ＭＯＳトランジスタと
を備えたレベルシフト回路において、上記インバータ回
路の上記第１の第１導電型ＭＯＳトランジスタおよび上
記第１の第２の導電型ＭＯＳトランジスタ並びに上記第
２,第３の第１導電型ＭＯＳトランジスタは、オンした
場合にチャンネルが形成される半導体領域がゲートと電
気的に接続されたＭＯＳトランジスタであることを特徴
としている。
【００１１】上記構成のレベルシフト回路によれば、例
えば、上記第１導電型をＮチャネル型とし、上記第２導
電型をＰチャネル型として、第２の電源レベル＞第１の
電源レベル＞ＧＮＤレベルとした場合、上記オンした場
合にチャンネルが形成される半導体領域がゲートと電気
的に接続された動的にしきい値電圧が変化するＭＯＳト
ランジスタを、上記インバータ回路の上記第１の第１導
電型ＭＯＳトランジスタおよび第１の第２の導電型ＭＯ
Ｓトランジスタ並びに第２,第３の第１導電型ＭＯＳト
ランジスタに用いることによって、低電圧でも駆動電流
が大きくとれ、リーク電流を抑えるので、低電圧で動作
速度を低下させることなく低消費電力にできるレベルシ
フト回路を実現できる。また、上記動的にしきい値電圧
が変化するＭＯＳトランジスタを用いることによって、
ゲート長,ゲート幅を大きくすることなく、ＭＯＳトラ
ンジスタのオン抵抗を小さくでき、従来よりも回路面積
を小さくできる。なお、上記第１導電型をＰチャネル型
とし、上記第２導電型をＮチャネル型として、第２の電
源レベル＜第１の電源レベル＜グランドレベルとしても
同様の作用,効果が得られる。
【００１２】また、一実施形態のレベルシフト回路は、
上記第２,第３の第１導電型ＭＯＳトランジスタおよび
上記第２,第３の第２導電型ＭＯＳトランジスタのゲー
ト酸化膜厚が、上記インバータ回路の上記第１の第１導
電型ＭＯＳトランジスタ,第１の第２導電型ＭＯＳトラ
ンジスタのゲート酸化膜厚よりも厚いことを特徴とす
る。
【００１３】上記実施形態のレベルシフト回路によれ
ば、低い電圧が印加される上記インバータ回路の上記第
１の第１導電型ＭＯＳトランジスタ,第１の第２導電型
ＭＯＳトランジスタのゲート酸化膜厚に比べて、高い電
圧が印加される上記第２,第３の第１導電型ＭＯＳトラ
ンジスタおよび上記第２,第３の第２導電型ＭＯＳトラ
ンジスタのゲート酸化膜厚を厚くすることによって、耐
圧を容易に確保でき、信頼性を向上できる。
【００１４】また、一実施形態のレベルシフト回路は、
上記第２の第１導電型ＭＯＳトランジスタのドレインと
上記第２の第２導電型ＭＯＳトランジスタのドレインと
を、ゲートとドレインとが接続された第４の第２導電型
ＭＯＳトランジスタを介して接続すると共に、上記第３
の第１導電型ＭＯＳトランジスタのドレインと上記第３
の第２導電型ＭＯＳトランジスタのドレインとを、ゲー
トとドレインとが接続された第５の第２導電型ＭＯＳト
ランジスタを介して接続していることを特徴とする。
【００１５】上記実施形態のレベルシフト回路によれ
ば、低い電圧がゲートに印加される上記第２,第３の第
１導電型ＭＯＳトランジスタのドレインに高い電圧が印
加されないように、上記第２の第１導電型ＭＯＳトラン
ジスタのドレインと第２の第２導電型ＭＯＳトランジス
タのドレインとの間および第３の第１導電型ＭＯＳトラ
ンジスタのドレインと第３の第２導電型ＭＯＳトランジ
スタのドレインとの間に上記ゲートとドレインが夫々接
続された第４,第５の第２導電型ＭＯＳトランジスタを
挿入することによって、耐圧を容易に確保でき、信頼性
を向上できる。
【００１６】また、一実施形態のレベルシフト回路は、
上記第２の第１導電型ＭＯＳトランジスタのドレインと
上記第２の第２導電型ＭＯＳトランジスタのドレインと
を、ゲートとドレインとが夫々接続された複数の第４の
第２導電型ＭＯＳトランジスタを介して接続すると共
に、上記第３の第１導電型ＭＯＳトランジスタのドレイ
ンと上記第３の第２導電型ＭＯＳトランジスタのドレイ
ンとを、ゲートとドレインとが夫々接続された複数の第
５の第２導電型ＭＯＳトランジスタを介して接続してい
ることを特徴とする。
【００１７】上記実施形態のレベルシフト回路によれ
ば、低い電圧がゲートに印加される上記第２,第３の第
１導電型ＭＯＳトランジスタのドレインに高い電圧が印
加されないように、上記第２の第１導電型ＭＯＳトラン
ジスタのドレインと第２の第２導電型ＭＯＳトランジス
タのドレインとの間および第３の第１導電型ＭＯＳトラ
ンジスタのドレインと第３の第２導電型ＭＯＳトランジ
スタのドレインとの間に上記ゲートとドレインが夫々接
続された複数の第４,第５の第２導電型ＭＯＳトランジ
スタを挿入することによって、耐圧を容易に確保でき
る。
【００１８】また、一実施形態のレベルシフト回路は、
上記第２の第１導電型ＭＯＳトランジスタのドレインと
上記第２の第２導電型ＭＯＳトランジスタのドレインと
を、アノード側が上記第２の第２導電型ＭＯＳトランジ
スタのドレイン側にかつカソード側が上記第２の第１導
電型ＭＯＳトランジスタのドレイン側に向いた１つのダ
イオードまたは直列接続された複数のダイオードを介し
て接続すると共に、上記第３の第１導電型ＭＯＳトラン
ジスタのドレインと上記第３の第２導電型ＭＯＳトラン
ジスタのドレインとを、アノード側が上記第３の第２導
電型ＭＯＳトランジスタのドレイン側にかつカソード側
が上記第３の第１導電型ＭＯＳトランジスタのドレイン
側に向いた１つのダイオードまたは直列接続された複数
のダイオードを介して接続していることを特徴とする。
【００１９】上記実施形態のレベルシフト回路によれ
ば、低い電圧がゲートに印加される上記第２,第３の第
１導電型ＭＯＳトランジスタのドレインに高い電圧が印
加されないように、上記第２の第１導電型ＭＯＳトラン
ジスタのドレインと第２の第２導電型ＭＯＳトランジス
タのドレインとの間および第３の第１導電型ＭＯＳトラ
ンジスタのドレインと第３の第２導電型ＭＯＳトランジ
スタのドレインとの間に上記ダイオードを挿入すること
によって、耐圧を容易に確保できる。
【００２０】また、一実施形態のレベルシフト回路は、
上記第２の電源と上記第２の第2導電型ＭＯＳトランジ
スタのソースとを、アノード側が上記第２の電源側にか
つカソード側が上記第２の第2導電型ＭＯＳトランジス
タのソース側に向いた１つのダイオードまたは直列接続
された複数のダイオードを介して接続すると共に、上記
第２の電源と上記第３の第2導電型ＭＯＳトランジスタ
のソースとを、アノード側が上記第２の電源側にかつカ
ソード側が上記第３の第2導電型ＭＯＳトランジスタの
ソース側に向いた１つのダイオードまたは直列接続され
た複数のダイオードを介して接続していることを特徴と
する。
【００２１】上記実施形態のレベルシフト回路によれ
ば、低い電圧がゲートに印加される上記第２,第３の第
１導電型ＭＯＳトランジスタのドレインに高い電圧が印
加されないように、上記第２の電源と第２の第2導電型
ＭＯＳトランジスタのソースとの間におよび上記第２の
電源と第３の第2導電型ＭＯＳトランジスタのソースと
の間に上記ダイオードを挿入することによって、耐圧を
容易に確保できる。また、形成の難しいゲート酸化膜厚
が厚くかつしきい値電圧が低いＭＯＳトランジスタを形
成する必要がなく、ＭＯＳトランジスタの形成工程を簡
単にできる。
【００２２】また、一実施形態のレベルシフト回路は、
上記インバータ回路の上記第１の第１導電型ＭＯＳトラ
ンジスタ,上記第１の第２導電型ＭＯＳトランジスタお
よび上記第２,第３の第１導電型ＭＯＳトランジスタの
ゲート酸化膜厚よりも他のＭＯＳトランジスタのゲート
酸化膜厚が厚いことを特徴とする。
【００２３】上記実施形態のレベルシフト回路によれ
ば、例えば、上記第１導電型をＮチャネル型とし、上記
第２導電型をＰチャネル型として、第２の電源レベル＞
第１の電源レベル＞グランドレベルとした場合、低い電
圧が印加される上記第１の第１導電型ＭＯＳトランジス
タ,上記第１の第２導電型ＭＯＳトランジスタと,上記第
２の第１導電型ＭＯＳトランジスタおよび上記第３の第
１導電型ＭＯＳトランジスタのゲート酸化膜厚に比べ
て、高い電圧が印加される他のＭＯＳトランジスタのゲ
ート酸化膜厚を厚くすることによって、耐圧を容易に確
保できる。
【００２４】また、一実施形態のレベルシフト回路は、
上記第２の第１導電型ＭＯＳトランジスタのドレインに
ゲートが接続され、ソースがグランドに接続された出力
用第１導電型ＭＯＳトランジスタと、上記第２の第１導
電型ＭＯＳトランジスタと上記第２の第２導電型ＭＯＳ
トランジスタとの間でかつ上記第２の第１導電型ＭＯＳ
トランジスタのドレインを除く中間ノードにゲートが接
続され、ソースが上記第２の電源に接続され、ドレイン
が上記出力用第１導電型ＭＯＳトランジスタのドレイン
に接続された出力用第２導電型ＭＯＳトランジスタとを
備えたことを特徴とする。
【００２５】上記実施形態のレベルシフト回路によれ
ば、レベルシフトされた信号を上記出力用第１導電型Ｍ
ＯＳトランジスタと出力用第２導電型ＭＯＳトランジス
タによって確実に出力でき、少ないトランジスタ数で低
消費電力にできる。
【００２６】また、一実施形態のレベルシフト回路は、
上記第３の第１導電型ＭＯＳトランジスタのドレインに
ゲートが接続され、ソースがグランドに接続された出力
用第１導電型ＭＯＳトランジスタと、上記第３の第１導
電型ＭＯＳトランジスタと上記第３の第２導電型ＭＯＳ
トランジスタとの間でかつ上記第３の第１導電型ＭＯＳ
トランジスタのドレインを除く中間ノードにゲートが接
続され、ソースが上記第２の電源に接続され、ドレイン
が上記出力用第１導電型ＭＯＳトランジスタのドレイン
に接続された出力用第２導電型ＭＯＳトランジスタとを
備えたことを特徴とする。
【００２７】上記実施形態のレベルシフト回路によれ
ば、レベルシフトされた信号を上記出力用第１導電型Ｍ
ＯＳトランジスタと出力用第２導電型ＭＯＳトランジス
タによって確実に出力でき、少ないトランジスタ数で低
消費電力にできる。
【００２８】また、この発明のレベルシフト回路は、電
源とグランドとの間にコンプリメンタリ接続された第１
導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジ
スタとを有し、入力信号を反転して、その入力信号の振
幅よりも小さい振幅にレベルシフトされた信号を出力す
るインバータ回路を備え、上記インバータ回路の上記第
１導電型ＭＯＳトランジスタまたは上記第２導電型ＭＯ
Ｓトランジスタのいずれか一方は、オンした場合にチャ
ンネルが形成される半導体領域がゲートと電気的に接続
されたＭＯＳトランジスタであることを特徴としてい
る。
【００２９】上記構成のレベルシフト回路によれば、上
記オンした場合にチャンネルが形成される半導体領域が
ゲートと電気的に接続された動的にしきい値電圧が変化
するＭＯＳトランジスタを、上記第１の第１導電型ＭＯ
Ｓトランジスタまたは第１の第２導電型ＭＯＳトランジ
スタのいずれか一方に用いることによって、低電圧でも
駆動電流が大きくとれ、リーク電流を抑える。したがっ
て、低電圧で動作速度を低下させることなく低消費電力
にできるレベルシフト回路を実現できる。
【００３０】また、この発明のレベルシフト回路は、第
１の電源とグランドとの間にコンプリメンタリ接続され
た第１の第１導電型ＭＯＳトランジスタと第１の第２導
電型ＭＯＳトランジスタとを有し、入力信号を反転して
出力するインバータ回路と、上記入力信号がゲートに接
続され、ソースがグランドに接続された第２の第１導電
型ＭＯＳトランジスタと、上記インバータ回路の出力に
ゲートが接続され、ソースがグランドに接続された第３
の第１導電型ＭＯＳトランジスタと、上記第３の第１導
電型ＭＯＳトランジスタのドレインにゲートが接続さ
れ、ソースが上記第１の電源よりも電圧が低い第２の電
源に接続され、ドレインが上記第２の第１導電型ＭＯＳ
トランジスタのドレインに接続された第２の第２導電型
ＭＯＳトランジスタと、上記第２の第１導電型ＭＯＳト
ランジスタのドレインにゲートが接続され、ソースが上
記第２の電源に接続され、ドレインが上記第３の第１導
電型ＭＯＳトランジスタのドレインに接続された第３の
第２導電型ＭＯＳトランジスタとを備えたレベルシフト
回路において、上記第２,第３の第２導電型ＭＯＳトラ
ンジスタは、オンした場合にチャンネルが形成される半
導体領域がゲートと電気的に接続されたＭＯＳトランジ
スタであることを特徴としている。
【００３１】上記構成のレベルシフト回路によれば、例
えば、上記第１導電型をＮチャネル型とし、上記第２導
電型をＰチャネル型として、第１の電源レベル＞第２の
電源レベル＞グランドレベルとした場合、上記オンした
場合にチャンネルが形成される半導体領域がゲートと電
気的に接続された動的にしきい値電圧が変化するＭＯＳ
トランジスタを、上記第２,第３の第２導電型ＭＯＳト
ランジスタに用いることによって、低電圧でも駆動電流
が大きくとれ、リーク電流を抑えるので、低電圧で動作
速度を低下させることなく低消費電力にできるレベルシ
フト回路を実現できる。また、上記動的にしきい値電圧
が変化するＭＯＳトランジスタを用いることによって、
ゲート長,ゲート幅を大きくすることなく、ＭＯＳトラ
ンジスタのオン抵抗を小さくでき、従来よりも回路面積
を小さくできる。なお、上記第１導電型をＰチャネル型
とし、上記第２導電型をＮチャネル型として、第１の電
源レベル＜第２の電源レベル＜グランドレベルとしても
同様の作用,効果が得られる。
【００３２】また、一実施形態のレベルシフト回路は、
上記第２,第３の第２導電型ＭＯＳトランジスタのゲー
ト酸化膜厚が、他のＭＯＳトランジスタのゲート酸化膜
厚よりも厚いことを特徴とする。
【００３３】上記実施形態のレベルシフト回路によれ
ば、低い電圧が印加される上記第２,第３の第２導電型
ＭＯＳトランジスタのゲート酸化膜厚に比べて、高い電
圧が印加される他のＭＯＳトランジスタのゲート酸化膜
厚を厚くすることによって、耐圧を容易に確保できる。
【００３４】また、この発明の半導体装置は、上記いず
れか１つのレベルシフト回路を少なくとも１つを用いた
ことを特徴としている。
【００３５】上記構成の半導体装置によれば、上記レベ
ルシフト回路を内部が低電圧で動作する半導体装置(例
えばシステムＬＳＩ)に内蔵することによって、半導体
装置内部よりも高い電圧で外部とのインタフェースが可
能で、かつ、低電圧で動作速度を低下させることなく低
消費電力にできる信頼性の高い半導体装置を提供するこ
とができる。
【００３６】
【発明の実施の形態】以下、この発明のレベルシフト回
路および半導体装置を図示の実施の形態により詳細に説
明する。
【００３７】（第１実施形態）図１(a)はこの発明の第
１実施形態のレベルシフト回路の回路図を示している。
このレベルシフト回路は、図１(a)に示すように、入力
信号Ａがゲートに入力され、ソースがグランドＧＮＤに
接続された第１の第１導電型ＭＯＳトランジスタとして
のＮＭＯＳトランジスタＮＤＴ１と、上記ＮＭＯＳトラ
ンジスタＮＤＴ１のドレインにドレインが接続され、ゲ
ートに入力信号Ａが接続された第１の第２導電型ＭＯＳ
トランジスタとしてのＰＭＯＳトランジスタＰＤＴ１
と、上記入力信号Ａがゲートに接続され、ソースがグラ
ンドＧＮＤに接続された第２の第１導電型ＭＯＳトラン
ジスタとしてのＮＭＯＳトランジスタＮＤＴ２と、上記
ＮＭＯＳトランジスタＮＤＴ１のドレインにゲートが接
続され、ソースがグランドＧＮＤに接続された第３の第
１導電型ＭＯＳトランジスタとしてのＮＭＯＳトランジ
スタＮＤＴ３と、上記ＮＭＯＳトランジスタＮＤＴ３の
ドレイン(ノード２)にゲートが接続され、上記ＮＭＯＳ
トランジスタＮＤＴ２のドレイン(ノード１)にドレイン
が接続され、ソースが第２の電源としての電源ＶCCに接
続された第２の第２導電型ＭＯＳトランジスタとしての
ＰＭＯＳトランジスタＰ１と、上記ＮＭＯＳトランジス
タＮＤＴ２のドレイン(ノード１)にゲートが接続され、
ソースが電源ＶCCに接続され、上記ＮＭＯＳトランジス
タＮＤＴ３のドレイン(ノード２)にドレインが接続され
た第３の第２導電型ＭＯＳトランジスタとしてのＰＭＯ
ＳトランジスタＰ２とを備えている。上記ＮＭＯＳトラ
ンジスタＮＤＴ１,ＰＭＯＳトランジスタＰＤＴ１でイ
ンバータ回路ＩＶ１を構成しており、このインバータ回
路ＩＶ１は、ＰＭＯＳトランジスタＰＤＴ１のソースに
接続された第１の電源としての内部電源ＶDDにより動作
し、入力信号Ａを反転して出力する。
【００３８】また、上記インバータ回路ＩＶ１のＮＭＯ
ＳトランジスタＮＤＴ１,ＰＭＯＳトランジスタＰＤＴ
１およびＮＭＯＳトランジスタＮＤＴ２,ＮＤＴ３は、
オンした場合にチャンネルが形成される半導体領域がゲ
ートと電気的に接続されたＭＯＳトランジスタ(以下、
ＤＴＭＯＳトランジスタという(ＤＴＭＯＳ；DynamicTh
reshold voltage ＭＯＳ))である。また、上記ＰＭＯＳ
トランジスタＰ１,Ｐ２は、オンした場合にチャンネル
が形成される半導体領域に電源ＶCCを接続している。
【００３９】なお、図１(b)にゲート酸化膜厚の薄いＮ
ＤＴＭＯＳ(ＮチャネルＤＴＭＯＳ)すなわちＮＭＯＳト
ランジスタＮＤＴ１〜ＮＤＴ３の記号、図１(c)にゲー
ト酸化膜厚の薄いＰＤＴＭＯＳ(ＰチャネルＤＴＭＯＳ)
すなわちＰＭＯＳトランジスタＰＤＴ１の記号、図１
(c)にゲート酸化膜厚の薄いＰＭＯＳすなわちＰＭＯＳ
トランジスタＰ１,Ｐ２の記号を表している。
【００４０】この第１実施形態のレベルシフト回路と従
来のレベルシフト回路(図１０に示す)との違いは、ＮＭ
ＯＳトランジスタＮＤＴ１〜ＮＤＴ３は、オンした場合
にチャンネルが形成される半導体領域がゲートに接続さ
れている点(従来のレベルシフト回路(図１０に示す)で
はグランドＧＮＤに接続)と、ＰＭＯＳトランジスタＰ
ＤＴ１は、オンした場合にチャンネルが形成される半導
体領域がゲートと接続されている点(従来のレベルシフ
ト回路(図１０に示す)では内部電源ＶDDに接続)であ
る。
【００４１】次に、上記構成のレベルシフト回路を、内
部電源ＶDD＝０.５Ｖ、電源ＶCC＝２Ｖの条件で動作さ
せる場合について説明する。
【００４２】まず、グランドＧＮＤ(０Ｖ)と内部電源Ｖ
DDとの間の０.５Ｖの振幅の入力信号Ａは、インバータ
回路ＩＶ１により反転信号に変換される。
【００４３】上記入力信号ＡがＶDDレベルとすると、イ
ンバータ回路ＩＶ１の出力は、反転信号に変換されてＧ
ＮＤレベルになる。したがって、入力信号Ａがゲートに
接続されているＮＭＯＳトランジスタＮＤＴ２はオン
し、インバータ回路ＩＶ１の出力がゲートに接続されて
いるＮＭＯＳトランジスタＮＤＴ３はオフする。上記Ｎ
ＭＯＳトランジスタＮＤＴ２はオンしているため、ノー
ド１にはＧＮＤレベルが導出される。このとき、まだ寄
生容量の影響でノード２がＧＮＤレベルでＰＭＯＳトラ
ンジスタＰ１がオンしていたとしても、ＮＭＯＳトラン
ジスタＮＤＴ２のオン抵抗をＲN1、ＰＭＯＳトランジス
タＰ１のオン抵抗をＲP1、ＰＭＯＳトランジスタＰ２の
しきい値電圧をＶthpとすると、 |Ｖthp| ＜ ＶCC×ＲP1／(ＲN1＋ＲP1) ……… (式１) を満足するように、しきい値電圧Ｖthpを設定している
ため、ＰＭＯＳトランジスタＰ２はオンし、ノード２に
電源ＶCCが導出されて、ＰＭＯＳトランジスタＰ１はオ
フする。
【００４４】次に、入力信号ＡがＧＮＤレベルになる
と、インバータ回路ＩＶ１の出力はＶDDレベルになる。
したがって、入力信号Ａがゲートに接続されているＮＭ
ＯＳトランジスタＮＤＴ２はオフし、インバータ回路Ｉ
Ｖ１の出力がゲートに接続されているＮＭＯＳトランジ
スタＮＤＴ３はオンする。上記ＮＭＯＳトランジスタＮ
ＤＴ３はオンしているため、ノード２にＧＮＤレベルが
導出される。このとき、まだ寄生容量の影響でノード１
がＧＮＤレベルでＰＭＯＳトランジスタＰ２がオンして
いたとしても、ＮＭＯＳトランジスタＮＤＴ３のオン抵
抗をＲN2、ＰＭＯＳトランジスタＰ２のオン抵抗をＲP
2,ＰＭＯＳトランジスタＰ１のしきい値電圧をＶthpと
すると、 |Ｖthp| ＜ ＶCC×ＲP2／(ＲN2＋ＲP2) ……… (式２) を満足するように、しきい値電圧Ｖthpを設定している
ため、ＰＭＯＳトランジスタＰ１はオンし、ノード１に
は電源ＶCCが導出されて、ＰＭＯＳトランジスタＰ２は
オフする。このようにして、入力信号がそのまま同相で
２Ｖの振幅にレベルシフトされて、出力信号Ｙをノード
２より出力する一方、ノード１では、入力信号の反転信
号として２Ｖの振幅にレベルシフトされた信号となる。
【００４５】上記ＤＴＭＯＳ(ＮＤＴ１,２,３およびＰ
ＤＴ１)は、オンした場合にチャンネルが形成される半
導体領域とゲートとを電気的に接続しているため、オン
した場合、しきい値電圧Ｖthが下がる一方、オフした場
合、しきい値電圧Ｖthが高くなる。したがって、上記レ
ベルシフト回路は、低電圧でもオン時の駆動電流を大き
くできると共に、オフ時のリーク電流を抑えることがで
き、低電圧で動作速度を低下させることなく低消費電力
にできるレベルシフト回路を実現できる。また、上記動
的にしきい値電圧が変化するＤＴＭＯＳトランジスタを
用いることによって、ゲート長,ゲート幅を大きくする
ことなく、ＭＯＳトランジスタのオン抵抗を小さくで
き、従来よりも回路面積を小さくできる。
【００４６】（第２実施形態）図２(a)はこの発明の第
２実施形態のレベルシフト回路の回路図を示しており、
ＮＭＯＳトランジスタＮＤＴ１２,ＮＤＴ１３およびＰ
ＭＯＳトランジスタＰ１１,Ｐ１２のゲート酸化膜厚を
除いて第１実施形態の図１に示すレベルシフト回路と同
一の構成をしている。
【００４７】例えば、第１の電源としての内部電源ＶDD
＝０.５Ｖで内部論理回路を動作させるためには、ゲー
ト酸化膜厚はできるだけ薄いほうが望ましい。しかしな
がら、微細加工技術により内部電源ＶDD＝０.５Ｖで動
作するＭＯＳトランジスタのゲート酸化膜厚を３〜５ｎ
ｍ程度に薄くすると、同じゲート酸化膜厚で３.３Ｖ動
作させることは、ＭＯＳトランジスタの耐圧の面で難し
くなる。
【００４８】したがって、図２に示すレベルシフト回路
では、内部電源ＶDD＝０.５Ｖで動作するインバータ回
路ＩＶ１のＮＭＯＳトランジスタＮＤＴ１,ＰＭＯＳト
ランジスタＰＤＴ１のゲート酸化膜厚を３ｎｍ程度に
し、それ以外のＮＭＯＳトランジスタＮＤＴ１２,ＮＤ
Ｔ１３およびＰＭＯＳトランジスタＰ１１,Ｐ１２のゲ
ート酸化膜厚を７ｎｍ程度に厚くし、３.３Ｖに耐えら
れるようにする。したがって、このレベルシフト回路で
は、耐圧を容易に確保することができる。
【００４９】なお、図２(b)にゲート酸化膜厚の厚いＮ
ＤＴＭＯＳ(ＮＤＴ１２,ＮＤＴ１３)の記号、図２(c)に
ゲート酸化膜厚の薄いＮＤＴＭＯＳ(ＮＤＴ１)の記号、
図２(d)にゲート酸化膜厚の薄いＰＤＴＭＯＳ(ＰＤＴ
１)の記号、図２(e)にゲート酸化膜厚の厚いＰＭＯＳ
(Ｐ１,Ｐ２)の記号を表している。
【００５０】上記レベルシフト回路について、内部電源
ＶDD＝０.５Ｖ、電源ＶCC＝３.３Ｖにおける動作は、第
１実施形態と同じである。この第２実施形態のレベルシ
フト回路でも、第１実施例のレベルシフト回路と同様
に、ＤＴＭＯＳトランジスタはオン抵抗が小さく、駆動
電流を大きくできると共に、オフ時のリーク電流が少な
いため、低電圧で動作速度を低下させることなく低消費
電力にできるレベルシフト回路を実現できる。
【００５１】なお、上記第２実施形態の図２に示すレベ
ルシフト回路では、第１実施形態のレベルシフト回路に
比べて、高い電圧(ＶCC)までレベルシフトできるが、ゲ
ート酸化膜厚は３ｎｍ程度で０.５ＶでオンするＮＭＯ
ＳトランジスタＮＤＴ１１,ＰＭＯＳトランジスタＰＤ
Ｔ１１のしきい値電圧を決めるための不純物イオン注入
量と、ゲート酸化膜厚は７ｎｍ程度で０.５Ｖでオンす
るＮＭＯＳトランジスタＮＤＴ１２,ＮＤＴ１３のしき
い値電圧を決めるための不純物イオン注入量とは異なる
ため、イオン注入工程が増大し、ＭＯＳトランジスタの
形成が複雑になる。
【００５２】（第３実施形態）次に、上記ＭＯＳトラン
ジスタの形成が複雑になる点について改良した第３実施
形態のレベルシフト回路について説明する。
【００５３】図３(a)はこの発明の第３実施形態のレベ
ルシフト回路の回路図を示している。このレベルシフト
回路は、図３(a)に示すように、入力信号Ａがゲートに
入力され、ソースがグランドＧＮＤに接続された第１の
第１導電型ＭＯＳトランジスタとしてのＮＭＯＳトラン
ジスタＮＤＴ１と、上記ＮＭＯＳトランジスタＮＤＴ１
のドレインにドレインが接続され、ゲートに入力信号Ａ
が接続された第１の第２導電型ＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＰＤＴ１と、上記入力信号Ａ
がゲートに接続され、ソースがグランドＧＮＤに接続さ
れた第２の第１導電型ＭＯＳトランジスタとしてのＮＭ
ＯＳトランジスタＮＤＴ２と、上記ＮＭＯＳトランジス
タＮＤＴ１のドレインにゲートが接続され、ソースがグ
ランドＧＮＤに接続された第３の第１導電型ＭＯＳトラ
ンジスタとしてのＮＭＯＳトランジスタＮＤＴ３とを備
えている。上記ＮＭＯＳトランジスタＮＤＴ１,ＰＭＯ
ＳトランジスタＰＤＴ１でインバータ回路ＩＶ１を構成
しており、このインバータ回路ＩＶ１は、ＰＭＯＳトラ
ンジスタＰＤＴ１のソースに接続された第１の電源とし
ての内部電源ＶDDにより動作し、入力信号Ａを反転して
出力する。上記インバータ回路ＩＶ１のＮＭＯＳトラン
ジスタＮＤＴ１,ＰＭＯＳトランジスタＰＤＴ１および
ＮＭＯＳトランジスタＮＤＴ２,ＮＤＴ３は、オンした
場合にチャンネルが形成される半導体領域がゲートと電
気的に接続されたＤＴＭＯＳトランジスタである。
【００５４】また、上記レベルシフト回路は、ソースに
第２の電源としての電源ＶCCが接続されたＰＭＯＳトラ
ンジスタ第２の第２導電型ＭＯＳトランジスタとしての
Ｐ３１と、上記ＰＭＯＳトランジスタＰ３１のドレイン
(ノード３１)にソースが接続され、ドレインが上記ＮＭ
ＯＳトランジスタＮＤＴ２のドレイン(ノード３２)に接
続されたＰＭＯＳトランジスタ第４の第２導電型ＭＯＳ
トランジスタとしてのＰ３２と、上記ＰＭＯＳトランジ
スタＰ３１のドレイン(ノード３１)にゲートが接続さ
れ、ソースに電源ＶCCが接続され、ドレインが上記ＰＭ
ＯＳトランジスタＰ３１のゲートに接続された第３の第
２導電型ＭＯＳトランジスタとしてのＰＭＯＳトランジ
スタＰ３３と、上記ＰＭＯＳトランジスタＰ３３のドレ
イン(ノード３３)にソースが接続され、ドレインが上記
ＮＭＯＳトランジスタＮＤＴ３のドレイン(ノード３４)
に接続された第５の第２導電型ＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＰ３４とを備えている。上記
ＰＭＯＳトランジスタＰ３１〜Ｐ３４は、オンした場合
にチャンネルが形成される半導体領域に電源ＶCCを接続
している。さらに、上記ＰＭＯＳトランジスタＰ３２の
ゲートとドレインとを接続すると共に、ＰＭＯＳトラン
ジスタＰ３４のゲートとドレインとを接続している。
【００５５】また、上記レベルシフト回路は、上記ＮＭ
ＯＳトランジスタＮＤＴ３のドレイン(ノード３４)にゲ
ートが接続され、ソースがグランドＧＮＤに接続された
ＮＭＯＳトランジスタＮ３１と、上記ＮＭＯＳトランジ
スタＮＤＴ２のドレイン(ノード３２)にゲートが接続さ
れ、ソースがグランドＧＮＤに接続されたＮＭＯＳトラ
ンジスタＮ３２と、上記ＮＭＯＳトランジスタＮ３１の
ドレイン(ノード３５)にドレインが接続され、ソースが
電源ＶCCに接続されたＰＭＯＳトランジスタＰ３５と、
上記ＮＭＯＳトランジスタＮ３２のドレイン(ノード３
６)にドレインが接続され、ソースが電源ＶCCに接続さ
れたＰＭＯＳトランジスタＰ３６とを備えている。上記
ＰＭＯＳトランジスタＰ３５のゲートにＮＭＯＳトラン
ジスタＮ３２のドレイン(ノード３６)を接続すると共
に、ＰＭＯＳトランジスタＰ３６のゲートにＮＭＯＳト
ランジスタＮ３１のドレイン(ノード３５)を接続してい
る。上記ＰＭＯＳトランジスタＰ３５,Ｐ３６は、オン
した場合にチャンネルが形成される半導体領域に電源Ｖ
CCを接続すると共に、上記ＮＭＯＳトランジスタＮ３
１,Ｎ３２は、オンした場合にチャンネルが形成される
半導体領域にグランドＧＮＤを接続している。
【００５６】なお、図３(b)にゲート酸化膜厚の薄いＮ
ＤＴＭＯＳ(ＮＤＴ１〜ＮＤＴ３)の記号、図３(c)にゲ
ート酸化膜厚の薄いＰＤＴＭＯＳ(ＰＤＴ１)の記号、図
３(d)にゲート酸化膜厚の厚いＮＭＯＳ(Ｎ３１,Ｎ３２)
の記号、図３(e)にゲート酸化膜厚の厚いＰＭＯＳ(Ｐ３
１〜Ｐ３６)の記号を表している。
【００５７】上記構成のレベルシフト回路において、入
力信号ＡがＧＮＤレベルで、ＮＭＯＳトランジスタＮＤ
Ｔ２がオフし、ＮＭＯＳトランジスタＮＤＴ３がオンし
た場合、ノード３４にＧＮＤレベルが導出され、ＰＭＯ
ＳトランジスタＰ３４のしきい値電圧をＶthpとする
と、ＰＭＯＳトランジスタＰ３４はオンし、ノード３３
は電源ＶCCレベルから(０−Ｖthp)になる。すなわち、
ＧＮＤレベルより|Ｖthp|だけ高い電圧に落ち着く。そ
して、 ＶCC−|Ｖthp| ＞ |Ｖthp| ……… (式３) の条件を満たすように、しきい値電圧Ｖthpを設定して
いるので、ノード３３がゲートに接続されているＰＭＯ
ＳトランジスタＰ３１はオンし、ノード３１に電源ＶCC
レベルが導出される。そうすると、寄生容量効果でＧＮ
Ｄレベルを保持していたノード３２は、ＰＭＯＳトラン
ジスタＰ３２のしきい値電圧だけ降下した(ＶCC−|Ｖth
p|)に落ち着く。
【００５８】一方、入力信号ＡがＶDDレベルで、ＮＭＯ
ＳトランジスタＮＤＴ２がオンし、ＮＭＯＳトランジス
タＮＤＴ３がオフした場合、ノード３２にはＧＮＤレベ
ルが導出され、ＰＭＯＳトランジスタＰ３２のしきい値
電圧をＶthpとすると、ＰＭＯＳトランジスタＰ３２は
オンし、ノード３１はＧＮＤレベルより|Ｖthp|だけ高
い電圧に落ち着く。
【００５９】(式３)の条件を満たすように、しきい値電
圧Ｖthpを設定しているので、ノード３１がゲートに接
続されているＰＭＯＳトランジスタＰ３３はオンし、ノ
ード３３に電源ＶCCレベルが導出される。そうすると、
寄生容量効果でＧＮＤレベルを保持していたノード３４
は(ＶCC−|Ｖthp|)に落ち着く。
【００６０】上記ＮＭＯＳトランジスタＮ３１,ＮＭＯ
ＳトランジスタＮ３２のしきい値電圧をＶthn１とする
と、 (ＶCC−|Ｖthp|) ＞ Ｖthn１ ……… (式４) を満足するように、しきい値電圧Ｖthn１,Ｖthpを設定
しているので、従来のレベルシフト回路と同様に動作
し、ノード３６は入力信号Ａと同相であって、ＧＮＤレ
ベル 〜 ＶCCレベルの振幅にレベルシフトされた出力
信号Ｙを出力し、ノード３５は入力信号Ａの反転信号と
してグランドＧＮＤ〜ＶCCの振幅にレベルシフトされた
信号を出力する。
【００６１】この第３実施形態では、ノード３２,ノー
ド３４には、 ＧＮＤレベル 〜 (ＶCC−|Ｖthp|)レベル までの電圧しか印加されないので、例えばＶthp＝−１.
０Ｖとすると、 ＶCC−|Ｖthp| ＝ ２.３Ｖ となり、０.５Ｖで動作するＭＯＳトランジスタのゲー
ト酸化膜厚が５ｎｍ程度なら、ＮＭＯＳトランジスタＮ
ＤＴ２,ＮＤＴ３の耐圧は良好となる。
【００６２】上記レベルシフト回路によれば、低い電圧
がゲートに印加される上記第２,第３のＮＭＯＳトラン
ジスタＮＤＴ２,ＮＤＴ３のドレインに高い電圧が印加
されないように、ゲートとドレインが接続されたＰＭＯ
ＳトランジスタＰ３２,Ｐ３４を挿入することによっ
て、耐圧を容易に確保でき、信頼性を向上できる。
【００６３】（第４実施形態）図４はこの発明の第４実
施形態のレベルシフト回路の回路図を示している。この
レベルシフト回路は、図４に示すように、入力信号Ａが
ゲートに入力され、ソースがグランドＧＮＤに接続され
た第１の第１導電型ＭＯＳトランジスタとしてのＮＭＯ
ＳトランジスタＮＤＴ１と、上記ＮＭＯＳトランジスタ
ＮＤＴ１のドレインにドレインが接続され、ゲートに入
力信号Ａが接続された第１の第２導電型ＭＯＳトランジ
スタとしてのＰＭＯＳトランジスタＰＤＴ１と、上記入
力信号Ａがゲートに接続され、ソースがグランドＧＮＤ
に接続された第２の第１導電型ＭＯＳトランジスタとし
てのＮＭＯＳトランジスタＮＤＴ２と、上記ＮＭＯＳト
ランジスタＮＤＴ１のドレインにゲートが接続され、ソ
ースがグランドＧＮＤに接続された第３の第１導電型Ｍ
ＯＳトランジスタとしてのＮＭＯＳトランジスタＮＤＴ
３とを備えている。上記ＮＭＯＳトランジスタＮＤＴ
１,ＰＭＯＳトランジスタＰＤＴ１でインバータ回路Ｉ
Ｖ１を構成しており、このインバータ回路ＩＶ１は、Ｐ
ＭＯＳトランジスタＰＤＴ１のソースに接続された第１
の電源としての内部電源ＶDDにより動作し、入力信号Ａ
を反転して出力する。上記インバータ回路ＩＶ１のＮＭ
ＯＳトランジスタＮＤＴ１,ＰＭＯＳトランジスタＰＤ
Ｔ１およびＮＭＯＳトランジスタＮＤＴ２,ＮＤＴ３
は、オンした場合にチャンネルが形成される半導体領域
がゲートと電気的に接続されたＤＴＭＯＳトランジスタ
である。
【００６４】また、上記レベルシフト回路は、ソースに
第２の電源としての電源ＶCCが接続された第２の第２導
電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ
Ｐ４１と、上記ＰＭＯＳトランジスタＰ４１のドレイン
(ノード４１)にソースが接続され、ゲートとドレインと
が接続されたＰＭＯＳトランジスタＰ４２と、上記ＰＭ
ＯＳトランジスタＰ４２のドレイン(ノード４２)にソー
スが接続され、ゲートとドレインとが上記ＮＭＯＳトラ
ンジスタＮＤＴ２のドレイン(ノード４３)に接続された
ＰＭＯＳトランジスタＰ４３と、上記ＰＭＯＳトランジ
スタＰ４１のドレイン(ノード４１)にゲートが接続さ
れ、ソースに電源ＶCCが接続された第３の第２導電型Ｍ
ＯＳトランジスタとしてのＰＭＯＳトランジスタＰ４４
と、上記ＰＭＯＳトランジスタＰ４４のドレイン(ノー
ド４４)にソースが接続され、ゲートとドレインとが接
続されたＰＭＯＳトランジスタＰ４５と、上記ＰＭＯＳ
トランジスタＰ４５のドレイン(ノード４５)にソースが
接続され、ゲートとドレインとが上記ＮＭＯＳトランジ
スタＮＤＴ３のドレイン(ノード４６)に接続されたＰＭ
ＯＳトランジスタＰ４６とを備えており、ＰＭＯＳトラ
ンジスタＰ４１のゲートにはノード４４が接続されてい
る。上記ＰＭＯＳトランジスタＰ４１〜Ｐ４６は、オン
した場合にチャンネルが形成される半導体領域に電源Ｖ
CCを接続している。上記ＭＯＳトランジスタＰ４２,Ｐ
４３は第４の第２導電型ＭＯＳトランジスタであり、上
記ＭＯＳトランジスタＰ４５,Ｐ４６は第５の第２導電
型ＭＯＳトランジスタである。
【００６５】また、上記レベルシフト回路は、上記ＮＭ
ＯＳトランジスタＮＤＴ３のドレイン(ノード４６)にゲ
ートが接続され、ソースがグランドＧＮＤに接続された
ＮＭＯＳトランジスタＮ４１と、上記ＮＭＯＳトランジ
スタＮＤＴ２のドレイン(ノード４３)にゲートが接続さ
れ、ソースがグランドＧＮＤに接続されたＮＭＯＳトラ
ンジスタＮ４２と、上記ＮＭＯＳトランジスタＮ４１の
ドレイン(ノード４７)にドレインが接続され、ソースが
電源ＶCCに接続されたＰＭＯＳトランジスタＰ４７と、
上記ＮＭＯＳトランジスタＮ４２のドレイン(ノード４
８)にドレインが接続され、ソースが電源ＶCCに接続さ
れたＰＭＯＳトランジスタＰ４８とを備えている。上記
ＰＭＯＳトランジスタＰ４７のゲートにＮＭＯＳトラン
ジスタＮ４２のドレイン(ノード４８)を接続すると共
に、ＰＭＯＳトランジスタＰ４８のゲートにＮＭＯＳト
ランジスタＮ４１のドレイン(ノード４７)を接続してい
る。上記ＰＭＯＳトランジスタＰ４７,Ｐ４８は、オン
した場合にチャンネルが形成される半導体領域に電源Ｖ
CCを接続すると共に、上記ＮＭＯＳトランジスタＮ４
１,Ｎ４２は、オンした場合にチャンネルが形成される
半導体領域にグランドＧＮＤを接続している。
【００６６】この第４実施形態のレベルシフト回路は、
０.５Ｖ動作のＭＯＳトランジスタのゲート酸化膜厚が
３ｎｍ程度と薄い場合に対応している。図４では、第３
実施形態の図３に示すＰＭＯＳトランジスタＰ３２の代
わりに、ＰＭＯＳトランジスタＰ４２,ＰＭＯＳトラン
ジスタＰ４３を２段直列に接続すると共に、図３に示す
ＰＭＯＳトランジスタＰ３４の代わりに、ＰＭＯＳトラ
ンジスタＰ４５,ＰＭＯＳトランジスタＰ４６を２段直
列に接続した例である。
【００６７】上記ＰＭＯＳトランジスタＰ４２,Ｐ４３
は、ＰＭＯＳトランジスタＰ３２と同様にそれぞれゲー
トとドレインとを接続すると共に、ＰＭＯＳトランジス
タＰ４５,Ｐ４６は、ＰＭＯＳトランジスタＰ３４と同
様にそれぞれゲートとドレインを接続することによっ
て、ノード４３,ノード４６には、ＶCC−２×|Ｖthp|の
電圧しか印加されず、図３に示すレベルシフト回路の構
成よりも耐圧の低い(すなわちゲート酸化膜厚の薄い)Ｍ
ＯＳトランジスタを採用しても耐圧が良好となる。例え
ば、しきい値電圧Ｖthpを−１.０Ｖよりも小さいしきい
値電圧Ｖthp(例えば−０.５Ｖ程度)にしたい場合は、さ
らにＰＭＯＳトランジスタＰ４２,Ｐ４３およびＰＭＯ
ＳトランジスタＰ４５,Ｐ４６に相当するＰＭＯＳダイ
オードの段数を多くすることにより対応可能である。
【００６８】上記レベルシフト回路によれば、低い電圧
がゲートに印加される上記第２,第３のＮＭＯＳトラン
ジスタＮＤＴ２,ＮＤＴ３のドレインに高い電圧が印加
されないように、ゲートとドレインが夫々接続された複
数のＰＭＯＳトランジスタＰ４２,Ｐ４３およびＰ４５,
Ｐ４６を挿入することによって、耐圧を容易に確保でき
る。
【００６９】ただし、ＰＭＯＳダイオードの段数をあま
り多くすると、ＰＭＯＳトランジスタＰ４１,ＰＭＯＳ
トランジスタＰ４４のドレイン電圧は、 ＶCCレベル 〜 (ｎ×|Ｖthp|＋α)レベル となり(α：ｎ個のＰＭＯＳトランジスタのバックゲー
ト効果によるしきい値電圧の増分)、 Ｖgs ＝ (ｎ×|Ｖthp|＋α)−ＶCC ……… (式５) が小さくなるため、レベル変換の遅延が大きくなる。
【００７０】（第５実施形態）次に、上記レベル変換の
遅延について改良した第５実施形態のレベルシフト回路
について説明する。
【００７１】図５はこの発明の第５実施形態のレベルシ
フト回路の回路図を示している。このレベルシフト回路
は、図５に示すように、入力信号Ａがゲートに入力さ
れ、ソースがグランドＧＮＤに接続された第１の第１導
電型ＭＯＳトランジスタとしてのＮＭＯＳトランジスタ
ＮＤＴ１と、上記ＮＭＯＳトランジスタＮＤＴ１のドレ
インにドレインが接続され、ゲートに入力信号Ａが接続
された第１の第２導電型ＭＯＳトランジスタとしてのＰ
ＭＯＳトランジスタＰＤＴ１と、上記入力信号Ａがゲー
トに接続され、ソースがグランドＧＮＤに接続された第
２の第１導電型ＭＯＳトランジスタとしてのＮＭＯＳト
ランジスタＮＤＴ２と、上記ＮＭＯＳトランジスタＮＤ
Ｔ１のドレインにゲートが接続され、ソースがグランド
ＧＮＤに接続された第３の第１導電型ＭＯＳトランジス
タとしてのＮＭＯＳトランジスタＮＤＴ３とを備えてい
る。上記ＮＭＯＳトランジスタＮＤＴ１,ＰＭＯＳトラ
ンジスタＰＤＴ１でインバータ回路ＩＶ１を構成してお
り、このインバータ回路ＩＶ１は、ＰＭＯＳトランジス
タＰＤＴ１のソースに接続された第１の電源としての内
部電源ＶDDにより動作し、入力信号Ａを反転して出力す
る。上記インバータ回路ＩＶ１のＮＭＯＳトランジスタ
ＮＤＴ１,ＰＭＯＳトランジスタＰＤＴ１およびＮＭＯ
ＳトランジスタＮＤＴ２,ＮＤＴ３は、オンした場合に
チャンネルが形成される半導体領域がゲートと電気的に
接続されたＤＴＭＯＳトランジスタである。
【００７２】また、上記レベルシフト回路は、ソースに
第２の電源としての電源ＶCCが接続された第２の第２導
電型ＭＯＳトランジスタとしてのＰＭＯＳトランジスタ
Ｐ５１と、上記ＰＭＯＳトランジスタＰ５１のドレイン
(ノード５１)にソースが接続されたＰＭＯＳトランジス
タＰ５２と、上記ＰＭＯＳトランジスタＰ５２のドレイ
ン(ノード５２)にソースが接続されたＰＭＯＳトランジ
スタＰ５３と、上記ＰＭＯＳトランジスタＰ５３のドレ
イン(ノード５３)にソースが接続され、ドレインが上記
ＮＭＯＳトランジスタＮＤＴ２のドレイン(ノード５４)
に接続されたＰＭＯＳトランジスタＰ５４と、上記ＰＭ
ＯＳトランジスタＰ５２のゲートにゲートが接続され、
ソースに電源ＶCCが接続された第３の第２導電型ＭＯＳ
トランジスタとしてのＰＭＯＳトランジスタＰ５５と、
上記ＰＭＯＳトランジスタＰ５５のドレイン(ノード５
５)にソースが接続され、ゲートとドレインとが上記Ｐ
ＭＯＳトランジスタＰ５１のゲートに接続されたＰＭＯ
ＳトランジスタＰ５６と、上記ＰＭＯＳトランジスタＰ
５６のドレイン(ノード５６)にソースが接続されたＰＭ
ＯＳトランジスタＰ５７と、上記ＰＭＯＳトランジスタ
Ｐ５７のドレイン(ノード５７)にソースが接続され、ド
レインが上記ＮＭＯＳトランジスタＮＤＴ３のドレイン
(ノード５８)に接続されたＰＭＯＳトランジスタＰ５８
とを備えている。上記ＰＭＯＳトランジスタＰ５１〜Ｐ
５８は、オンした場合にチャネルが形成される半導体領
域に電源ＶCCを接続している。上記ＰＭＯＳトランジス
タＰ５２〜Ｐ５４は第４の第２導電型ＭＯＳトランジス
タであり、上記ＰＭＯＳトランジスタＰ５６〜Ｐ５８は
第５の第２導電型ＭＯＳトランジスタである。上記ＰＭ
ＯＳトランジスタＰ５２〜Ｐ５４およびＰ５６〜Ｐ５８
は、ゲートとドレインとを夫々接続している。
【００７３】さらに、上記ＮＭＯＳトランジスタＮＤＴ
２のドレイン(ノード５４)にゲートが接続され、ソース
がグランドＧＮＤに接続されたＮＭＯＳトランジスタＮ
５１と、上記ＮＭＯＳトランジスタＮ５１のドレイン
(ノード５９)にドレインが接続され、上記ＰＭＯＳトラ
ンジスタＰ５１のドレイン(ノード５１)にゲートが接続
されたＰＭＯＳトランジスタＰ５９とを備えている。上
記ＰＭＯＳトランジスタＰ５９は、ソースに電源ＶCCを
接続すると共に、オンした場合にチャネルが形成される
半導体領域に電源ＶCCを接続している。また、上記ＮＭ
ＯＳトランジスタＮ５１は、オンした場合にチャネルが
形成される半導体領域にグランドＧＮＤを接続してい
る。
【００７４】図５に示すように、ＰＭＯＳトランジスタ
Ｐ５１のゲートにＰＭＯＳトランジスタＰ５６のドレイ
ン(ノード５６)を接続し、ＰＭＯＳトランジスタＰ５５
のゲートにＰＭＯＳトランジスタＰ５２のドレイン(ノ
ード５２)を接続することによって、ＰＭＯＳトランジ
スタＰ５１,Ｐ５５を確実にオンオフさせることが可能
となり、安定動作する信頼性の高いレベルシフト回路を
提供できる。
【００７５】また、この第５実施形態の図５に示すレベ
ルシフト回路は、図４に示すレベルシフト回路のうち、
ＮＭＯＳトランジスタＮ４１,Ｎ４２,ＰＭＯＳトランジ
スタＰ４７,Ｐ４８で構成されている回路を、ＮＭＯＳ
トランジスタＮ５１とＰＭＯＳトランジスタＰ５９とで
置き換えたもので、トランジスタ数の少ないレベルシフ
ト回路を提供する。
【００７６】このレベルシフト回路では、ＮＭＯＳトラ
ンジスタＮ５１のゲート電圧は、 ＧＮＤレベル 〜 (ＶCC−ｎ×|Ｖthp|−α１)レベル となり(α１：ｎ個のＰＭＯＳトランジスタのバックゲ
ート効果によるしきい値電圧の増分)、ＰＭＯＳトラン
ジスタＰ５９のゲート電圧は、 ＶCCレベル 〜(ｎ×|Ｖthp|−α１)レベル となる。このため、ＮＭＯＳトランジスタＮ５１のしき
い値電圧をＶthn１とすると、 (ＶCC−ｎ×|Ｖthp|−α１) ＞ Ｖthn1 …………… (式６) (ＶCC−ｎ×|Ｖthp|−α１) ＞ |Ｖthp| ………… (式７) を満足するように、しきい値電圧Ｖthn１,Ｖthpを設定
すれば、少ないトランジスタ数で低消費電力なレベルシ
フト回路が実現できる。
【００７７】（第６実施形態）図６はこの発明の第６実
施形態のレベルシフト回路の回路図を示している。この
レベルシフト回路は、出力回路を除いて第３実施形態の
図３に示すレベルシフト回路と同一の構成をしており、
同一構成部は同一参照番号を付して説明を省略する。
【００７８】上記レベルシフト回路は、図６に示すよう
に、ＰＭＯＳトランジスタＰ３１のドレイン(ノード３
１)にＰＭＯＳトランジスタＰ６１のゲートを接続し、
ＰＭＯＳトランジスタＰ６１のソースに電源ＶCCを接続
している。また、上記ＰＭＯＳトランジスタＰ６１は、
オンした場合にチャネルが形成される半導体領域に電源
ＶCCを接続している。また、ＮＭＯＳトランジスタＮＤ
Ｔ２のドレイン(ノード３２)にＮＭＯＳトランジスタＮ
６１のゲートを接続し、ＮＭＯＳトランジスタＮ６１の
ドレイン(ノード６１)にＰＭＯＳトランジスタＰ６１の
ドレインを接続している。上記ＮＭＯＳトランジスタＮ
６１のソースにグランドＧＮＤを接続すると共に、ＮＭ
ＯＳトランジスタＮ６１は、オンした場合にチャネルが
形成される半導体領域をグランドＧＮＤを接続してい
る。
【００７９】このレベルシフト回路では、ＮＭＯＳトラ
ンジスタＮ６１のゲート電圧は、 ＧＮＤレベル 〜 (ＶCC−|Ｖthp|)レベル となり、ＰＭＯＳトランジスタＰ６１のゲート電圧は、 ＶCCレベル 〜 |Ｖthp|レベル となるため、ＮＭＯＳトランジスタＮ６１のしきい値電
圧をＶthn１とすると、 (ＶCC−|Ｖthp|) ＞ Ｖthn１ ……… (式８) (ＶCC−|Ｖthp|) ＞ |Ｖthp| ………… (式９) を満足するように、しきい値電圧Ｖthn１,Ｖthpを設定
すれば、少ないトランジスタ数で低消費電力なレベルシ
フト回路が実現できる。
【００８０】（第７実施形態）図７はこの発明の第７実
施形態のレベルシフト回路の回路例である。この第７実
施形態の図７は図３のＰＭＯＳトランジスタＰ３２,Ｐ
３４の代わりにＰＮ接合ダイオードを採用したレベルシ
フト回路例である。
【００８１】図７に示すように、入力信号Ａがゲートに
入力され、ソースがグランドＧＮＤに接続された第１の
第１導電型ＭＯＳトランジスタとしてのＮＭＯＳトラン
ジスタＮＤＴ１と、上記ＮＭＯＳトランジスタＮＤＴ１
のドレインにドレインが接続され、ゲートに入力信号Ａ
が接続された第１の第２導電型ＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＰＤＴ１と、上記入力信号Ａ
がゲートに接続され、ソースがグランドＧＮＤに接続さ
れた第２の第１導電型ＭＯＳトランジスタとしてのＮＭ
ＯＳトランジスタＮＤＴ２と、上記ＮＭＯＳトランジス
タＮＤＴ１のドレインにゲートが接続され、ソースがグ
ランドＧＮＤに接続された第３の第１導電型ＭＯＳトラ
ンジスタとしてのＮＭＯＳトランジスタＮＤＴ３とを備
えている。上記ＮＭＯＳトランジスタＮＤＴ１,ＰＭＯ
ＳトランジスタＰＤＴ１でインバータ回路ＩＶ１を構成
しており、このインバータ回路ＩＶ１は、ＰＭＯＳトラ
ンジスタＰＤＴ１のソースに接続された第１の電源とし
ての内部電源ＶDDにより動作し、入力信号Ａを反転して
出力する。上記インバータ回路ＩＶ１のＮＭＯＳトラン
ジスタＮＤＴ１,ＰＭＯＳトランジスタＰＤＴ１および
ＮＭＯＳトランジスタＮＤＴ２,ＮＤＴ３は、オンした
場合にチャンネルが形成される半導体領域がゲートと電
気的に接続されたＤＴＭＯＳトランジスタである。
【００８２】また、上記レベルシフト回路は、ゲートが
上記ＮＭＯＳトランジスタＮＤＴ３のドレイン(ノード
７２)に接続され、ドレインが上記ＮＭＯＳトランジス
タＮＤＴ２のドレイン(ノード７１)に接続された第２の
第２導電型ＭＯＳトランジスタとしてのＰＭＯＳトラン
ジスタＰ７１と、上記ＰＭＯＳトランジスタＰ７１のド
レイン(ノード７１)にゲートが接続され、ドレインがＮ
ＭＯＳトランジスタＮＤＴ３のドレイン(ノード７２)に
接続された第３の第２導電型ＭＯＳトランジスタとして
のＰＭＯＳトランジスタＰ７２と、上記ＰＭＯＳトラン
ジスタＰ７１のソースと第２の電源としての電源ＶCCと
の間に、アノード側を電源ＶCC側にかつカソード側をＰ
ＭＯＳトランジスタＰ７１のソース側に向けて直列接続
されたＰＮ接合ダイオードＤ1,Ｄ2と、上記ＰＭＯＳト
ランジスタＰ７２のソースと電源ＶCCとの間に、アノー
ド側を電源ＶCC側にかつカソード側をＰＭＯＳトランジ
スタＰ７２のソース側に向けて直列接続されたＰＮ接合
ダイオードＤ3,Ｄ4とを備えている。
【００８３】また、上記レベルシフト回路は、上記ＮＭ
ＯＳトランジスタＮＤＴ３のドレイン(ノード７２)にゲ
ートが接続され、ソースがグランドＧＮＤに接続された
ＮＭＯＳトランジスタＮ７１と、上記ＮＭＯＳトランジ
スタＮＤＴ２のドレイン(ノード７１)にゲートが接続さ
れ、ソースがグランドＧＮＤに接続されたＮＭＯＳトラ
ンジスタＮ７２と、上記ＮＭＯＳトランジスタＮ７１の
ドレイン(ノード７３)にドレインが接続され、ソースが
電源ＶCCに接続されたＰＭＯＳトランジスタＰ７３と、
上記ＮＭＯＳトランジスタＮ７２のドレイン(ノード７
４)にドレインが接続され、ソースが電源ＶCCに接続さ
れたＰＭＯＳトランジスタＰ７４とを備えている。上記
ＰＭＯＳトランジスタＰ７３のゲートにＮＭＯＳトラン
ジスタＮ７２のドレイン(ノード７４)を接続すると共
に、ＰＭＯＳトランジスタＰ７４のゲートにＮＭＯＳト
ランジスタＮ７１のドレイン(ノード７３)を接続してい
る。上記ＰＭＯＳトランジスタＰ７３,Ｐ７４は、オン
した場合にチャンネルが形成される半導体領域に電源Ｖ
CCを接続すると共に、上記ＮＭＯＳトランジスタＮ７
１,Ｎ７２は、オンした場合にチャンネルが形成される
半導体領域にグランドＧＮＤを接続している。
【００８４】上記構成のレベルシフト回路において、Ｐ
Ｎ接合ダイオードＤ1,Ｄ２およびＤ3,Ｄ4の順方向降下
電圧によりＮＭＯＳトランジスタＮＤＴ２,ＮＤＴ３の
ドレインに高い電圧が印加されることがないため、ＮＭ
ＯＳトランジスタＮＤＴ２,ＮＤＴ３のゲート酸化膜厚
が薄くても耐圧を高くできる。
【００８５】したがって、ゲート酸化膜厚が薄くて０.
５Ｖで動作するＮＭＯＳトランジスタと、ゲート酸化膜
厚が厚くて０.５Ｖで動作するＮＭＯＳトランジスタ
と、ゲート酸化膜厚が厚くて３.３Ｖで動作するＮＭＯ
Ｓトランジスタのうち、形成の難しいゲート酸化膜厚が
厚くて０.５Ｖで動作する低いしきい値電圧のＮＭＯＳ
トランジスタを形成する必要がなく、ＭＯＳトランジス
タの形成工程を簡単にすることができる。
【００８６】なお、上記第７実施形態では、２段構成の
ＰＮ接合ダイオードＤ1,Ｄ2およびＤ3,Ｄ4を用いたが、
電源ＶCCやＮＭＯＳトランジスタＮＤＴ２,ＮＤＴ３の
耐圧等に応じてダイオード段数は適宜設定してもよい。
【００８７】（第８実施形態）図８はこの発明の第８実
施形態のレベルシフト回路の回路図を示している。この
第８実施形態の図８に示すレベルシフト回路は、外部か
ら入力信号Ａの大きい振幅を内部動作の低い振幅にレベ
ルシフトする例である。
【００８８】上記レベルシフト回路は、図８に示すよう
に、入力信号Ａがゲートに接続され、ソースがグランド
ＧＮＤに接続されたＮＭＯＳトランジスタＮ８１と、入
力信号Ａがゲートに接続され、上記ＮＭＯＳトランジス
タＮ８１のドレインにドレインが接続され、ソースに電
源ＶCCが接続されたＰＭＯＳトランジスタＰ８１と、上
記ＮＭＯＳトランジスタＮ８１のドレインにゲートが接
続され、ソースにグランドＧＮＤが接続された第１の第
１導電型ＭＯＳトランジスタとしてのＮＭＯＳトランジ
スタＮ８２と、上記ＮＭＯＳトランジスタＮ８１のドレ
インにゲートが接続され、上記ＮＭＯＳトランジスタＮ
８２のドレインにドレインが接続され、ソースに内部電
源ＶDDが接続された第１の第２導電型ＭＯＳトランジス
タとしてのＰＭＯＳトランジスタＰＤＴ８１とを備えて
いる。上記ＮＭＯＳトランジスタＮ８１は、オンした場
合にチャネルが形成される半導体領域にグランドＧＮＤ
を接続すると共に、ＰＭＯＳトランジスタＰ８１は、オ
ンした場合にチャネルが形成される半導体領域に電源Ｖ
CCを接続している。また、上記ＮＭＯＳトランジスタＮ
８２は、オンした場合にチャネルが形成される半導体領
域にグランドＧＮＤを接続している。
【００８９】上記ＮＭＯＳトランジスタＮ８１,ＰＭＯ
ＳトランジスタＰ８１でインバータ回路ＩＶ３を構成す
ると共に、ＮＭＯＳトランジスタＮ８２,ＰＭＯＳトラ
ンジスタＰＤＴ８１でインバータ回路ＩＶ４を構成して
いる。上記インバータ回路ＩＶ４のＰＭＯＳトランジス
タＰＤＴ８１だけを、オンした場合にチャネルが形成さ
れる半導体領域にゲートが接続されたＤＴＭＯＳトラン
ジスタとしている。
【００９０】上記構成のレベルシフト回路において、例
えば、電源ＶCC＝２Ｖ,内部電源ＶDD＝０.５Ｖの場合、
外部からの入力信号ＡがＧＮＤレベルの場合、外部から
の入力信号Ａを入力とするインバータ回路ＩＶ３の出力
はＶCCレベルになり、インバータ回路ＩＶ３の出力が接
続されているインバータ回路ＩＶ４のＮＭＯＳトランジ
スタＮ８２はオンし、ＰＭＯＳトランジスタＰＤＴ８１
はオフするため、インバータ回路ＩＶ４の出力信号Ｙは
ＧＮＤレベルになる。一方、外部からの入力信号ＡがＶ
CCレベルの場合、インバータ回路ＩＶ３の出力はＧＮＤ
レベルになり、インバータ回路ＩＶ４のＮＭＯＳトラン
ジスタＮ８２はオフし、ＰＭＯＳトランジスタＰＤＴ８
１はオンするため、インバータ回路２の出力はＶDDレベ
ルになる。したがって、２Ｖの振幅の外部入力信号は
０.５Ｖ振幅の信号にレベルシフトされる。
【００９１】また、上記構成のレベルシフト回路におい
て、電源ＶCC＝３.３,内部電源ＶDD＝０.５Ｖの場合、
インバータ回路ＩＶ３,インバータ回路ＩＶ４の全ての
トランジスタのゲート酸化膜厚を７ｎｍ程度に厚くする
必要がある。この場合、ノイズマージンや貫通電流低減
のため、０.５Ｖでオンしなければならないインバータ
回路ＩＶ４のＰＭＯＳトランジスタＰＤＴ８１に比べ、
インバータ回路ＩＶ３のＰＭＯＳトランジスタＰ８１の
しきい値電圧は高くしたいため、ＰＭＯＳトランジスタ
Ｐ８１とＰＭＯＳトランジスタＰＤＴ８１では、不純物
イオン注入条件が異なる。
【００９２】（第９実施形態）図９はこの発明の第９実
施形態のレベルシフト回路の回路図を示している。
【００９３】上記レベルシフト回路は、図９に示すよう
に、入力信号Ａがゲートに接続され、ソースがグランド
ＧＮＤに接続された第１の第１導電型ＭＯＳトランジス
タとしてのＮＭＯＳトランジスタＮ９１と、入力信号Ａ
がゲートに接続され、上記ＮＭＯＳトランジスタＮ９１
のドレインにドレインが接続され、ソースに第１の電源
としての電源ＶCCが接続された第１の第２導電型ＭＯＳ
トランジスタとしてのＰＭＯＳトランジスタＰ９１と、
上記ＮＭＯＳトランジスタＮ９１のドレインにゲートが
接続され、ソースにグランドＧＮＤが接続されたＮＭＯ
ＳトランジスタＮ９２と、上記ＮＭＯＳトランジスタＮ
９１のドレインにゲートが接続され、上記ＮＭＯＳトラ
ンジスタＮ９２のドレインにドレインが接続され、ソー
スに電源ＶCCが接続されたＰＭＯＳトランジスタＰ９２
とを備えている。上記ＮＭＯＳトランジスタＮ９１,Ｎ
９２は、オンした場合にチャネルが形成される半導体領
域にグランドＧＮＤを接続すると共に、ＰＭＯＳトラン
ジスタＰ９１,Ｐ９２は、オンした場合にチャネルが形
成される半導体領域に電源ＶCCを接続している。
【００９４】上記ＮＭＯＳトランジスタＮ９１,ＰＭＯ
ＳトランジスタＰ９１でインバータ回路ＩＶ５を構成す
ると共に、ＮＭＯＳトランジスタＮ９２,ＰＭＯＳトラ
ンジスタＰ９２でインバータ回路ＩＶ６を構成してい
る。
【００９５】また、上記レベルシフト回路は、インバー
タ回路ＩＶ６の出力がゲートに接続され、ソースがグラ
ンドＧＮＤに接続された第２の第１導電型ＭＯＳトラン
ジスタとしてのＮＭＯＳトランジスタＮ９３と、上記イ
ンバータ回路ＩＶ５の出力がゲートに接続され、ソース
がグランドＧＮＤに接続された第３の第１導電型ＭＯＳ
トランジスタとしてのＮＭＯＳトランジスタＮ９４と、
上記ＮＭＯＳトランジスタＮ９３のドレイン(ノード９
１)にドレインが接続され、上記ＮＭＯＳトランジスタ
Ｎ９４のドレイン(ノード９２)にゲートが接続され、ソ
ースに第２の電源としての内部電源ＶDDが接続された第
２の第２導電型ＭＯＳトランジスタとしてのＰＭＯＳト
ランジスタＰＤＴ９１と、上記ＮＭＯＳトランジスタＮ
９３のドレイン(ノード９１)にゲートが接続され、ドレ
インが上記ＮＭＯＳトランジスタＮ９３のドレイン(ノ
ード９２)に接続され、ソースに内部電源ＶDDが接続さ
れた第３の第３導電型ＭＯＳトランジスタとしてのＰＭ
ＯＳトランジスタＰＤＴ９２とを備えている。上記ＮＭ
ＯＳトランジスタＮ９３,Ｎ９４は、オンした場合にチ
ャネルが形成される半導体領域にグランドＧＮＤを接続
している。上記ＰＭＯＳトランジスタＰＤＴ９１,ＰＤ
Ｔ９２は、オンした場合にチャネルが形成される半導体
領域にゲートが接続されたＤＴＭＯＳトランジスタであ
る。
【００９６】上記構成のレベルシフト回路では、インバ
ータ回路ＩＶ５,ＩＶ６およびＮＭＯＳＮ９３,Ｎ９４の
ゲート酸化膜厚は厚く、ＰＭＯＳトランジスタＰＤＴ９
１,ＰＤＴ９２のゲート酸化膜厚は、ＬＳＩの内部回路
のＰＭＯＳと同じく薄くてよいため、工程が容易になる
メリットがある。
【００９７】また、上記第１〜第９実施形態のレベルシ
フト回路を半導体装置としてのシステムＬＳＩに内蔵す
ることによって、システムＬＳＩのチップ内部は低い電
圧で動作させ、チップ内部よりも高い電圧で外部とのイ
ンタフェースが可能な低消費電力で信頼性の高い半導体
装置を提供することができる。
【００９８】上記第１〜第９実施形態では、第１導電型
をＮチャネル型とし、第２導電型をＰチャネル型とする
ＭＯＳトランジスタで構成されたレベルシフト回路につ
いて説明したが、第１導電型をＰチャネル型とし、第２
導電型をＮチャネル型とするＭＯＳトランジスタにより
レベルシフト回路を構成してもよい。
【００９９】
【発明の効果】以上より明らかなように、この発明のレ
ベルシフト回路によれば、例えば０.５Ｖという低い電
圧と３.３Ｖの高い電圧との間で、動作速度を遅くする
ことなくレベルシフト動作させることが可能で、しかも
ＰＭＯＳトランジスタ,ＮＭＯＳトランジスタを介した
電源,グランドＧＮＤ間のリーク電流も少なくでき、低
消費電力にできる。また、形成が困難なゲート酸化膜厚
が厚くかつしきい値電圧が低いＭＯＳトランジスタを形
成する必要がなく、トランジスタ形成工程も容易であ
る。また、高い電圧が印加されるＭＯＳトランジスタの
ゲート酸化膜を厚くしたり、ＭＳダイオード,ＰＮ接合
ダイオードの挿入したりすることによって、レベルシフ
ト回路を構成する各ＭＯＳトランジスタの耐圧の問題も
なくなり、ＭＯＳトランジスタのゲート長,ゲート幅を
大きくすることがないので、回路面積の小さいレベルシ
フト回路を提供することが可能である。
【０１００】また、この発明のレベルシフト回路を内部
が低電圧で動作する半導体装置(システムＬＳＩ等)に内
蔵することにより、半導体装置内部より高い電圧で外部
とのインタフェースが可能で、かつ、低消費電力で信頼
性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態のレベルシフ
ト回路の回路図である。
【図２】 図２はこの発明の第２実施形態のレベルシフ
ト回路の回路図である。
【図３】 図３はこの発明の第３実施形態のレベルシフ
ト回路の回路図である。
【図４】 図４はこの発明の第４実施形態のレベルシフ
ト回路の回路図である。
【図５】 図５はこの発明の第５実施形態のレベルシフ
ト回路の回路図である。
【図６】 図６はこの発明の第６実施形態のレベルシフ
ト回路の回路図である。
【図７】 図７はこの発明の第７実施形態のレベルシフ
ト回路の回路図である。
【図８】 図８はこの発明の第８実施形態のレベルシフ
ト回路の回路図である。
【図９】 図９はこの発明の第９実施形態のレベルシフ
ト回路の回路図である。
【図１０】 図１０は従来のレベルシフト回路の回路図
である。
【符号の説明】
ＮＤＴ１〜ＮＤＴ３,ＮＤＴ１２,ＮＤＴ１３…ＮＭＯＳ
トランジスタ、 ＰＤＴ１,ＰＤＴ８１…ＰＭＯＳトランジスタ、 Ｎ３１,Ｐ３２,Ｎ４１,Ｎ４２,Ｎ５１,Ｎ６１,Ｎ７１,
Ｎ７２,Ｎ８１,Ｎ８２,Ｎ９１〜Ｎ９４…ＮＭＯＳトラ
ンジスタ、 Ｐ１,Ｐ２,Ｐ３１〜Ｐ３６,Ｐ４１〜Ｐ４８,Ｐ５１〜Ｐ
５９,Ｐ６１,Ｐ７１〜Ｐ７４,Ｐ８１,Ｐ９１,Ｐ９２…
ＰＭＯＳトランジスタ、 Ｄ１〜Ｄ４…ＰＮ接合ダイオード、 ＧＮＤ…グランド、 ＶDD…内部電圧、 ＶCC…電源、 Ａ…入力信号、 Ｙ…出力信号。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 低電圧で動作する回路と上記低電圧で動
    作する回路よりも高い電圧が印加される回路とを構成す
    る複数のＭＯＳトランジスタを備え、入力信号よりも振
    幅の大きい信号を出力するレベルシフト回路において、 上記複数のＭＯＳトランジスタのうちの上記入力信号の
    振幅に相当する振幅の信号がゲートに入力されるＭＯＳ
    トランジスタの少なくとも１つは、オンした場合にチャ
    ンネルが形成される半導体領域がゲートと電気的に接続
    されたＭＯＳトランジスタであることを特徴とするレベ
    ルシフト回路。
  2. 【請求項２】 低電圧で動作する回路を構成する複数の
    ＭＯＳトランジスタを備え、上記入力信号よりも振幅の
    小さい信号を出力するレベルシフト回路において、 上記複数のＭＯＳトランジスタの少なくとも１つは、オ
    ンした場合にチャンネルが形成される半導体領域がゲー
    トと電気的に接続されたＭＯＳトランジスタであること
    を特徴とするレベルシフト回路。
  3. 【請求項３】 第１の電源とグランドとの間にコンプリ
    メンタリ接続された第１の第１導電型ＭＯＳトランジス
    タと第１の第２導電型ＭＯＳトランジスタとを有し、入
    力信号を反転して出力するインバータ回路と、 上記入力信号がゲートに接続され、ソースがグランドに
    接続された第２の第１導電型ＭＯＳトランジスタと、 上記インバータ回路の出力がゲートに接続され、ソース
    がグランドに接続された第３の第１導電型ＭＯＳトラン
    ジスタと、 上記第３の第１導電型ＭＯＳトランジスタのドレインに
    ゲートが接続され、ソースが第２の電源に接続され、ド
    レインが上記第２の第１導電型ＭＯＳトランジスタのド
    レインに接続された第２の第２導電型ＭＯＳトランジス
    タと、 上記第２の第１導電型ＭＯＳトランジスタのドレインに
    ゲートが接続され、ソースが上記第２の電源に接続さ
    れ、ドレインが上記第３の第１導電型ＭＯＳトランジス
    タのドレインに接続された第３の第２導電型ＭＯＳトラ
    ンジスタとを備えたレベルシフト回路において、 上記インバータ回路の上記第１の第１導電型ＭＯＳトラ
    ンジスタおよび上記第１の第２の導電型ＭＯＳトランジ
    スタ並びに上記第２,第３の第１導電型ＭＯＳトランジ
    スタは、オンした場合にチャンネルが形成される半導体
    領域がゲートと電気的に接続されたＭＯＳトランジスタ
    であることを特徴とするレベルシフト回路。
  4. 【請求項４】 請求項３に記載のレベルシフト回路にお
    いて、 上記第２,第３の第１導電型ＭＯＳトランジスタおよび
    上記第２,第３の第２導電型ＭＯＳトランジスタのゲー
    ト酸化膜厚が、上記インバータ回路の上記第１の第１導
    電型ＭＯＳトランジスタ,第１の第２導電型ＭＯＳトラ
    ンジスタのゲート酸化膜厚よりも厚いことを特徴とする
    レベルシフト回路。
  5. 【請求項５】 請求項３に記載のレベルシフト回路にお
    いて、 上記第２の第１導電型ＭＯＳトランジスタのドレインと
    上記第２の第２導電型ＭＯＳトランジスタのドレインと
    を、ゲートとドレインとが接続された第４の第２導電型
    ＭＯＳトランジスタを介して接続すると共に、 上記第３の第１導電型ＭＯＳトランジスタのドレインと
    上記第３の第２導電型ＭＯＳトランジスタのドレインと
    を、ゲートとドレインとが接続された第５の第２導電型
    ＭＯＳトランジスタを介して接続していることを特徴と
    するレベルシフト回路。
  6. 【請求項６】 請求項３に記載のレベルシフト回路にお
    いて、 上記第２の第１導電型ＭＯＳトランジスタのドレインと
    上記第２の第２導電型ＭＯＳトランジスタのドレインと
    を、ゲートとドレインとが夫々接続された複数の第４の
    第２導電型ＭＯＳトランジスタを介して接続すると共
    に、 上記第３の第１導電型ＭＯＳトランジスタのドレインと
    上記第３の第２導電型ＭＯＳトランジスタのドレインと
    を、ゲートとドレインとが夫々接続された複数の第５の
    第２導電型ＭＯＳトランジスタを介して接続しているこ
    とを特徴とするレベルシフト回路。
  7. 【請求項７】 請求項３に記載のレベルシフト回路にお
    いて、 上記第２の第１導電型ＭＯＳトランジスタのドレインと
    上記第２の第２導電型ＭＯＳトランジスタのドレインと
    を、アノード側が上記第２の第２導電型ＭＯＳトランジ
    スタのドレイン側にかつカソード側が上記第２の第１導
    電型ＭＯＳトランジスタのドレイン側に向いた１つのダ
    イオードまたは直列接続された複数のダイオードを介し
    て接続すると共に、 上記第３の第１導電型ＭＯＳトランジスタのドレインと
    上記第３の第２導電型ＭＯＳトランジスタのドレインと
    を、アノード側が上記第３の第２導電型ＭＯＳトランジ
    スタのドレイン側にかつカソード側が上記第３の第１導
    電型ＭＯＳトランジスタのドレイン側に向いた１つのダ
    イオードまたは直列接続された複数のダイオードを介し
    て接続していることを特徴とするレベルシフト回路。
  8. 【請求項８】 請求項３に記載のレベルシフト回路にお
    いて、 上記第２の電源と上記第２の第2導電型ＭＯＳトランジ
    スタのソースとを、アノード側が上記第２の電源側にか
    つカソード側が上記第２の第2導電型ＭＯＳトランジス
    タのソース側に向いた１つのダイオードまたは直列接続
    された複数のダイオードを介して接続すると共に、 上記第２の電源と上記第３の第2導電型ＭＯＳトランジ
    スタのソースとを、アノード側が上記第２の電源側にか
    つカソード側が上記第３の第2導電型ＭＯＳトランジス
    タのソース側に向いた１つのダイオードまたは直列接続
    された複数のダイオードを介して接続していることを特
    徴とするレベルシフト回路。
  9. 【請求項９】 請求項５乃至８のいずれか１つに記載の
    レベルシフト回路において、 上記インバータ回路の上記第１の第１導電型ＭＯＳトラ
    ンジスタ,上記第１の第２導電型ＭＯＳトランジスタお
    よび上記第２,第３の第１導電型ＭＯＳトランジスタの
    ゲート酸化膜厚よりも他のＭＯＳトランジスタのゲート
    酸化膜厚が厚いことを特徴とするレベルシフト回路。
  10. 【請求項１０】 請求項５乃至９のいずれか１つに記載
    のレベルシフト回路において、 上記第２の第１導電型ＭＯＳトランジスタのドレインに
    ゲートが接続され、ソースがグランドに接続された出力
    用第１導電型ＭＯＳトランジスタと、 上記第２の第１導電型ＭＯＳトランジスタと上記第２の
    第２導電型ＭＯＳトランジスタとの間でかつ上記第２の
    第１導電型ＭＯＳトランジスタのドレインを除く中間ノ
    ードにゲートが接続され、ソースが上記第２の電源に接
    続され、ドレインが上記出力用第１導電型ＭＯＳトラン
    ジスタのドレインに接続された出力用第２導電型ＭＯＳ
    トランジスタとを備えたことを特徴とするレベルシフト
    回路。
  11. 【請求項１１】 請求項５乃至１０のいずれか１つに記
    載のレベルシフト回路において、 上記第３の第１導電型ＭＯＳトランジスタのドレインに
    ゲートが接続され、ソースがグランドに接続された出力
    用第１導電型ＭＯＳトランジスタと、 上記第３の第１導電型ＭＯＳトランジスタと上記第３の
    第２導電型ＭＯＳトランジスタとの間でかつ上記第３の
    第１導電型ＭＯＳトランジスタのドレインを除く中間ノ
    ードにゲートが接続され、ソースが上記第２の電源に接
    続され、ドレインが上記出力用第１導電型ＭＯＳトラン
    ジスタのドレインに接続された出力用第２導電型ＭＯＳ
    トランジスタとを備えたことを特徴とするレベルシフト
    回路。
  12. 【請求項１２】 電源とグランドとの間にコンプリメン
    タリ接続された第１導電型ＭＯＳトランジスタと第２導
    電型ＭＯＳトランジスタとを有し、入力信号を反転し
    て、その入力信号の振幅よりも小さい振幅にレベルシフ
    トされた信号を出力するインバータ回路を備え、 上記インバータ回路の上記第１導電型ＭＯＳトランジス
    タまたは上記第２導電型ＭＯＳトランジスタのいずれか
    一方は、オンした場合にチャンネルが形成される半導体
    領域がゲートと電気的に接続されたＭＯＳトランジスタ
    であることを特徴とするレベルシフト回路。
  13. 【請求項１３】 第１の電源とグランドとの間にコンプ
    リメンタリ接続された第１の第１導電型ＭＯＳトランジ
    スタと第１の第２導電型ＭＯＳトランジスタとを有し、
    入力信号を反転して出力するインバータ回路と、 上記入力信号がゲートに接続され、ソースがグランドに
    接続された第２の第１導電型ＭＯＳトランジスタと、 上記インバータ回路の出力にゲートが接続され、ソース
    がグランドに接続された第３の第１導電型ＭＯＳトラン
    ジスタと、 上記第３の第１導電型ＭＯＳトランジスタのドレインに
    ゲートが接続され、ソースが第２の電源に接続され、ド
    レインが上記第２の第１導電型ＭＯＳトランジスタのド
    レインに接続された第２の第２導電型ＭＯＳトランジス
    タと、 上記第２の第１導電型ＭＯＳトランジスタのドレインに
    ゲートが接続され、ソースが上記第２の電源に接続さ
    れ、ドレインが上記第３の第１導電型ＭＯＳトランジス
    タのドレインに接続された第３の第２導電型ＭＯＳトラ
    ンジスタとを備えたレベルシフト回路において、 上記第２,第３の第２導電型ＭＯＳトランジスタは、オ
    ンした場合にチャンネルが形成される半導体領域がゲー
    トと電気的に接続されたＭＯＳトランジスタであること
    を特徴とするレベルシフト回路。
  14. 【請求項１４】 請求項１３に記載のレベルシフト回路
    において、 上記第２,第３の第２導電型ＭＯＳトランジスタのゲー
    ト酸化膜厚が、他のＭＯＳトランジスタのゲート酸化膜
    厚よりも厚いことを特徴とするレベルシフト回路。
  15. 【請求項１５】 請求項１乃至１４のいずれか１つに記
    載のレベルシフト回路を少なくとも１つを用いたことを
    特徴とする半導体装置。
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