DE69707181T2

DE69707181T2 - Architektur und Verfahren zur gemeinsamen Benutzung von TLB-Einträgen

Info

Publication number: DE69707181T2
Application number: DE69707181T
Authority: DE
Inventors: Ahmed Hassan Mohamed
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1996-03-22
Filing date: 1997-03-20
Publication date: 2002-06-06
Anticipated expiration: 2017-03-21
Also published as: EP0797149A3; DE69707181D1; EP0797149A2; US5754818A; JP3920395B2; JPH1083352A; EP0797149B1

Description

Die Erfindung betrifft im allgemeinen das Gebiet der elektronischen Adressierung. Spezieller betrifft die vorliegende Erfindung eine Adressierarchitektur und ein Verfahren zur Verbesserung seiner Leistung durch gemeinsames Nutzen von Übersetzungstabelleneinträgen eines Vorgriffsübersetzungspufferspeichers (translation look-aside buffer).
Gegenwärtig existieren verschiedene Adressierarchitekturen, die innerhalb eines Computers implementiert sind, um Adreßübersetzungen vom Virtuellen ins Physikalische durchzuführen. Diese Adressierarchitekturen sind typischerweise als eine Speicherverwaltungseinheit ("MMU") implementiert, die in Kombination mit einem Prozessor des Computers arbeiten, um ein besonderes Adreßübersetzungsschema wie zum Beispiel ein "forwarded page table"- Schema von Fig. 1 zu vollziehen.
Das forwarded page-Tabellenschema 100 beinhaltet die Übersetzung einer virtuellen Adresse 110 in eine physikalische Adresse 150 durch Zugreifen auf drei verschiedene Tabellen in Folge, nämlich eine Kontexttabelle 120, eine Segmenttabelle 130 und eine Seitentabelle 140. Genauer gesagt wird die virtuelle Adresse 110 in die physikalische Adresse 150 übersetzt durch zunächst Kombinieren der Inhalte eines Prozessorregisterzustandes während der Initialisierung des MMU (d. h. Wurzeltabellenzeiger 115) und der Information innerhalb eines Kontextregisters 116. Das Kontextregister 116 ist ein Speicherelement (z. B. Prozessorregister), das Informationen speichert, um Prozesse eindeutig zu identifizieren, die dieselbe virtuelle Adresse haben. Durch Kombinieren des Wurzeltabellenzeigers 115 mit der Information des Kontextregisters 116 wird ein Zeiger zu einem Eintrag 121 der Kontexttabelle 120 erzeugt. Dieser Eintrag 121 wird als Index für den Zugriff auf die Inhalte eines Eintrages 131 von der Segmenttabelle 130 verwendet, deren Basisadresse durch die Inhalte des Segmentabschnittes 111 der virtuellen Adresse 110 eingestellt wird. Ebenso werden die Inhalte des Eintrages 131 als ein Index für die Seitentabelle 140 mit einem Seitenabschnitt 112 als seiner Basisadresse, um auf die Inhalte eines Seiteneintrages 141 zuzugreifen, benutzt. Die Inhalte des Seiteneintrages 141 kombiniert mit einem Seitenoffset 113 der virtuellen Adresse 110 bilden die physikalische Adresse 150.
Mit dem Erscheinen von Prozessoren, die einen 64 Bit-Adreßraum unterstützen, sind mit einem MMU, der das forwarded page-Tabellenschema benutzt, eine Anzahl von Nachteilen verknüpft. Ein Nachteil ist, daß dieses Schema die gemeinsame Nutzung bei einer Granularität einer Tabelle erfordert (z. B. 256 Kilobytes für eine SuperSPARCTM-Achritektur, 4 Megabytes für eine MIPS®-Architektur). Somit verlangen Architekturen, die das forwarded-page- Tabellenschema unterstützen, von allen Teilnehmern, alle physikalischen Seiten, die von der Seitentabelle gemappt wurden, gemeinsam zu nutzen, anstatt das mappings bzw. Abbildungen für einen willkürlichen Satz von virtuellen Seiten gemeinsam genutzt werden. Ein anderer Nachteil der mit dem forwarded-page-Tabellenschema verbunden ist, ist wenn 64 Bit-Adreßraum häufiger verwendet wird, eine große Menge von physikalischem Speicher erforderlich würde, um Adreßübersetzungstabellen von virtuell zu physikalisch mit fester Größe zu unterstützen. Dies ist kein kosteneffizienter Ansatz. Noch ein anderer Nachteil ist, daß dieses Schema Anordnungserfordernisse auferlegt, da die virtuelle Adresse, die für die gemeinsame Nutzung eines Objektes verwendet wird, richtig auf einem Segment oder einer Seitentabellengrenze angeordnet sein muß. Dies ist notwendig, um die gemeinsame Nutzung einer Seitentabellengranularität wie oben beschrieben beizubehalten.
Währender der letzten paar Jahre und teilweise aufgrund der offensichtlichen Akzeptanz des 64-Bit-Adreßraumes bestand ein dramatisches Bedürfnis für Computerarchitekturen, die virtuellen Speicher über softwareverwaltete Vorgriffsübersetzungspufferspeicher ("TLBs") unterstützen, die nicht irgendwelche festen Seitentabellenerfordernisse auferlegen. Ein TLB ist ein kleiner Cache-Speicher, der hauptsächlich durch ein Betriebssystem des Computers verwaltet wird. Der TLB beinhaltet einen Speicher, der eine Übersetzungstabelle und ein Schaltkreis für den Kennzeichenvergleich enthält, um der Betriebssystemsoftware zu signalisieren, daß ein Übersetzungstabelleneintrag ("TTE") Informationen beinhaltet, die zu einer angeforderten Adreßübersetzung gehören, wie in Fig. 2B gezeigt.
In Fig. 2A beinhaltet die Datenstruktur der Übersetzungstabelle 200 des TLB eine Anzahl von Einträgen ("TTEs") 210, in der jeder TTE Daten 220 und ein Kennzeichen bzw. Tag 230 beinhaltet. Das TTE-Tag 230 beinhaltet eine vorher gespeicherte virtuelle Adresse ("VA") 231, eine Prozeßkontextidentifikation ("Kontext ID") 232, die verwendet wird, um eindeutig ein Prozeß und ein globales Bit 233 zu identifizieren. Die Daten beinhalten eine physikalische Seitennummer ("PPN") 221 und Seitenattribute (z. B. Schutz, Referenz, Veränderung usw.) 222.
Der Tag-Vergleichsschaltkreis, der eingesetzt wird, um das konventionelle softwareverwaltete TLB-Übersetzungsschema zu unterstützen, ist in Fig. 2B gezeigt. Dieser Schaltkreis 250 empfängt das TTE-Tag 230 und gibt die Kontext ID 232 in einen Eingang eines Dualeingangsvergleichers 255 ein. Der Schaltkreis 250 beinhaltet weiterhin ein Kontextregister 260, das eine ausgewählte Kontextzahl enthält, die von dem Betriebssystem bei einer bestimmten Kontextschaltzeit eingeladen wurde, um einen Prozeßsystemzustand des Computers zu repräsentieren. Wenn der Vergleicher 255 bestimmt, daß die Kontext ID 232 äquivalent zu der ausgewählten Kontextnummer ist, die in dem Kontextregister enthalten ist, aktiviert der Vergleicher 255 eine Steuerleitung 261, die mit einem ersten Eingang eines ersten logischen Gatters 262 verbunden ist. In dieser Ausführungsform ist das erste logische Gatter 262 konstruiert, um als ein Oder-Gatter zu arbeiten. Wenn entweder die Steuerleitung 261 aktiviert oder das globale Bit 233 aktiv ist, aktiviert das erste logische Gatter 262 eine Steuerleitung 263, die mit einem ersten Eingang eines zweiten logischen Gatters verbunden ist.
Zusätzlich wird die vorher abgelegte virtuelle Adresse 231, die in dem TTE-Tag 230 enthalten ist, mit einer abgefragten zu übersetzenden virtuellen Adresse verglichen, die direkt von dem Prozessor zur Verfügung gestellt wurde, die als die "virtuelle Prozessoradresse" 236 bezeichnet wird. Dieser Vergleich wird von einem zweiten Vergleicher 270 durchgeführt. Wenn diese virtuellen Adressen identisch sind (bitweiser Vergleich) oder äquivalent (bitweiser oder nichtbitweiser Vergleich), aktiviert der zweite Vergleicher eine Steuerleitung 264, die mit einem zweiten Eingang des zweiten logischen Gatters 265 verbunden ist. Wenn beide Eingänge "aktive" Signale empfangen, übermittelt das zweite logische Gatter 265 ein Übersetzungs-"Treffer"- Signal, um die Betriebssystemsoftware zu unterrichten, daß die Übersetzung in der Übersetzungstabelle des TLB gefunden wurde. Andernfalls wird die Übersetzung von einem Eintrag in der Seitentabelle des Kernels erhalten, die alle Adreßübersetzungen vom Virtuellen ins Physikalische enthält.
Im allgemeinen erlaubt das obenbeschriebene konventionelle softwareverwaltete TLB- Übersetzungsschema vielen Prozessen physikalische Objekte (z. B. gemeinsame Bibliotheken, Speicher usw.) gemeinsam zu nutzen. Diese Prozesse können eine einzelne virtuelle Adresse nutzen, um eine gemeinsam genutzte physikalische Seite abzubilden. Dieses Übersetzungsschema versagt jedoch bei der Optimierung des der Verwendung zugewiesenen Speichers, wie z. B. Kernelspeicher bzw. Kernspeicher und des TLB, da es getrennte Seitentabelleneinträge und TTEs jedem getrennten Prozeß zuweist, selbst wenn diese Prozesse die gleiche Übersetzungsinformation verwenden.
Die WO-A-93/00 636 zeigt einen Übersetzungspufferspeicher für virtuelle Maschinen mit Adreßraumübereinstimmung. Eine CPU, die ein Verwaltungssystem für virtuellen Speicher ausführt, setzt für das Ablegen von kürzlich verwendeten Seitentabelleneinträgen im Cache- Speicher einen Übersetzungspufferspeicher ein. Wenn mehr als ein Prozeß von der CPU ausgeführt wird, wird der Übersetzungspufferspeicher üblicherweise gelöscht, wenn eine Kontextumschaltung durchgeführt wird, selbst wenn manche der Einträge für die gemeinsam referenzierten Speichergebiete immer noch gültig wären. Ein Adreßraumnummernmerkmal wird eingesetzt, um es Einträgen zu erlauben, in dem Übersetzungspufferspeicher zu verbleiben für Prozesse, die gegenwärtig ausgeführt werden, und die getrennten Prozesse oder das Betriebssystem kann die Einträge in dem Übersetzungspufferspeicher für diese Speicherseiten, die gemeinsam referenziert sind, wiederverwenden. Um dies zu ermöglichen, signalisiert ein "address space match"-Eintrag ("Adreßraumübereinstimmungseintrag") in dem Seitentabelleneintrag, daß der Übersetzungspufferspeicherinhalt verwendet werden kann, wenn die Adreßkennzeichen übereinstimmen, selbst wenn die Adreßraumnummern nicht zwangsläufig identisch sind. Wenn virtuelle Maschinen auf dieser CPU mit einem virtuellen Maschinenmonitor ausgeführt werden, wird das Adreßraumübereinstimmungsmerkmal zwischen Prozessen einer virtuellen Maschine eingesetzt, wobei aber ein zusätzlicher Eintrag zur Verfügung gestellt wird, um das Adreßraumübereinstimmungsmerkmal für alle Adreßraumzahlen für den virtuellen Maschinenmonitor zu deaktivieren.
Kürzlich wurde ein anderes Übersetzungsschema eingeführt, um Übersetzungen von unterschiedlichen Adreßräumen unter Verwendung von ähnlichen virtuellen Adressen, die denselben physikalischen Adreßraum abbilden, zu erlauben, einen einzelnen Übersetzungseintrag gemeinsam zu nutzen. Dieses Schema wird als ein "common mask"-Schema (gemeinsames Maskenschema) bezeichnet. Wie in Fig. 2C gezeigt ist, erweitert das common mask-Schema das Kontext ID 232 eines TTE 210 um einen Bitvektor 234, der einen Satz von gemeinsamen Regionen (d. h. gemeinsam genutzten physikalischen Seiten) identifiziert, die von dem Prozeß mit Aktivierung eines gemeinsam genutzten Bits 235 gemeinsam genutzt werden sollen. Wenn andernfalls das gemeinsam genutzte Bit 235 inaktiv ist, stellt der Bitvektor 234 einen ursprünglichen Kontext ID dar, wie er für die nicht gemeinsam genutzten Übersetzungen verwendet wird. Das common mask-Schema ist in einer Veröffentlichung der Sun Microsystems Laboratories mit dem Titel "Improving the Address Translation Performance of Widely Shared Pages" der Autoren Yousef A. Khalidi und Madhusudhan Talluri beschrieben. Das Schema des common mask- Mappings ist jedoch durch das Erfordernis einer komplexen Adressierungsarchitektur teuer zu verwalten.
Wie dargelegt, ist das gemeinsame Mappingschema von Fig. 2C begrenzt und teuer zu verwalten. Wenn beispielsweise das Kontextregister gleich "m + n" Bits in der Größe ist, kann die gemeinsame Maskenarchitektur "m" Bits zuweisen, um den Prozeß eindeutig zu identifizieren und "n" Bits in dem Kontextidentifizierer für die Maske zuweisen, so daß die gesamte Anzahl von Objekten, die gemeinsam genutzt werden kann, zu jeder gegebenen Zeit auf "n" Objekte begrenzt ist. Im Ergebnis muß das Betriebssystem diese "n" Bits mit Bedacht zusweisen, was zusätzliches Systemoverhead für die Zuweisungssteuerung erfordert.
Auf der anderen Seite verwendet die vorgeschlagene Adressierungsarchitektur den vollen Kontextidentifizierer als eine Zahl die das System mit 2m+n -Gruppen versorgt. Jede Prozeßgruppe kann wiederum viele Objekte, begrenzt nur durch die Größe des virtuellen Adreßraumes, gemeinsam benutzen. Wir können die Programmposition ausnutzen, um mehrere Gruppenmitgliedschaften zu unterstützen. Das Betriebssystem kann bei einem Seitenfehler das Gruppenkontextregister mit dem entsprechenden Gruppenidentifizierer für das Objekt, auf das zugegriffen werden soll, laden. Da dies ein kleiner Seitenfehler ist, wird die Leistung nicht wesentlich herabgesetzt.
Ein Ziel dieser Erfindung ist es, eine verbesserte Adressierungsarchitektur zur Verfügung zu stellen, die zusätzliche in dem TTE-Tag zu speichernde Information benutzt, um die Verwendung der Übersetzungstabelle des TLB zu optimieren.
Besondere und bevorzugte Aspekte der vorliegenden Erfindung sind in den angehängten Ansprüchen ausgeführt.
Eine Ausführungsform der Erfindung kann einen Adreßübersetzungssteuerschaltkreis zur Verfügung stellen, der in Verbindung mit einem Prozessor und einem Vorgriffsübersetzungspufferspeicher ("TLB") arbeitet, um eine virtuelle Adresse in eine physikalische Adresse zu übersetzen, während gemeinsam genutzte Einträge des TLB benutzt werden. Jeder Eintrag einer Übersetzungstabelle des TLB beinhaltet zumindest eine vorher abgelegte virtuelle Adresse, eine Kontextidentifikationszahl und ein Kontextauswahlbit. Die bevorzugte Ausführungsform des Adreßübersetzungssteuerschaltkreises umfaßt ein Kontexthauptspeicherelement, ein Gruppenkontextspeicherelement, einen Kontextübereinstimmungsschaltkreis, eine Vergleichseinheit und eine logische Einheit. Der Kontextübereinstimmungsschaltkreis ist mit dem Haupt- und Gruppenkontextspeicherelement verbunden, um deren Kontextzahlen zu empfangen und die Kontextidentifikationszahl und den Kontextauswahlbitwert aus einem ausgewählten Übersetzungstabelleneintrag auszulesen. Gleichzeitig vergleicht die Vergleichseinheit die vorher abgelegte virtuelle Adresse, die in dem Eintrag enthalten ist, mit der abgefragten virtuellen Adresse. Die logische Einheit empfängt den Ausgangswert des Kontextübereinstimmungsschaltkreises und der Vergleichseinheit, um der Betriebssystemsoftware anzuzeigen, ob oder ob nicht die geeignete Adreßübersetzung vom Virtuellen ins Physikalische in dem TLB enthalten ist. Aktive Ausgangswerte von dem Kontextübereinstimmungsschaltkreis und der Vergleichseinheit zeigen an, daß die Übersetzung in dem TLB enthalten ist.
Es gibt zwei bevorzugte Ausführungsformen des Kontextübereinstimmungsschaltkreises. Die erste Ausführungsform beinhaltet eine Multiplexeinheit und eine vergleichende Einheit. Die Multiplexeinheit gibt eine ausgewählte Kontextnummer aus, die eine der Kontextnummern ist, die von dem Hauptkontextspeicherelement und dem Gruppenkontextspeicherelement zur Verfügung gestellt wurden, abhängig von dem Bitwert des Kontextauswahlbits. Die Vergleichseinheit vergleicht die ausgewählte Kontextnummer mit der Kontextidentifikationsnummer, um zu prüfen, ob eine Übereinstimmung existiert. Wenn dies der Fall ist, so gibt es ein aktives Kontextübereinstimmungssignal an die logische Einheit aus. Die zweite Ausführungsform beinhaltet die Verwendung eines Paares von Vergleichseinheiten in Kombination mit bestimmten logischen Gattern, um die Verwendung der Multiplexeinheit zu vermeiden, die schwieriger zu implementieren ist.
Ausführungsformen der Erfindung sind im folgenden lediglich beispielhalber unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Fig. 1 ist eine Darstellung eines konventionellen forwarded page- Tabellenabbildungsschemas.
Fig. 2A ist ein Blockdiagramm einer Datenstruktur der Übersetzungstabelle des TLB und TTE-Eintrag.
Fig. 2B ist ein Blockdiagramm eines konventionellen Kennzeichenvergleichsschaltkreises, der in Verbindung mit der Übersetzungstabelle des TLB verwendet wird.
Fig. 2C ist ein Blockdiagramm der Datenstruktur des Kontext ID eines TTE, der ein common mask-Übersetzungsschema unterstützt.
Fig. 3 ist ein Blockdiagramm eines Computersystems, das ein verbessertes softwareverwaltetes TLB-Übersetzungsschema einsetzt.
Fig. 4 ist ein Diagramm der Datenstrukturen, die ein verbessertes softwareverwaltetes TLB-Übersetzungsschema darstellen.
Fig. 5 ist eine anschauliche Ausführungsform des Adressierungsübersetzungssteuerschaltkreises, der das verbesserte softwareverwaltete TLB-Übersetzungsschema unterstützt.
Fig. 6A ist ein detailliertes Blockdiagramm einer Ausführungsform des Kontextübereinstimmungsschaltkreises von Fig. 5
Fig. 6B ist eine andere anschauliche Ausführungsform des Kontextübereinstimmungsschaltkreises von Fig. 5.
Eine Ausführungsform der vorliegenden Erfindung liefert eine verbesserte Adressierungsarchitektur, die einer Anzahl von Prozessen erlaubt, denselben Übersetzungstabelleneintrag ("TTE") eines Vorgriffsübersetzungspufferspeichers ("TLB") gemeinsam zu nutzen, wenn Asdreßübersetzungsresourcen gemeinsam genutzt werden. Obgleich viele spezifische Details ausgeführt sind, versteht es sich, daß diese nicht erforderlich sind, um die Erfindung umzusetzen. In anderen Fällen brauchen bekannte Schaltkreise, Geräte und dergleichen, die nicht erörtert werden, die vorliegende Erfindung nicht in den Schatten zu stellen.
Bestimmte bekannte Terminologie wird hier allgemein definiert. Beispielsweise ist ein "Prozeß" als eine Abfolge von Funktionsschritten definiert, die von einem Prozessor durchgeführt werden, der sich auf Adreßübersetzungsressourcen (d. h. zugewiesenen Code, Daten, Stapel, gemeinsam genutzte Bibliotheken) für die erfolgreiche Ausführung verläßt. Jedem Prozeß ist eine eindeutige Adreßübersetzungshandlung zugeordnet. Eine "Gruppe von Prozessen" ist eine Sammlung von Prozessen, die zusammen kooperieren, um eine spezifische Operation durchzuführen. Der Begriff "aktiviert" oder "aktiv" zeigt an, daß ein Signal, das sich über eine Kommunikationsleitung ausbreitet, "logisch high" ist, oder das Signal "logisch low" ist, wenn es ein aktives low-Signal ist.
In Fig. 3 ist eine vereinfachte Ausführungsform eines Computersystems, das die verbesserte Adressierungsarchitektur der vorliegenden Erfindung einsetzt, gezeigt. Das Computersystem 300 ist mit einer Mehrzahl von Anschlüssen (z. B. Personalcomputern, nichtintelligenten Terminals usw.) 350a bis 350n über Kommunikationsverbindungen 316 verknüpft. Das Computersystem 300 weist eine Prozessoreinheit 305 und Hauptspeicher 310 auf, die über einen ersten Bus 315 miteinander verbunden sind. Der erste Bus 315 ist mit einem Eingabe- /Ausgabekontroller 320 verbunden, der einen Kommunikationspfad zwischen dem ersten Bus 315 und einem zweiten Bus (z. B. ein I/O-Bus) zur Verfügung stellt. Der zweite Bus 325 breitet Information aus, die von einem der Mehrzahl von Anschlüssen 350a bis 350n stammen und von einer Transceiver-Einheit 330 (z. B. Modem) empfangen werden.
Wie weiterhin in Fig. 3 gezeigt ist, beinhaltet die Verarbeitungseinheit 305 einen Prozessor 306 und eine Speicherverwaltungseinheit ("MMU") 307, die von dem Prozessor 306 verwendet wird, um die virtuellen Adressen in physikalische Adressen zu übersetzen, wenn auf Daten von dem Hauptspeicher 310 zugegriffen wird. Die MMU 307 beinhaltet eine TLB 308, die in erster Linie sowohl von der Betriebssystemsoftware (nicht gezeigt) und deren Adreßübersetzungssteuerschaltkreis und einer Mehrzahl von Kontextspeicherelementen (z. B. Register und andere Speicherkomponenten), nämlich einem Hauptkontextspeicherelement 309a und zumindest einem Gruppenkontextspeicherelement 309b, gesteuert wird. Das Hauptkontextspeicherelement 309a beinhaltet eine Kontextidentifikationsnummer, die verwendet wird, den gegenwärtigen Prozeß eindeutig zu definieren, während das Gruppenkontextspeicherelement 309b als Kontextidentifikation für diejenigen Prozesse, die die physikalischen Seiten gemeinsam nutzen, verwendet wird. Der Hauptspeicher 310 beinhaltet üblicherweise einen Speicherkontroller 311, der eine physikalische Adresse von dem Prozessor 306 empfängt und den Zugriff auf Daten von einem Speicherelement 312, wie z. b. dynamischem Arbeitsspeicher ("DRAM"), Videoarbeitsspeicher ("VRAM") und dergleichen steuert.
Das Computersystem 300 unterzieht sich Adressenübersetzungen vom Virtuellen ins Physikalische wie beschrieben. Zunächst erzeugt der Prozessor 306 eine angeforderte virtuelle Adresse und überträgt diese in die MMU 307. Die MMU 307, insbesondere der Adreßübersetzungssteuerschaltkreis, führt einen Nachschlagvorgang nach der physikalischen Adresse durch, in der sie die angeforderte virtuelle Adresse und Kontextinformation (z. B. globales Bit, Kontextauswahlbit und Kontext ID wie unten beschrieben) benutzt, um zu ermitteln, ob Übersetzungsinformation für die abgefragte virtuelle Adresse im TLB 308 abgelegt ist. Wenn die physikalische Adresse für die abgefragte virtuelle Adresse in dem TLB 308 enthalten ist, gibt es ein Übersetzungs-"Treffer"-Signal aus und leitet die physikalische Adresse in den Prozessor 306 weiter. Andernfalls, wenn die physikalische Adresse nicht in dem TLB 308 enthalten ist, erzeugt die MMU 307 einen nichtprogrammierten Sprung durch Übertragen eines Übersetzungs-"Fehler"-Signals an den Prozessor 306. Danach führt die Betriebssystemsoftware einen Nachschlagvorgang in der Kernseitentabelle durch, die alle Adreßübersetzungen vom Virtuellen ins Physikalische enthält, um die physikalisch Adresse zu erhalten, und stellt dem Prozessor 306 diese Adresse zur Verfügung.
In Fig. 4 sind die Datenstrukturen der Betriebssystemsoftware und des TLB gezeigt, die gemeinsam die Adreßübersetzungen durchführen. Diese Datenstrukturen sind zusätzlich in einer gleichzeitig eingereichten US-Patentanmeldung mit dem Titel "Separate Code and Data Contexts: An Architectural Approach to Virtual Text Sharing" von dem Anmelder der vorliegenden Erfindung (Anwaltsakte Nr. 082225.P1176), die hierdurch mittels Bezugnahme aufgenommen wird, gezeigt. Die Datenstrukturen beinhalten eine Kernseitentabelle 410, einen Übersetzungssoftwarepufferspeicher 420 und die TLB 430. Die Kernseitentabelle 410 verwaltet alle physikalischen Seiten, die mit dem physikalischen Speicher verknüpft sind. Der Übersetzungssoftwarepufferspeicher 420 arbeitet im Grunde als ein Cache-Speicher der zuletzt verwendeten Adreßübersetzungen. Dies erhöht die Geschwindigkeit des Übersetzungsschemas und wird vorzugsweise implementiert, obwohl es offensichtlich optional ist. Der TLB 430 ist ein Speicher (z. B. eine Übersetzungstabelle), die durch den Adreßübersetzungssteuerschaltkreis gesteuert wird, um in einer ähnlichen Weise wie der Cache-Speicher zu arbeiten. Der TLB 430 empfängt ein Kennzeichen bzw. Tag eines ausgewählten Übersetzungstabelleneintrages ("TTE") und benutzt Bitabschnitte des TTE-Tags, um festzustellen, ob die physikalische Adresse, die mit der angeforderten virtuellen Adresse verknüpft ist, in dem TLB 430 abgelegt ist.
Immer noch unter Bezugnahme Fig. 4 ist es offensichtlich, daß Ressourcen dupliziert werden, wenn unterschiedliche Prozesse die gleiche Anwendung laufen lassen und auf die gleichen physikalischen Seiten über die gleichen virtuellen Adressen Bezug nehmen. Im Grunde genommen wird durch Feststellen der Anzahl von Prozessen, die ein gemeinsames Segment verwenden und durch Faktorisieren der gemeinsamen Segmente in einem Proxyadreßraum, der durch eine Gruppenkontextzahl "k" identifiziert wird, ein Gruppenprozeß gebildet. Dieser Gruppenprozeß benutzt nur einen TTE, der mit mehreren Prozessen verknüpft ist, so lange wie dieses Adreßübersetzungsschema die folgenden Bedingungen erfüllt, um die genauen Adressierungen zu garantieren. Eine Bedingung ist, daß alle gemeinsam genutzten Segmente für alle Teilnehmer auf derselben virtuellen Adresse abgebildet sein müssen. Dies wird garantieren, daß Adreßübersetzungen vom Virtuellen ins Physikalische für gemeinsam genutzte Segmente für alle Prozesse in der Gruppe identisch sind. Die zweite Bedingung ist, daß der durch die Gruppenkontextnummer adressierte Adreßraum von jedem privaten Adreßraum, der mit der Hauptkontextnummer verknüpft ist, unterschiedlich ist. Mit anderen Worten, eine virtuelle Adresse, die auf ein gemeinsam genutztes Segment in einem Prozeß zugreift, muß auf dasselbe gemeinsam genutzte Segment in allen Prozessen für diese Gruppe zugreifen. Dies hindert einen Prozeß innerhalb der Gruppe, ein privates Segment bei einer virtuellen Adresse abzubilden, wenn der Rest der Gruppe für ein unterschiedlich gemeinsam genutztes Segment ist.
Der Adreßübersetzungssteuerschaltkreis 500, der mit jeden Eintrag des TLB verknüpft ist, beinhaltet in Fig. 5 einen Kontextübereinstimmungsschaltkreis 520, zumindest eine Vergleichseinheit 540 und eine Mehrzahl von logischen Gattern 560 und 570. Der Adreßübersetzungssteuerschaltkreis 500 empfängt Kontextinformationen sowohl von dem Hauptkontextspeicherelement 309a als auch dem Gruppenkontextspeicherelement 309b, die innerhalb der Computerarchitektur implementiert sind. Diese Kontextspeicherelemente 309a und 309b enthalten eine Kontextnummer, die "m" Bits in der Größe ist ("m" ist von willkürlicher Größe). Zusätzlich empfängt der Adreßübersetzungssteuerschaltkreis 500 das TTE-Tag 580, das mit einem bestimmten Prozeß oder einer Gruppe von Prozessen verknüpft ist. Wie gezeigt ist, wird das TTE- Tag 580 modifiziert, um eine Anzahl von Bitfeldern einschließlich, jedoch nicht hierauf begrenzt, eines globalen Bitfeldes 581, eines Kontextauswahlbitfeldes 582, eines Kontextnummerbitfeldes 583 und eines Bitfeldes, das die vorher abgelegte virtuelle Adresse 584 enthält. Vorzugsweise ist das TTE-Tag 230 64 Bit groß ("TAG[63 : 0]"), in dem die vorher abgelegte virtuelle Adresse 42-Bits groß ist ("TAG[41 : 0]"), das Kontextnummernfeld ist 13 Bits groß ("TAG[60-48]"), und die Kontextauswahl- und Globalbitfelder ("TAG[62]" und "TAG[63]") sind Einzelbit groß. Es ist offensichtlich, daß die Felder des TTE-Tags 230 abhängig von einer gewählten Computerarchitektur andere Bitgrößen haben können.
Der Kontextübereinstimmungsschaltkreis 520 ist derart konfiguriert, daß er eine Kontextidentifikationsnummer, die in dem Kontextnummernbitfeld 582 ("r" Bits in der Größe) in dem TTE-Tag 580 enthalten ist, entweder mit der Kontextnummer, die in dem Hauptkontextspeicherelement 309a enthalten ist, oder dem Gruppenkontextspeicherelement 309b vergleichen kann. Das Kontextauswahlbit 582 wählt dynamisch aus, welche Kontextnummer mit der Kontextidentifikationsnummer von dem TTE-Tag 580 verglichen wird, nämlich ob die Kontextnummer von dem Hauptkontextspeicherelement 309a (wenn das Kontextauswahlbit 582 inaktiv ist) oder von dem Gruppenkontextspeicherelement 309b (wenn das Kontextauswahlbit 582 aktiv ist) erhalten wird. Wenn die vorher abgelegte virtuelle Adresse 584 mit "shared" (gemeinsam genutzten) Seiten verknüpft ist, lädt die Betriebssystemsoftware ein aktives Kontextauswahlbit 582. Andernfalls, wenn die vorher abgelegte virtuelle Adresse 584 mit einer "non-shared" (nicht gemeinsam genutzten) Seite verknüpft ist, ist das Kontextauswahlbit 582 inaktiv.
Wenn ein Kontextübereinstimmungsschaltkreis 520 bestimmt, daß die Kontextnummern übereinstimmen, gibt er ein aktives Kontextübereinstimmungssignal in einen ersten Eingang eines ersten logischen Gatters 560 ein. Das erste logische Gatter 560 arbeitet als ein ODER- Gatter. Andernfalls wird ein inaktives Kontextübereinstimmungssignal zu dem ersten Eingang des ersten logischen Gatters 560 übertragen. Zusätzlich wird das globale Bit 581 in einen zweiten Eingang des ersten logischen Gatters 560 eingegeben, da bestimmte Übersetzungen kontextunabhängig sein können. Beispielsweise liefert das globale Bit 581 dem Betriebssystem einen Mechanismus, um einen einzelnen TTE für sich selbst zu verwenden, da alle Prozesse den Betriebssystemkern an der gleichen virtuellen Adresse in ihrem Adreßraum abbilden. Diese Architektur wird jedoch weniger häufig verwendet, da den Betriebssystemen nun eine getrennte Schutzdomäne zugewiesen ist, wodurch dem Betriebssystem erlaubt wird, eine größere virtuelle Adresse zu haben. Da das globale Bit 581 nicht in vielen gegenwärtigen Architekturen verwendet werden kann, ist seine Verwendung für die Adressierungsarchitektur optional.
Wenn einer der Eingänge des ersten logischen Gatters 560 ein aktives Signal empfängt, überträgt das erste logische Gatter 560 ein aktives Signal zu einem ersten Eingang eines zweiten logischen Gatters 570. Selbstverständlich wird, wenn das globale Bit 581 nicht von der Adressierungsarchitektur verwendet wird, das logische Gatter 560 entfernt, und der Ausgang des Kontextübereinstimmungsschaltkreises 520 kann in dieser Ausführungsform zu dem zweiten logischen Gatter 570 geleitet werden. Das zweite logische Gatter 570 arbeitet vorzugsweise als ein UND-Gatter. Ein zweiter Eingang des zweiten logischen Gatters 570 ist mit einem Ausgang einer Vergleichseinheit 540 verbunden, die die vorher abgelegte virtuelle Adresse, die in dem TTE-Tag enthalten ist, mit der angeforderten virtuellen Adresse, die von dem Prozessor zur Verfügung gestellt wird, vergleicht. Wenn diese virtuellen Adressen identisch sind, was anzeigt, daß das TTE die korrekte Übersetzungsinformation enthält, gibt die Vergleichseinheit 540 ein aktives Vergleichssignal an den zweiten Eingang des zweiten logischen Gatters 570 aus. Dies veranlaßt das zweite logische Gatter 570, ein Übersetzungs-"Treffer"-Signal an den Prozessor auszugeben, um anzuzeigen, daß die Adreßübersetzung von dem TLB unterstützt werden kann. Andernfalls, wenn das erste logische Gatter 560 (oder der Kontextübereinstimmungsschaltkreis bei Fehlen des globalen Bits) ein inaktives Signal erzeugt oder die Vergleichseinheit 540 ein inaktives Signal erzeugt, gibt der Adreßübersetzungsschaltkreis 500 ein Übersetzungs-"Fehler"-Signal aus, das anzeigt, daß die Übersetzung nicht im TLB enthalten ist, so daß der Zugriff auf die Kernseitentabelle notwendig ist.
In den Fig. 6A und 6B sind anschauliche Ausführungsformen des Kontextübereinstimmungsschaltkreises 520 gezeigt. In Fig. 6A ist der Kontextübereinstimmungsschaltkreis 520 als eine Multiplexeinheit 521 und eine Vergleichseinheit 522 gezeigt. Die Multiplexeinheit 521 weist "r"-Dualeingangsmultiplexer auf, die als Eingänge die Kontextnummern des Hauptkontextspeicherelemente 309a und des Gruppenkontextspeicherelementes 309b und ein ausgewähltes Signal basierend auf dem Bitwert des Kontextauswahlbits des TTE-Tags. Es können jedoch andere Implementationen abhängig von der Bitgröße des Kontextauswahlfeldes und der Anordnung und Charakteristiken der Multiplexer benutzt werden. Die Vergleichseinheit 522 ist als ein Dualeingangvergleicher gezeigt, obgleich andere Komponenten erhältlich sind.
In dieser Ausführungsform wird, welche Kontextnummer auch immer gemäß des Kontextauswahlbits ausgewählt wird, diese in einen ersten Eingang der Vergleichseinheit 522 eingegeben. Die Kontextidentifikationsnummer, die in dem TTE-Tag enthalten ist, wird in einen zweiten Eingang der Vergleichseinheit 522 eingegeben, und diese Werte werden verglichen. Wenn sie identisch sind, gibt die Vergleichseinheit 522 das aktive Vergleichssignal in den ersten Eingang des ersten logischen Gatters 560 ein. Andernfalls gibt sie das inaktive Vergleichssignal zu dem ersten logischen Gatter 560 aus.
In Fig. 6B ist eine andere Ausführungsform des Kontextübereinstimmungsschaltkreises gezeigt. Darin werden die Kontextnummern von sowohl dem Gruppenkontextspeicherelement als auch dem Hauptkontextspeicherelement in die ersten Eingänge der Vergleichseinheiten 530 bzw. 531 eingegeben. Diese Kontextnummern werden parallel mit der Kontextidentifikationsnummer, die von dem TTE-Tag zur Verfügung gestellt wird, verglichen. Im Ergebnis erzeugen die Vergleichseinheiten 530 und 531 jeweils Vergleichssignale, die in einen ersten Eingang eines ersten und zweiten logischen Übereinstimmungsgatters 532 und 533 eingegeben, die jeweils als ein UND-Gatter funktionieren. Das erste logische Übereinstimmungsgatter 532 empfängt als einen zweiten Eingang den Kontextauswahlbitwert von dem TTE-Tag. Das zweite logische Übereinstimmungsgatter 533 empfängt als einen zweiten Eingang das Komplement des Kontextauswahlbits, da der Bitwert des Auswahlbits durch ein Invertiergatter 534 invertiert wird. Somit gibt nur eines der ersten und zweiten logischen Übereinstimmungsgatter 532 und 533 ein aktives Signal an das erste logische Gatter 560 von Fig. 5 aus. Deshalb erfordert das erste logische Gatter 560 für diese Ausführungsform drei Eingänge, wobei es als ein ODER-Gatter mit drei Eingängen funktioniert, wenn das globale Bit verwendet wird, oder als ein Zweieingangs- ODER-Gatter funktioniert, falls es nicht verwendet.
Der Vorteil, der mit der zweiten Ausführungsform des Kontextübereinstimmungsschaltkreises verbunden ist, ist mit der Reduzierung der Menge der Logiken innerhalb des Adreßübersetzungssteuerschaltkreises verbunden. In diesem Fall werden ein n-Bit-Vergleicher und ein 2 Bit-Multiplexer anstelle eines n-Bit-Multiplexers benötigt, der schwieriger zu implementieren ist. Zusätzlich können die Vergleiche parallel durchgeführt werden, was die Gesamtgatterverzögerung des Systems reduziert.
Somit wurde ein verbessertes Adressierungsschema beschrieben. Dem Fachmann ergeben sich alternative Ausführungsformen der Erfindung. Die bevorzugten Ausführungsformen wurden aus anschaulichen Gründen verwendet und dürfen nicht als Begrenzung des Schutzbereiches der Erfindung angesehen werden.

Claims

1. Ein Adreßübersetzungssystem, das aufweist:

einen Übersetzungsvorgriffspufferspeicher bzw. translation look-asidebuffer (TLB) (308, 430), der eine Übersetzungstabelle beinhaltet mit zumindest einem Übersetzungstabelleneintrag, der eine vorher abgelegte virtuelle Adresse (584) und eine Kontextidentifikationsnummer (583) und ein Kontextauswahlbit (582) beinhaltet, und

einen Steuerkreis (500) für die Adreßübersetzung, der beinhaltet:

eine Mehrzahl von Kontextspeicherelementen, die ein erstes Kontextspeicherelement (309a), um eine erste Kontextnummer zu umfassen, und ein zweites Kontextspeicherelement (309b), um eine zweite Kontextnummer zu umfassen, beinhalten, und

einen Schaltkreis, der mit der Mehrzahl von Kontextspeicherelementen verbunden ist, wobei der Schaltkreis dafür ausgelegt ist, eine, die erste oder die zweite Kontextnummer ausschließlich in Antwort auf das Kontextauswahlbit auszuwählen und der so konfiguriert ist, daß er ein Treffersignal für die Übersetzung ausgibt, um anzuzeigen, daß der Übersetzungsvorgriffspufferspeicher gegenwärtig eine physikalische Adresse ablegt entsprechend einer angeforderten virtuellen Adresse, wenn (i) die Kontextidentifikationsnummer mit der ausgewählten ersten oder zweiten Kontextnummer übereinstimmt und (ii) die vorher abgelegte virtuelle Adresse mit der angeforderten virtuellen Adresse übereinstimmt.

2. Adreßübersetzungssystem gemäß Anspruch 1, in dem der Schaltkreis des Steuerkreises (500) für die Adreßübersetzung weiterhin aufweist:

einen Schaltkreis (520) für die Kontextübereinstimmung, der derart konfiguriert ist, daß er die erste und zweite Kontextnummer (309a, 309b) und die Kontextidentifikationsnummer empfängt und zumindest ein Signal für die Kontextübereinstimmung ausgibt, das anzeigt, ob die Kontextidentifikationsnummer (533) mit der ausgewählten ersten oder zweiten Kontextnummer übereinstimmt.

3. Adreßübersetzungssystem gemäß Anspruch 1 oder Anspruch 2, in dem der Schaltkreis des Steuerkreises für die Adreßübersetzung aufweist:

eine Vergleichseinheit (540), die derart konfiguriert ist, daß sie die abgefragte virtuelle Adresse mit der vorher abgelegten virtuellen Adresse vergleicht und ein Vergleichssignal ausgibt, das anzeigt, ob die vorher abgelegte virtuelle Adresse mit der abgefragten virtuellen Adresse übereinstimmt.

4. Adreßübersetzungssystem nach Anspruch 2 oder Anspruch 3, soweit von Anspruch 2 abhängig, in dem der Schaltkreis des Steuerkreises für die Adreßübersetzung aufweist:

eine logische Einheit (570), die mit dem Schaltkreis für die Kontextübereinstimmung und der Vergleichseinheit verbunden ist, wobei die logische Einheit derart konfiguriert ist, daß sie das Treffer-Signal für die Übersetzung ausgibt, wenn das Signal für die Kontextübereinstimmung anzeigt, daß die Kontextidentifikationsnummer mit der ausgewählten Kontextnummer übereinstimmt und das Vergleichssignal anzeigt, daß die vorher abgelegte virtuelle Adresse mit der angeforderten virtuellen Adresse übereinstimmt.

5. Adreßübersetzungssystem nach Anspruch 2 oder den Ansprüchen 3 oder 4, soweit von Anspruch 2 abhängig, in dem der Schaltkreis für die Kontextübereinstimmung des Steuerkreises (500) für die Adreßübersetzung aufweist:

eine Multiplexingeinheit (521), die derart konfiguriert ist, daß sie die erste Kontextnummer, die zweite Kontextnummer und ein Kontextauswahlbit von dem zumindest einen Übersetzungstabelleneintrag als Eingangswerte empfängt, und

eine Vergleichseinheit (522), die derart konfiguriert ist, daß sie einen Ausgangswert der Multiplexingeinheit empfängt und mit der Kontextidentifikationsnummer von dem zumindest einen Übersetzungstabelleneintrag vergleicht.

6. Steuerschaltkreis für die Adreßübersetzung nach Anspruch 2 oder den Ansprüchen 3 oder 4, soweit von Anspruch 2 abhängig, wobei der Schaltkreis für die Kontextübereinstimmung des Steuerkreises (500) für die Adreßübersetzung beinhaltet:

eine erste Vergleichseinheit (530), die derart konfiguriert ist, daß sie (i) die erste Kontextnummer empfängt und mit der Kontextidentifikationsnummer vergleicht und (ii) ein erstes Vergleichssignal ausgibt, das anzeigt, ob die erste Kontextnummer mit der Kontextidentifikationsnummer übereinstimmt,

ein erstes logisches Übereinstimmungsgatter (532), das derart konfiguriert ist, daß es (i) das erste Vergleichssignal und ein Kontextauswahlbit als Eingangswerte empfängt und (ii) ein erstes Kontextübereinstimmungssignal an die logische Einheit ausgibt und

eine zweite Vergleichseinheit (531), die derart konfiguriert ist, daß sie (i) die zweite Kontextnummer empfängt und mit der Kontextidentifikationsnummer vergleicht und (ii) ein zweites Vergleichssignal ausgibt, das anzeigt, ob die zweite Kontextnummer mit der Kontextidentifikationsnummer übereinstimmt,

einen Invertierer (534), der derart konfiguriert ist, daß er das Kontextauswahlbit empfängt und invertiert, und

ein zweites logisches Übereinstimmungsgatter (533), das derart konfiguriert ist, daß es (i) das zweite Vergleichssignal und das Komplement des Kontextauswahlbits als Eingangswerte empfängt und (ii) ein zweites Kontextübereinstimmungssignal an die logische Einheit ausgibt.

7. Adreßübersetzungssystem nach Anspruch 4 oder den Ansprüchen 5 oder 6, soweit von Anspruch 4 abhängig, in dem die logische Einheit des Steuerkreises für die Adreßübersetzung beinhaltet:

ein erstes logisches Gatter (560), das derart konfiguriert ist, daß es (i) das erste und zweite Kontextübereinstimmungssignal als Eingangswerte empfängt und (ii) ein erstes logisches Ausgangssignal erzeugt, wenn eines, das erste oder das zweite Kontextübereinstimmungssignal aktiv ist und

ein zweites logisches Gatter (570), das derart konfiguriert ist, daß es (i) das erste logische Ausgangssignal und das Vergleichssignal als Eingangswerte empfängt und (ii) das Übersetzungs-Treffer-Signal ausgibt, wenn das erste logische Ausgangssignal anzeigt, daß die Kontextidentifikationsnummer mit der ersten oder der zweiten Kontextnummer übereinstimmt und das Vergleichssignal anzeigt, daß die vorher abgelegte virtuelle Adresse mit der abgefragten virtuellen Adresse übereinstimmt.

8. Adreßübersetzungssystem nach Anspruch 4 oder nach den Ansprüchen 5 oder 6, soweit von Anspruch 4 abhängig, in dem die logische Einheit des Steuerkreises (500) für die Adreßübersetzung beinhaltet:

ein erstes logisches Gatter (560), das derart konfiguriert ist, daß es (i) das erste und zweite Kontextübereinstimmungssignal und ein globales Bit (581) von dem zumindest einen Übersetzungstabelleneintrag als Eingangswerte empfängt und (ii) ein erstes logisches Ausgangssignal erzeugt, das anzeigt, daß eine der Mehrzahl von Bedingungen erfüllt ist, wobei die Mehrzahl von Bedingungen beinhaltet, daß die Kontextidentifikationsnummer äquivalent zu der ausgewählten Kontextnummer ist und eine Übersetzung, die mit der angefragten virtuellen Adresse verknüpft ist, kontextunabhängig ist, und

ein zweites logisches Gatter (570), das derart konfiguriert ist, daß es (i) das erste logische Ausgangssignal und das Vergleichssignal als Eingangswerte empfängt und (ii) das Übersetzungs-Treffer-Signal ausgibt, wenn das erste logische Ausgangssignal anzeigt, daß eine der Mehrzahl von Bedingungen erfüllt ist und das Vergleichssignal anzeigt, daß die vorher abgelegte virtuelle Adresse mit der angefragten virtuellen Adresse übereinstimmt.

9. Verfahren zur Übersetzung einer virtuellen Adresse von einer elektronischen Vorrichtung in eine physikalische Adresse durch die Verwendung eines Übersetzungsvorgriffspufferspeichers (308, 430), wobei das Verfahren aufweist:

Einladen einer ersten Kontextnummer in ein primäres Kontextspeicherelement (309a),

Einladen einer zweiten Kontextnummer in ein Kontextgruppenspeicherelement (309b),

Beziehen eines Kennzeichenabschnittes eines Übersetzungstabelleneintrags einer Übersetzungstabelle des Übersetzungsvorgriffspufferspeichers, der mit der virtuellen Adresse verknüpft ist, wobei der Kennzeichenabschnitt ein Kontextauswahlbit (582), eine Kontextidentifikationsnummer (583) und eine vorher abgelegte virtuelle Adresse (584) beinhaltet,

Auswählen der ersten oder der zweiten Kontextnummer ausschließlich in Antwort auf das Kontextauswahlbit,

Vergleichen der ausgewählten ersten oder der zweiten Kontextnummer, mit der Kontextidentifikationsnummer,

Vergleichen der vorher abgelegten virtuellen Adresse mit der virtuellen Adresse und

Übertragen eines Übersetzungs-Treffer-Signales, vorausgesetzt, daß (i) die ausgewählte erste oder zweite Kontextnummer, mit der Kontextidentifikationsnummer übereinstimmt und (ii) die vorher abgelegte virtuelle Adresse mit der virtuellen Adresse übereinstimmt.

10. Verfahren nach Anspruch 9, das weiterhin aufweist:

Übertragen eines Übersetzungs-Fehler-Signales, vorausgesetzt, daß (i) die ausgewählte Kontextnummer, die erste oder die zweite Kontextnummer, nicht mit der abgelegten Kontextnummer übereinstimmt oder (ii) die abgelegte virtuelle Adresse nicht mit der virtuellen Adresse übereinstimmt.

11. Verfahren nach Anspruch 9 oder Anspruch 10, in dem die Auswahl von der ersten oder der zweiten Kontextnummer ausschließlich in Antwort auf das einzelne Kontextauswahlbit beinhaltet:

das Bestimmen eines Zustandes des Kontextauswahlbits (582) und

das Auswählen der zweiten Kontextnummer, wenn das Kontextauswahlbit aktiv ist und alternativ dazu das Auswählen der ersten Kontextnummer, wenn das Kontextauswahlbit inaktiv ist.