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DE112005003863B3 - Verwalten von Prozessorressourcen während Architekturereignissen - Google Patents

Verwalten von Prozessorressourcen während Architekturereignissen Download PDF

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DE112005003863B3
DE112005003863B3 DE112005003863.7T DE112005003863T DE112005003863B3 DE 112005003863 B3 DE112005003863 B3 DE 112005003863B3 DE 112005003863 T DE112005003863 T DE 112005003863T DE 112005003863 B3 DE112005003863 B3 DE 112005003863B3
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DE
Germany
Prior art keywords
processor
asid
tlb
address space
ptes
Prior art date
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Expired - Lifetime
Application number
DE112005003863.7T
Other languages
English (en)
Inventor
Jason Brandt
Sanjoy K. Mondal
Richard Uhlig
Gilbert Neiger
Robert George
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
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Abstract

Prozessor (401) aufweisend:Adressraum-Steuerregister (405) zum Speichern einer Mehrzahl von Steuerbits, aufweisend ein Physikalische-Adresse-Erweiterungsbit und ein Keine-Ausführung-Bit;einen Übersetzungspuffer, TLB (403), zum Speichern einer Mehrzahl von Seitentabelleneinträgen, PTEs (310; 35, 45), zum Übersetzen von virtuellen Adressen in physikalische Adressen von Speicherseiten und Adressraumidentifizieren (ASIDs), wobei ein ASID vorgesehen ist, um einen Adressraum (30, 40) zu identifizieren, der mit entsprechenden PTEs (310; 35, 45) assoziiert ist, wobei der ASID mit einem Wert eines aktuellen ASID übereinstimmt, wenn die entsprechenden PTEs (310; 35, 45) in den TLB (403) geladen sind; undein Aktueller-ASID-Register zum Speichern des aktuellen ASID, wobei das Aktueller-ASID-Register aktualisiert wird bei einem Kontextwechsel (55) in einen anderen Adressraum (30, 40);wobei in Reaktion auf den Kontextwechsel (55) und basierend auf ASIDs der PTEs (310; 35, 45) und des aktuellen ASID, der im Aktueller-ASID-Register gespeichert ist, der Prozessor (401) entweder beliebige PTEs (310; 35, 45) des TLB (403) nicht invalidiert oder einen oder mehrere PTEs (310; 35, 45) des TLB (403) selektiv invalidiert; undwobei basierend auf einem Befehl zum Invalidieren von TLB (403) Einträgen entsprechend einer spezifizierten Adresse (300) der Prozessor (401) beliebige TLB (403) Einträge, die dieser Adresse (300) entsprechen ungeachtet ihrer ASID entleert.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft im allgemeinen Datenverarbeitungssysteme und genauer die Verarbeitung in verschiedenen Kontexten mit Hilfe eines Prozessors.
  • Viele derzeitige Computersysteme benutzen virtuelle Speichersysteme, um Speicher zu verwalten und verschiedenen Prozessen zuzuweisen, welche innerhalb des Systems ablaufen, wobei diese jedem Prozeß, der auf dem System abläuft, ermöglichen zu arbeiten, als ob er den gesamten Bereich von Adressen steuert, die von dem System bereitgestellt werden. Das Betriebssystem (OS) bildet den virtuellen Adreßraum für jeden Prozeß auf den tatsächlichen physikalischen Adreßraum für das System ab. Das Abbilden einer physikalischen Adresse auf eine virtuelle Adresse wird in der Regel durch die Benutzung von Seitentabellen verwaltet.
  • Die Prozessorleistung wird durch eine mehrstufige Pipelinearchitektur verbessert, in der verschiedene Pipelineressourcen wie Caches, Puffer, Anordnungen und dergleichen benutzt werden können, um Befehle effizient auszuführen. Eine solche Pipelineressource, welche die Benutzung virtueller Speichersysteme verbessert, ist ein Adreßumsetzungsspeicher (TLB). Ein TLB ist ein relativ kleiner Speicherabschnitt in einer Prozessorpipeline, der einen Teil der virtuellen Adresse des Systems in physikalischen Adreßumsetzungen zwischenspeichert. Spezifisch werden einige wenige Elemente des Umsetzungssatzes in dem TLP gespeichert, auf den der Prozessor äußerst schnell zugreifen kann. Verschiedene TLBs können in einem System existieren. Zum Beispiel können für Befehle und Daten getrennte TLBs existieren (jeweils ein Befehls-TLB (iTLB) und ein Daten-TLB (dTLB). Darüber hinaus kann in bestimmten Systemen ein dTLB auf zweiter Ebene (STLB) vorhanden sein.
  • Wenn eine Umsetzung für eine bestimmte virtuelle Adresse nicht in dem TLB vorhanden ist, tritt ein „Umsetzungs-Fehltreffer“ auf und die Adreßumsetzung wird mit Hilfe allgemeinerer Mechanismen gelöst. Diese Verarbeitung wird fortgesetzt, bis eine Kontextumschaltung eintritt.
  • Eine Kontextumschaltung kann eintreten, wenn ein Mehrprozeß-OS mit der Ausführung eines Prozesses (zum Beispiel einer Anwendung) aufhört und mit der Ausführung eines anderen beginnt. Wenn eine Kontextumschaltung eintritt, werden Seitentabellen, die ein Seitenverzeichnis und eine Seitentabelle für den neuen Prozeß aufweisen, geladen und der TLB und andere Pipelineressourcen müssen entleert werden. Entleert bedeutet, daß die Inhalte der Ressourcen gelöscht werden.
  • Bestimmte Systeme können eine virtuelle Maschinen (VM)-Umgebung zum Einsatz bringen, in welcher eine virtuelle Maschinenüberwachung (VMM) einer anderen Software die Abstraktion einer oder mehrerer virtueller Maschinen bereitstellt. Jede VM kann als eine unabhängige Plattform fungieren, welche ihre eigenes „Gastbetriebssystem“ (das heißt, ein OS, das von der VMM gehostet wird) und andere Software betreibt, die kollektiv als eine Gastsoftware (oder einfach als ein „Gast“) bezeichnet wird. Die Gastsoftware nimmt an, daß sie betrieben wird, als ob sie auf einem zweckbestimmten Computer läuft und nicht auf einer virtuellen Maschine. Dementsprechend nimmt die Gastsoftware an, daß sie verschiedene Ereignisse steuert und zu Hardwareressourcen wie prozessorresidenten Ressourcen, Ressourcen, die in dem Speicher angeordnet sind, und Ressourcen, die auf der zugrundeliegenden Hardwareplattform angeordnet sind, Zugang hat.
  • In einer virtuellen Maschinenumgebung hat die VMM im allgemeinen die endgültige Kontrolle über diese Ereignisse und Hardwareressourcen, um einen angemessenen Betrieb der Gastsoftware und Schutz vor und zwischen Gastsoftware bereitzustellen, die auf unterschiedlichen virtuellen Maschinen läuft. Um dies zu erreichen, erhält die VMM in der Regel die Steuerung (das heißt, führt eine Kontextumschaltung durch), wenn die Gastsoftware auf eine geschützte Ressource zugreift oder wenn andere Ereignisse (wie Unterbrechungen oder Ausnahmen) eintreten.
  • Kontextumschaltungen in einer VM oder anderen Umgebung verursachen eine bedeutende Systemverwaltungszeit in modernen Mikroprozessoren. Diese Systemverwaltungszeit wird durch große TLBs auf zweiter Ebene verschärft, die bei jeder Kontextumschaltung entleert und neu geladen werden müssen. Folglich kann diese Systemverwaltungszeit die Leistung negativ beeinflussen, insbesondere in Systemen mit vielen aktiven Kontexten. Deshalb besteht ein Bedarf an einer effizienteren Verwaltung von Pipelineressourcen bei Kontextumschaltungen.
  • DE 100 84 753 T5 offenbart ein Verfahren und eine Einrichtung zum Abbilden virtueller Speicherräume. Ein Ausführungsbeispiel der offenbarten Einrichtung weist einen Bereichsregistersatz (region register file) und eine Virtuelle-Seitentabelle-Nachschlageschaltung auf. Der Bereichsregistersatz stellt einen Bereichsidentifizierer für eine virtuelle Adresse in dem virtuellen Speicherraum zur Verfügung. Die virtuelle Adresse enthält eine virtuelle Bereichsnummer und eine virtuelle Seitennummer. Die Virtuelle-Seitentabelle- Nachschlageschaltung ist mit dem Bereichsregistersatz gekoppelt, um eine virtuelle Adresse eines Seitentabelleneintrags (PTE —page table entry) aus virtuellen Adressparametern zu erzeugen. Die virtuellen Adressparameter schließen die virtuelle Adresse ein.
  • DE 103 57 804 A1 offenbart ein Verfahren zum Erweitern der Steuermöglichkeiten für Speicherzugriffe. Bei dem Verfahren wird zunächst festgestellt, dass eine Modifikation des Inhalts einer aktiven Adressübersetzungsdatenstruktur erforderlich ist. Dann wird ein Eintrag in der aktiven Adressübersetzungsdatenstruktur derart modifiziert, dass er einem entsprechenden Eintrag in einer Gast-Adressübersetzungsdatenstruktur entspricht. Während der Modifikation wird ein Bitfeld, das einen oder mehrere Zugriffssteuerindikatoren einschließt, in dem Eintrag der aktiven Adressübersetzungsdatenstruktur nicht mit entsprechenden Daten aus der Gast- Adressübersetzungsdatenstruktur überschrieben.
  • EP 1 296 333 A2 offenbart eine Content Addressable Memory (CAM), die mehrere CAM-Zellen enthalten kann. Jede CAM-Zelle ist so konfiguriert, dass sie eine Ausgabe erzeugt, die angibt, ob ein entsprechendes Eingangsbit und das in dieser CAM-Zelle gespeicherte Bit übereinstimmen. Eine Schaltung ist so konfiguriert, dass sie die Ausgänge mit der logischen Operation UND bearbeitetet und einen Trefferausgang erzeugt. Eine erste Vergleichsleitungsgeneratorschaltung ist konfiguriert, um einen ersten Impuls zu erzeugen, der auf ein Taktsignal und ein Datensignal anspricht, und eine zweite Vergleichsleitungsgeneratorschaltung ist konfiguriert, um einen zweiten Impuls zu erzeugen, der auf das Taktsignal und das Komplement des Datensignals anspricht. Ein CAM kann eine Schaltung enthalten, die konfiguriert ist, um einen Impuls zu erzeugen, der einen Treffer in einem Eintrag des CAM anzeigt, und eine Latch-Schaltung, die konfiguriert ist, um den Impuls zu erfassen, der auf das erste Taktsignal anspricht, und konfiguriert ist, um auf das zweite Taktsignal zu löschen. Ein erstes CAM kann einen Wert in jedem Eintrag speichern und kann ferner ein Vergleichsergebnis speichern. Ein zweites CAM kann Einträge enthalten, die den Einträgen in dem ersten CAM entsprechen, und jeder Eintrag kann gekoppelt sein, um die Anzeige des Vergleichsergebnisses von dem entsprechenden Eintrag des ersten CAM zu empfangen, und ist konfiguriert, ein zweites Vergleichsergebnis zu erzeugen, das das erste Vergleichsergebnis enthält.
  • Die Erfindung ist definiert im Hauptanspruch 1 und nebengeordneten Anspruch 8. Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • Figurenliste
    • 1 ist eine lineare Adreßumsetzung gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2 ist ein Blockdiagramm eines Abschnitts eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3 ist ein Flußdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4 ist ein Flußdiagramm eines Verfahrens gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
    • 5 ist ein Flußdiagramm eines Verfahrens gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung.
    • 6 ist ein Blockdiagramm eines repräsentativen Computersystems gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Ausführliche Beschreibung
  • In verschiedenen Ausführungsformen der vorliegenden Erfindung können Pipelineressourcen oder Strukturen wie TLBs, Ablaufverfolgungs-Caches (TC), Zweigvorhersageeinheits- (BPU) - Anordnungen, Minitags und dergleichen eine Vielzahl von Adreßräumen unterstützen. Wie hier verwendet, bezieht sich der Ausdruck „Adreßraum“ auf einen Satz von Adressen im Speicher, die einer gegebenen Anwendung (zum Beispiel einem Kontext) entsprechen.
  • In verschiedenen Ausführungsformen können die Adreßräume durch eine Kombination von Architektursteuerregistern gesteuert werden (zum Beispiel Steuerregister 3, das ein Seitenverzeichnis-Basisregister (CR3.PDBR), ein Cachedeaktivierungsbit auf Seitenebene (PCD), ein Durchschreibebit auf Seitenebene (PWT); Steuerregister 0, das ein Seitenwechselbit (CR0.PG) aufweist; ein Schutzaktivierungsbit (CR0.PE); Steuerregister 4, das ein Seitengrößenerweiterungsbit (CR4.PSE) und ein globales Seitenaktivierungsbit und ein physikalisches Adreßerweiterungsbit (CR4.PGE und PAE) aufweist, ein Langmodus-Adressierungsbit (EFER.LMA) mit erweitertem Merkmalsaktivierungsregister und ein Nichtausführungsbit (EFER.NXE)), um linear-physikalische Umsetzungen zu bestimmen oder zu beeinflussen.
  • In verschiedenen Ausführungsformen können Adreßraumkennungen (ASIDs) benutzt werden, um lineare Adressen in verschiedenen Pipelineressourcen mit einem Zeiger zu dem Kontext zu vermehren, mit dem sie assoziiert sind. Wie hier verwendet, kann eine „Adreßraumkennung“ jede beliebige Zahl, Code oder andere Notation sein, welche einen oder mehrere Adreßräume identifiziert, mit denen sie assoziiert ist. In einer Ausführungsform können ASIDs mit Hilfe einer Zweibit-ASID (das heißt, vier Adreßraumkontexte) pro Faden umgesetzt werden, obwohl der Schutzbereich der vorliegenden Erfindung nicht darauf beschränkt ist. Dies ermöglicht einer Vielzahl von Anwendungskontexten, Pipelinestrukturen gemeinsam zu benutzen, wodurch die Kontextumschaltungs-Systemverwaltungszeit verringert wird. Wenn zum Beispiel eine Kontextumschaltung auftritt, kann der derzeitige ASID-Wert verändert werden und die Pipelinestrukturen werden nicht entleert. In ähnlicher Weise kann in einer bestimmten Ausführungsform eine Fadenkennung (Faden-ID) bereitgestellt werden, um einen gegebenen Prozessorfaden für einen entsprechenden Adreßraum zu identifizieren.
  • Verschiedene Architekturereignisse können eine selektive Entleerung der TLBs gemäß Ausführungsformen der vorliegenden Erfindung bewirken. Diese Ereignisse weisen zum Beispiel einen Befehl Übertragen an CR3 (MOV-to-CR3); Verändern von CR0-Seitenmodusbits; CR0.PE und CR0.PG und EFER.LMA; Verändern von CR4-Seitenmodusbits; VM-Eingang/- Ausgang; und eine 32-Bit-Kontextumschaltung (falls die Seitenmodusbits in CR0 oder CR4 verändert werden) auf. In bestimmten Ausführungsformen können ein MOV-to-CR3-Vorgang oder ein VMEntry-/VMExit-Ereignis die ASID verändern/erhöhen.
  • Viele Pipelinestrukturen sind linear markiert oder indexiert. In verschiedenen Ausführungsformen können ASIDs die lineare Adresse in diesen Pipelineressourcen mit einem Zeiger auf den entsprechenden Adreßraum erhöhen. In solchen Ausführungsformen kann der Mikroprozessor ein derzeitiges globales ASID-Register verwalten, das aktualisiert wird, wenn ein neuer Adreßraum geschaffen wird oder wenn zu einem anderen, vorher gesehenen Adreßraum gewechselt wird. TLB-Einfügungen können mit dem derzeitigen ASID-Wert erweitert werden und TLB-Durchsuchungen stimmen nur dann überein, wenn der ASID-Tag mit dem derzeitigen ASID-Wert übereinstimmt. Wenn eine Kontextumschaltung (zum Beispiel ein MOV-to-CR3 oder VM-Eingang/-Ausgang) einen Adreßraumwechsel auslöst, kann der Mikroprozessor zu einem anderen ASID-Wert umschalten, der für den neuen Adreßraum steht, statt die TLBs und andere Pipelinestrukturen zu entleeren. In bestimmten Ausführungsformen kann entweder kein Entleeren von Einträgen oder ein selektives Entleeren einiger oder aller Einträge, die einem spezifischen Adreßraum entsprechen, eine wesentliche Leistungssteigerung für Umgebungen mit Mehrfachkontexten bereitstellen.
  • Mit Bezug auf 1 ist eine lineare Adreßumsetzung gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt, welche 64-Bit-Adreßumsetzungen unterbringt. Wie in 1 dargestellt, kann eine Seite in einem Speicher 240 mit Hilfe einer linearen Adresse 300 adressiert werden. Wie dargestellt, weist die lineare Adresse 300 eine Anzahl von Feldern auf, um eine Seitenwechselstruktur auf Ebene vier zu indexieren, um auf eine physikalische Adresse in dem Speicher 240 zuzugreifen. Ein Versatzfeld (Bits 0 bis 11) wird benutzt, um die physikalische Adresse innerhalb einer Seite des Speichers 240 zu adressieren. Ein Seitentabelleneintrag (Bits 12 bis 20) adressiert einen Seitentabelleneintrag in einer Seitentabelle (PT) 310. Ein Seitenverzeichniseintrag (Bits 21 bis 29) adressiert einen Seitenverzeichniseintrag in einem Seitenverzeichnis (PD) 320. Ein Seitenverzeichniszeiger (Bits 30 bis 38) adressiert einen Seitenverzeichniszeiger-Eintrag in einer Seitenverzeichniszeiger-Tabelle (PDPT) 330. Schließlich adressiert ein Seitenabbildungszeiger auf Ebene vier (PML4) (Bits 39 bis 47) einen PML4-Eintrag in einem PML4 340. Auf die Basis von PML4 340 kann mit Hilfe eines Zeigers in CR3 zugegriffen werden. Auf diese Weise kann eine lineare 64-Bit-Adresse benutzt werden, um eine Seitenwechselstruktur auf Ebene vier umzusetzen, um auf eine physikalische Adresse zuzugreifen.
  • In verschiedenen Ausführungsformen kann ein TLB gemäß einer Ausführungsform physikalische Adressen (Tag-Adressen) und assoziierte gültige Faden-ID- und ASID-Bits zusammen mit entsprechenden linearen und physikalischen Adressen aufweisen. TLB-Einträge weisen ein ASID-Feld in ihrem Tag auf, das den Adreßraum anzeigt, dem sie entsprechen. Dieses ASID-Feld enthält den Wert der derzeitigen ASID, wenn dieser TLB-Eintrag geladen wurde. Da sich ein ASID-Feld in dem Tag der TLB-Einträge befindet, wird ein TLB-Eintrag nur dann getroffen, wenn der derzeitige ASID-Wert mit dem ASID-Feld in diesem TLB-Eintrag übereinstimmt.
  • Bei einem Adreßraumwechsel (das heißt, Kontextumschaltung) kann ein Mikrocode Information über den derzeitigen Adreßraum/ASID (CR3-, CR0- und CR4-Seitenwechselbits, LMA) in einem Notizblockspeicher speichern und kann den neuen Adreßraum mit der gespeicherten Adreßrauminformation jeder ASID vergleichen. Wenn kein gespeicherter Adreßraum /ASID mit dem neuen Adreßraum übereinstimmt, ist der Adreßraum vorher noch nicht angezeigt worden. Folglich weist der Mikrocode entweder eine neue ASID für diesen Adreßraum zu oder wählt eine existierende ASID aus, um diese zum Beispiel durch ein Seitenverdrängungsregelwerk (least recently used = LRU) zu ersetzen. In letzterem Fall kann der Mikrocode TLB-Einträge für die LRU-ASID entleeren.
  • Mit Bezug auf 2 ist ein Blockdiagramm eines Abschnitts eines Systems gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Wie in 2 dargestellt, weist das System 10 einen Systemspeicher 20 und verschiedene Softwareentitäten auf, einschließlich einer ersten Gastsoftware (das heißt, eines ersten Gastes) 30, einer zweiten Gastsoftware (das heißt, eines zweiten Gastes) 40 und einer virtuellen Maschinenerweiterungs (VMX) -Überwachung 50. In einer Ausführungsform kann der Systemspeicher 20 sowohl Code als auch Daten aufweisen und kann zum Beispiel aus einem dynamischen Direktzugangsspeicher (DRAM) gebildet sein.
  • In der Ausführungsform aus 2 kann die VMX-Überwachung 50 einer anderen Software (zum Beispiel der Gastsoftware) die Abstraktion einer oder mehrerer virtueller Maschinen bereitstellen. Die VMX-Überwachung 50 kann den verschiedenen Gästen die gleichen oder unterschiedliche Abstraktionen bereitstellen. Die Gastsoftware, die auf jeder VM läuft, kann ein Gast-OS und verschiedene Gastsoftwareanwendungen aufweisen. Das Gast-OS und Softwareanwendungen werden hierin kollektiv als Gastsoftware bezeichnet. Die Gastsoftware nimmt an, daß sie auf physikalische Ressourcen (zum Beispiel Prozessorregister, Speicher und Eingabe-/Ausgabe (I/O) -Vorrichtungen) innerhalb der VMs zugreift, auf denen die Gastsoftware läuft. Die VMX-Überwachung 50 kann den Zugang zu Ressourcen gewähren, die von der Gastsoftware erwünscht werden, und gleichzeitig die endgültige Kontrolle über Ressourcen innerhalb der Plattformhardware behalten.
  • In einer Ausführungsform können Kriterien (Steuertransferkriterien und/oder Fehlerkriterien) mittels Daten definiert werden, die in einem oder mehreren bezeichneten Feldern in der Steuerstruktur einer virtuellen Maschine (VMCS) (in 2 nicht spezifisch dargestellt) gespeichert sind. Zum Beispiel kann die VMCS den Status der Gastsoftware und Information zur Steuerung des Betriebs davon speichern. Die VMCS kann sich in dem Speicher 20 befinden und kann von einem Prozessor verwaltet werden. Man muß verstehen, daß jede beliebige andere Datenstruktur (zum Beispiel ein Cache-auf-einem-Chip, eine Datei, eine Nachschlagtabelle usw.) benutzt werden kann, um die Information zu speichern, die in der VMCS gespeichert ist.
  • Wenn die Transferkriterien in einer Ausführungsform bestimmen, daß ein derzeitiges Ereignis von der VMX-Überwachung 50 verarbeitet werden muß, wird die Steuerung an die VMX-Überwachung 50 übertragen. Die VMX-Überwachung 50 kann das Ereignis verarbeiten und die Steuerung zurück an die Gastsoftware übertragen. Der Transfer der Steuerung von einer VMM oder einer VMX-Überwachung an eine Gastsoftware wird hierin als ein VM-Eingang bezeichnet und der Transfer der Steuerung von der Gastsoftware zu der VMM oder der VMX-Überwachung wird hierin als ein VM-Ausgang bezeichnet.
  • Wie in 2 dargestellt, kann der Speicher 20 eine erste Seite 35, auf welche mit Hilfe eines Seitentabelleneintrags (PTE) für die Gastsoftware 30 zugegriffen werden kann, und eine zweite Seite 45 aufweisen, auf die mittels eines PTEs für die zweite Gastsoftware 40 zugegriffen werden kann. Das heißt, die erste Seite 35 und die zweite Seite 45 können Code und/oder Daten enthalten, die jeweils dem ersten Gast 30 und dem zweiten Gast 40 entsprechen. In der Ausführungsform aus 2 kann der Speicher 20 einem physikalischen Adreßraum entsprechen, der sowohl Code als auch Daten aufweist, und die Adressen, die den ASIDs der Gastsoftware 30 und der Gastsoftware 40 entsprechen, können den linearen Adressen (oder einem Teil davon) entsprechen, die zum Zeigen auf den physikalischen Adreßraum benutzt werden.
  • Noch immer mit Bezug auf 2 weist der erste Gast 30 einen ersten ASID-Wert (das heißt, ASID=1) auf und weist darüber hinaus einen CR3-Wert auf, der dem ersten Adreßraum entspricht. Auch weist der zweite Gast 40 einen zweiten ASID-Wert (das heißt, ASID=2) auf und weist ferner einen damit assoziierten CR3-Wert auf.
  • Eine VMX-Überwachung, welche die Ausführung der ersten Gastsoftware 30 und der zweiten Gastsoftware 40 steuert, kann auch einen damit assoziierten ASID-Wert aufweisen. Zum Beispiel kann die VMX-Überwachung 50, wie in der Ausführungsform aus 2 dargestellt, einen damit assoziierten ASID-Wert von drei aufweisen.
  • Wie in 2 dargestellt, kann ein MOV-to-CR3-Befehl ausgeführt werden, um eine Kontextumschaltung zu verursachen, wie durch den Pfeil 55 dargestellt ist. Darüber hinaus kann die VMX-Überwachung 50 den Betrieb der Gastsoftware durch Bewirken eines VM-Ausgangs steuern, der durch das Bezugszeichen 60 dargestellt ist, was den Ausgang aus einem derzeit ausgeführten Gast bewirkt, um die Steuerung zurück an die VMX-Überwachung 50 zu übertragen. In ähnlicher Weise kann die VMX-Überwachung 50 die Initiierung oder Wideraufnahme eines Gastes bewirken, indem ein VM-Eingang (durch das Bezugszeichen 70 in 2 dargestellt) ausgeführt wird.
  • In verschiedenen Ausführungsformen können VMX-Architekturverbesserungen einer VMX-Überwachung ermöglichen, das Entleeren von TLBs oder anderen ähnlichen Prozessorressourcen bei Kontextumschaltungen und VMX-Übergängen durch Verwendung von ASIDs zu vermeiden. In verschiedenen Ausführungsformen wird weder eine explizite ASID-Verwaltung in Software noch eine Hardware benötigt, um eine Adreßraum-Querkontamination zu erkennen.
  • In verschiedenen Ausführungsformen können bei Ereignissen wie denjenigen aus 2, einschließlich einer Kontextumschaltung, die mittels eines MOV-to-CR3-Befehls, eines VM-Ausgangs oder eines VM-Eingangs ausgeführt wird, Entleerungen von TLBs und anderen Prozessorressourcen vermieden werden, wodurch die Leistungsfähigkeit verbessert wird und die Systemverwaltungszeit bei solchen Kontextumschaltungen und anderen Architekturereignissen verringert wird.
  • In bestimmen Ausführungsformen werden Seiten innerhalb eines Systemspeichers 20 oder andere im Cache zwischengespeicherte Seiten folglich durch die VMX-Überwachung 50 quer über alle Adreßräume geschützt, so daß jede versuchte Speicherung in solchen Seiten einen VMX-Ausgang von der Gastsoftware bewirken kann, welche solch eine Speicherung initiiert.
  • Bei solch einem Ereignis kann die VMX-Überwachung 50 bewirken, daß die Adresse(n), welche solchen Speichervorgängen entsprechen, in allen TLBs und anderen Prozessorressourcen annulliert werden.
  • In verschiedenen Ausführungsformen kann ein Prozessor bestimmte Ereignisse, Befehle und VMX-Übergänge unterschiedlich verarbeiten. Solche unterschiedlichen Umsetzungen der verschiedenen Befehle und Ereignisse können in einem Prozessormikrocode ausgeführt werden. Zum Beispiel kann bei einem MOV-to-CR3-Befehl in einem Gast, einem VM-Ausgang oder einem VM-Eingang ein Prozessor nach einer existierenden ASID suchen, welche mit dem neuen Adreßraum übereinstimmt. Solch eine Bestimmung kann durch Vergleichen einer ASID des neuen Adreßraums mit einer Liste von ASIDs vorgenommen werden, die von dem Prozessor verwaltet wird. Wenn eine Übereinstimmung existiert, macht der Prozessor diese ASID zu der derzeitigen ASID, ohne TLB-Einträge zu entleeren. Anderenfalls werden alle TLB-Einträge, welche in einer Ausführungsform der LRU-ASID entsprechen, entleert und der ASID-Wert der LRU-ASID wird zu der derzeitigen ASID gemacht. Die TLB-Einträge aus dem vorherigen Adreßraum können beibehalten werden, wenn diese ASID nicht entleert wurde.
  • Im Gegensatz dazu kann ein Befehl, der einen TLB-Eintrag für eine spezifische Seite (zum Beispiel ein INVLPG-Befehl) annulliert, anders verarbeitet werden. Zum Beispiel kann in einer Ausführungsform auf solch einen Befehl hin ein linearer Adreßraum in allen TLBs annulliert werden. Wieder andere Vorgänge können bei anderen Befehlen auftreten. Zum Beispiel kann in einer Ausführungsform ein MOV-to-CR4-Befehl, der keine Veränderung des CR4-Wertes erkennt, alle TLB-Einträge in jeder ASID-Kennung annullieren.
  • Mit Bezug auf 3 ist ein Flußdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Das Verfahren 100 kann angewendet werden, um zwischen unterschiedlichen Kontexten innerhalb eines Prozessors umzuschalten. Wie in 3 dargestellt, kann zwischen einem ersten und einem zweiten Adreßraum eine Schaltung eintreten (Block 110). Wenngleich in 3 nicht dargestellt, kann der erste Adreßraum vor solch einer Schaltung in einem Steuerregister (oder einem anderen Speicher) gespeichert werden, das der derzeitigen Adreßraumkennung entspricht. In anderen Ausführungsformen kann solch eine Speicherung zu anderen Zeitpunkten eintreten.
  • Die Adreßraumumschaltung kann einem VM-Ausgang oder einem VM-Eingang entsprechen oder kann durch einen MOV-to-CR3-Befehl oder ein anderes solches Ereignis verursacht werden. Danach kann bestimmt werden, ob der zweite Adreßraum in einer ASID-Liste (Raute 120) existiert. Solch eine Liste kann von einem Prozessor verwaltet werden, um unterschiedliche aktive Adreßräume, diesbezügliche Stellen in linearen Adreßräumen und wahlweise andere Information zu identifizieren. Zum Beispiel kann die ASID-Liste ein Notizblockspeicher in dem Prozessor sein.
  • Wenn der zweite Adreßraum in der ASID-Liste vorhanden ist, kann die Steuerung zu Block 130 übergehen, bei dem der erste Adreßraum verwaltet werden kann, einschließlich sämtlicher Einträge innerhalb der TLBs, welche dem ersten Adreßraum entsprechen. Darüber hinaus kann die zweite ASID in einem Steuerregister des Prozessors (zum Beispiel einem derzeitigen ASID-Register) (oder anderer Speicherstelle) gespeichert werden, um anzuzeigen, daß der zweite Adreßraum (das heißt, der in der Raute 120 zu findende Adreßraum) der derzeit ausgeführte Adreßraum innerhalb des Prozessors (Block 135) ist.
  • Falls statt dessen an der Raute 120 bestimmt wird, daß der zweite Adreßraum nicht in der ASID-Liste vorhanden ist, kann als Nächstes bestimmt werden, ob die ASID-Liste voll ist (Raute 140). Wenn die Liste nicht voll ist, kann die Steuerung zu Block 145 übergehen, bei dem der erste Adreßraum verwaltet werden kann, einschließlich sämtlicher Einträge innerhalb der TLBs, welche dem ersten Adreßraum entsprechen. Darüber hinaus kann die zweite ASID in einem Steuerregister des Prozessors (zum Beispiel einem derzeitigen ASID-Register oder einer anderen Speicherstelle) gespeichert werden, um anzuzeigen, daß der zweite Adreßraum (das heißt, ein leerer Adreßraum oder der freigemachte Adreßraum aus Block 160, wie unten erläutert) der derzeit ausgeführte Adreßraum innerhalb des Prozessors (Block 150) ist.
  • Falls an der Raute 140 statt dessen bestimmt wird, daß die ASID-Liste voll ist, können Einträge innerhalb der TLBs, die einem LRU-Eintrag in der ASID-Liste entsprechen, entleert werden (Raute 160). Danach kann die Steuerung zur weiteren Verarbeitung wie oben erläutert, zu Block 145 weitergehen, wobei die zweite ASID in dem LRU-Eintrag gespeichert werden kann. Dementsprechend werden TLB-Einträge und andere Ressourcen, die mit der zweiten ASID in Verbindung stehen, aktiviert.
  • Wenngleich in der Ausführungsform aus 3 die Verwendung eines LRU-Regelwerks zum Entleeren von TLB-Einträgen benutzt wird, muß man verstehen, daß in anderen Ausführungsformen andere Regelwerke oder Mechanismen benutzt werden können, um einen angemessenen Adreßraum zum Entleeren zu bestimmen, wenn eine ASID-Liste voll ist.
  • In bestimmten Ausführungsformen können je nach der Ursache für eine Adreßraumumschaltung bestimmte Einträge innerhalb der TLBs oder andere Prozessorressourcen mit Hilfe einer Software entleert werden. Wie oben erläutert, wenn zum Beispiel eine versuchte Speicherung in einer geschützten Seite einen VM-Ausgang verursacht, werden Adressen innerhalb der TLBs entleert, welche dem geschützten Raum entsprechen. Das heißt, in verschiedenen Umsetzungen einer VMX-Architektur schützt eine VMX-Überwachung jede Seitenwechselhierarchie. In einer Virtualisierungsumgebung kann eine Software benutzt werden, um einen TLB oder eine andere Ressource, wie von einem Gast vorgeschrieben, entleert werden. Dann entleeren bestimmte Ereignisse, die von dem Gast unternommen werden (zum Beispiel ein MOV-to-CR3-Befehl) die Ressourcen nicht, da die Virtualisierungssoftware die Entleerungsaktivitäten wie hierin beschrieben verarbeitet. Wenn folglich ein Speicherbefehl einen TLB-Eintrag, der von einem CR3 benutzt wird, in einen CR3-Zielwert modifiziert, tritt ein VM-Ausgang ein.
  • Bei durchscheinenden ASIDs kann die Software gemäß einer Ausführungsform der vorliegenden Erfindung nach solch einem VM-Ausgang alle TLB-Einträge, die dem Speicherbefehl entsprechen, der den VM-Ausgang verursacht hat, entleeren, sogar wenn der TLB-Eintrag zum Zeitpunkt des VM-Ausgangs nicht von dem Gast benutzt wurde. Wenn die Software in solch einer Ausführungsform einen einzelnen Eintrag entleeren möchte, kann die Software einen TNVLPG-Befehl mit einer linearen Adresse ausführen, welche diesem TLB-Eintrag in dem angemessenen Adreßraum entspricht. Bei solch einem von einer Software aufgerufenen INVLPG-Befehl kann der Prozessor sämtliche TLB-Einträge entleeren, welche dieser linearen Adresse entsprechen, ungeachtet ihrer ASID. Wenngleich die Umsetzung mittels eines INVLPG-Befehls beschrieben ist, können in anderen Ausführungsformen andere Befehle oder Vorgänge solche Einträge entleeren.
  • Mit Bezug auf 4 ist ein Flußdiagramm eines Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Genauer zeigt 4 ein Verfahren 200 zum Entleeren bestimmter Einträge innerhalb eines TLB. Solch ein Verfahren kann in einer VM-Umgebung ausgeführt werden und bei einem VM-Ausgang initiiert werden. Wie in 4 dargestellt, kann das Verfahren 200 durch Bestimmen der Ursache eines VM-Ausgangs (Block 210) beginnen. Zum Beispiel kann in einer Ausführungsform ein letzter Vorgang vor einem VM-Ausgang analysiert werden, um zu bestimmen, ob eine Speicherung oder ein anderer Speichervorgang bezüglich eines geschützten Speicherraums den VM-Ausgang bewirkt hat. Natürlich kann es viele andere Gründe für das Eintreten eines VM-Ausgangs geben.
  • Dann kann bei Raute 220 bestimmt werden, ob ein Speichervorgang versucht hat, einen geschützten Eintrag wie einen geschützten TLB-Eintrag (der zum Beispiel einem anderen Adreßraum entspricht) zu modifizieren. Falls nicht, kann die normale Ausführung der VMX-Überwachung fortgesetzt werden (Block 230). Solche eine Ausführung kann je nach den Programmbefehlen viele Formen annehmen. Nach solch einer Ausführung kann die Steuerung gegebenenfalls an den Gast zurückgegeben werden.
  • Wenn statt dessen bestimmt wird, daß eine Speicherung versucht hat, einen geschützten Eintrag zu modifizieren, kann die VMX-Überwachung den Speichervorgang (Block 235) ausführen, da sie Zugang zu der geschützten Stelle hat, was bei dem Gast nicht der Fall ist. Dann können alle TLB-Einträge, die der Speicheradresse entsprechen, aus allen TLBs und anderen Prozessorressourcen entleert werden (Block 240). Ein VM-Eingang kann dann die Steuerung zur weiteren Ausführung an den Gast zurückgeben (Block 245). Solch eine Ausführung kann zum Beispiel bei einem nächsten Befehl des Gastes fortgesetzt werden.
  • In wieder anderen Ausführungsformen kann gewünscht werden, alle Einträge innerhalb aller TLBs zu entleeren. Wenn zum Beispiel Seitenwechselmechanismen auf höherer Ebene modifiziert worden sind, kann solch eine Entleerung gewünscht werden, um die TLBs zu löschen oder einen Adreßraum aus den TLBs zu entfernen, wenn eine VMX-Überwachung diesen nicht mehr schützt. Wenn die Software in einer Ausführungsform einen gesamten TLB für einen Adreßraum entleeren möchte, kann die Software einen MOV-to-CR4-Befehl mit exakt dem gleichen Wert ausführen, der dort bereits gespeichert ist. Wenn der Prozessor solch einen CR4-Schreibvorgang sieht, kann er alle TLBs für alle ASIDs entleeren, da die Software nicht angibt, welche ASID entleert werden muß. In verschiedenen Ausführungsformen kann die Software einen gesamten TLB für einen Adreßraum entleeren, falls ein PDB- (oder höherer) Eintrag verändert wurde oder falls ein CR3 von dem CR3-Zielwert entfernt wird und die Überwachung diesen nicht mehr schützt.
  • Mit Bezug auf 5 ist ein Flußdiagramm eines anderen Verfahrens gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Spezifisch kann das Verfahren 250 angewendet werden, um alle TLBs für alle ASIDs zu entleeren. Wie in 5 dargestellt, kann solch ein Verfahren mit dem Empfangen eines MOV-to-CR4-Befehls (Oval 255) beginnen. Bei Erhalt solch eines Befehls kann ein Prozessor bestimmen, ob der neue CR4-Wert der gleiche ist wie sein vorheriger Wert (Raute 260). Falls der neue Adreßwert nicht der gleiche ist, können ein normaler CR4-Vorgang oder CR4-Vorgänge ausgeführt werden (Block 270). Solche Vorgänge können basierend auf dem Zustand der verschiedenen Bits in dem CR4 variieren. Zum Beispiel können basierend auf den Bitzuständen Prozessorressourcen wie TLBs entleert werden und eine andere Verarbeitung kann eintreten. Zum Beispiel können CR4-Übergänge, welche Daten verändern, bewirken, daß Einträge in mindestens einem derzeitigen TLB entleert werden. Darüber hinaus kann solch ein CR4-Übergang einen Wechsel der Adreßräume erfordern. Solch ein Adreßraumwechsel kann in ähnlicher Weise ausgeführt werden wie oben mit Bezug auf 3 beschrieben.
  • Falls statt dessen bestimmt wird, daß der neue Wert der gleiche ist wie der vorherige Wert, kann dies ein Flag sein, um anzuzeigen, daß eine VMX-Überwachung oder eine andere Entität alle TLBs entleeren möchte. Wie oben beschrieben, kann es verschiedene Gründe für das Entleeren aller TLBs geben. Dementsprechend können bei Block 280 alle TLBs für alle ASIDs entleert werden. Schließlich kann die Ausführung in dem gleichen (das heißt, ursprünglichen) Adreßraum (Block 290) (zum Beispiel bei einem nächsten Befehl) fortgesetzt werden.
  • Wenngleich die Ausführung in der Ausführungsform aus 5 bezüglich eines MOV-to-CR4-Befehls beschrieben ist, muß man verstehen, daß in anderen Ausführungsformen andere Befehle oder Vorgänge als ein Flag benutzt werden können, um anzuzeigen, daß eine VMX-Überwachung oder eine andere Entität alle TLBs entleeren möchte. Wenngleich diese besondere Ausführung mit Bezug auf 5 beschrieben ist, kann in anderen Ausführungsformen ferner jeder beliebige ausgewählte Wert, der aus einem vorbestimmten Befehl folgt, analysiert werden, um zu bestimmen, ob sich der Wert verändert hat. Falls nicht, kann in einer oder in mehreren Prozessorressourcen eine gewünschte Maßnahme ergriffen werden.
  • Mit Bezug auf 6 ist ein Blockdiagramm eines repräsentativen Computersystems 400 gemäß einer Ausführungsform der vorliegenden Erfindung dargestellt. Wie in 6 dargestellt, weist das Computersystem 400 einen Prozessor 401 auf. Der Prozessor 401 kann in einer Ausführungsform über einen Vorderseitenbus 420 mit einem Speicherknotenpunkt 430 verbunden sein, der mit einem gemeinsam benutzten Hauptspeicher 440 über einen Speicherbus verbunden ist. Wie in 6 dargestellt, kann der Prozessor 401 einen TLB 403 und eine ASID-Liste 405 gemäß einer Ausführungsform der vorliegenden Erfindung aufweisen. Darüber hinaus kann ein Cache auf Ebene 2 (L2) 407 mit dem Prozessor 401 verbunden sein.
  • Der Speicherknotenpunkt 430 kann (über eine Knotenpunktverknüpfung) mit einem I/O-Knotenpunkt 435 verbunden sein, der mit einem I/O-Erweiterungsbus 455 und einem peripheren Bus 450 verbunden ist. In verschiedenen Ausführungsformen kann ein I/O-Erweiterungsbus 455 mit verschiedenen I/O-Vorrichtungen wie einer Tastatur und Maus, unter anderen Vorrichtungen, verbunden sein. Der periphere Bus 450 kann mit verschiedenen Komponenten wie einer peripheren Vorrichtung 470 verbunden sein, die eine Speichervorrichtung wie einen Flashspeicher, eine Erweiterungskarte und dergleichen sein kann. Obwohl die Beschreibung auf spezifische Komponenten des Systems 400 Bezug nimmt, sind zahlreiche Modifikationen der dargestellten Ausführungsformen möglich.
  • Die Ausführungsformen können in einem Computerprogramm, das auf einem Speichermedium mit Befehlen zum Programmieren eines Computersystems gespeichert sein kann, umgesetzt werden, um die Ausführungsformen auszuführen. Das Speichermedium kann aufweisen, ist jedoch nicht beschränkt auf jede beliebige Art Plattenspeicher, einschließlich Disketten, optischen Platten, Kompaktplatten-Nurlesespeicher (CD-ROMs), wiederbeschreibbare Kompaktplattenspeicher (CD-RWs) und magneto-optische Plattenspeicher, Halbleitervorrichtungen wie Nurlesespeicher (ROMs), Direktzugriffsspeicher (RAMs) wie dynamische und statische RAMs, löschbare programmierbare Nurlesespeicher (EPROMs), elektrisch löschbare programmierbare Nurlesespeicher (EEPROMs), Flashspeicher, magnetische oder optische Karten oder jede beliebige andere Art geeigneter Medien zum Speichern elektronischer Befehle. Andere Ausführungsformen können als Softwaremodule umgesetzt werden, die von einer programmierbaren Steuervorrichtung ausgeführt werden.
  • Da die Software den Prozessor beim Schützen und Annullieren von TLB-Einträgen unterstützt, können TLB-Einträge in verschiedenen Ausführungsformen bei Kontextumschaltungen (zum Beispiel MOV-to-CR3, VM-Ausgang und VM-Eingang) verwaltet werden. Folglich wird in verschiedenen Ausführungsformen keine TLB-Schnüffelhardware benötigt, wodurch die TLB-Schnüffelkapazität oder andere Einschränkungen vermieden werden.
  • In anderen Ausführungsformen können durchscheinende ASIDs mit jeder beliebigen Architektur benutzt werden, die Seitentabellen enthält und den verschiedenen Adreßräumen ausdrücklich keine IDs zuweist, sondern erfordert, daß der Prozessor eine besondere Maßnahme ergreift, um TLB-Einträge nach dem Modifizieren von Seitentabellen zu entleeren, selbst wenn dieser TLB-Eintrag derzeit nicht von dem derzeitigen Adreßraum benutzt wird.
  • Dementsprechend kann ein Prozessor in verschiedenen Ausführungsformen ASIDs unterstützen und TLB-Entleerungen (zum Beispiel bei Kontextumschaltungen) vermeiden, ohne entweder eine spezialisierte Hardware zum Erkennen von Adreßraum-Querkontamination oder eine explizite Softwaresteuerung und ASID-Zuweisung zu benutzen.

Claims (16)

  1. Prozessor (401) aufweisend: Adressraum-Steuerregister (405) zum Speichern einer Mehrzahl von Steuerbits, aufweisend ein Physikalische-Adresse-Erweiterungsbit und ein Keine-Ausführung-Bit; einen Übersetzungspuffer, TLB (403), zum Speichern einer Mehrzahl von Seitentabelleneinträgen, PTEs (310; 35, 45), zum Übersetzen von virtuellen Adressen in physikalische Adressen von Speicherseiten und Adressraumidentifizieren (ASIDs), wobei ein ASID vorgesehen ist, um einen Adressraum (30, 40) zu identifizieren, der mit entsprechenden PTEs (310; 35, 45) assoziiert ist, wobei der ASID mit einem Wert eines aktuellen ASID übereinstimmt, wenn die entsprechenden PTEs (310; 35, 45) in den TLB (403) geladen sind; und ein Aktueller-ASID-Register zum Speichern des aktuellen ASID, wobei das Aktueller-ASID-Register aktualisiert wird bei einem Kontextwechsel (55) in einen anderen Adressraum (30, 40); wobei in Reaktion auf den Kontextwechsel (55) und basierend auf ASIDs der PTEs (310; 35, 45) und des aktuellen ASID, der im Aktueller-ASID-Register gespeichert ist, der Prozessor (401) entweder beliebige PTEs (310; 35, 45) des TLB (403) nicht invalidiert oder einen oder mehrere PTEs (310; 35, 45) des TLB (403) selektiv invalidiert; und wobei basierend auf einem Befehl zum Invalidieren von TLB (403) Einträgen entsprechend einer spezifizierten Adresse (300) der Prozessor (401) beliebige TLB (403) Einträge, die dieser Adresse (300) entsprechen ungeachtet ihrer ASID entleert.
  2. Prozessor (401) nach Anspruch 1, der weiter eine Ausführungslogik aufweist, um einen virtuellen Maschinenmonitor (50) zu unterstützen.
  3. Prozessor (401) nach Anspruch 2, wobei der Befehl ein erster Befehl (55) ist und wobei basierend auf einen zweiten Befehl (60) der Prozessor (401) die Steuerung von einer Gastsoftware (30, 40) zum virtuellen Maschinenmonitor (50) transferiert.
  4. Prozessor (401) nach Anspruch 3, wobei basierend auf einen dritten Befehl (70) der Prozessor (401) die Steuerung vom virtuellen Maschinenmonitor (50) zur Gastsoftware (30, 40) zurückgibt.
  5. Prozessor (401) nach Anspruch 2, wobei der Prozessor (401) bestimmtob ein aktuelles Ereignis durch den virtuellen Maschinenmonitor (50) behandelt werden muss und die Steuerung von der Gastsoftware (30, 40) an den virtuellen Maschinenmonitor (50) transferiert, falls das aktuelle Ereignis durch den virtuellen Maschinenmonitor (50) behandelt werden muss.
  6. Prozessor (401) nach einem der Ansprüche 1 bis 5, wobei die Adressraumsteuerregister (405) ein Seitenverzeichnisbasisregister aufweisen.
  7. Prozessor (401) nach einem der Ansprüche 1 bis 6, der weiter eine Verzweigungsvorhersageeinheit aufweist.
  8. System aufweisend: Einen Ebene-2-(L2)-Cache; und Einen mit dem L2-Cache gekoppelten Prozessor (401), wobei der Prozessor (401) aufweist: Adressraumsteuerregister (405) zum Speichern einer Mehrzahl von Steuerbits einschließlich eines Physikalische-Adresse-Erweiterungsbits und eines Keine-Ausführung-Bits; einen Übersetzungspuffer (TLB) (403) zum Speichern einer Mehrzahl von Seitentabelleneinträgen (PTEs) (310; 35, 45) zum Übersetzen virtueller Adressen in physikalische Adressen von Speicherseiten und Adressraumidentifizierem (ASIDs), wobei ein ASID einen Adressraum (30, 40) identifiziert, der mit entsprechenden PTEs (310; 35, 45) assoziiert ist, wobei der ASID mit einem Wert eines aktuellen ASID übereinstimmt, wenn die entsprechenden PTEs (310; 35, 45) in den TLB (403) geladen sind; und ein Aktueller-ASID-Register zum Speichern des aktuellen ASID, wobei das Aktueller-ASID-Register bei einem Kontextwechsel (55) in einen anderen Adressraum (30, 40) aktualisiert wird; wobei in Reaktion auf den Kontextwechsel (55) und basierend auf ASIDs der PTEs (310; 35, 45) und des aktuellen ASID, der im Aktueller-ASID-Register gespeichert ist, der Prozessor (401) entweder beliebige PTEs (310; 35, 45) des TLB (403) nicht invalidiert oder einen oder mehrere PTEs (310; 35, 45) des TLB (403) selektiv invalidiert; und wobei basierend auf einem Befehl zum Invalidieren von TLB (403)-Einträgen entsprechend einer spezifizierten Adresse (300) der Prozessor (401) beliebige TLB (403) Einträge entsprechend dieser Adresse (300) ungeachtet ihrer ASID entleert.
  9. System nach Anspruch 8, wobei der Prozessor (401) weiter eine Ausführungslogik aufweist, um einen virtuellen Maschinenmonitor (50) zu unterstützen.
  10. System nach Anspruch 9, wobei der Befehl ein erster Befehl (55) ist und wobei basierend auf einen zweiten Befehl (60) der Prozessor (401) die Steuerung zu einer Gastsoftware (30, 40) an den virtuellen Maschinenmonitor (50) transferiert.
  11. System nach Anspruch 10, wobei basierend auf einen dritten Befehl (70) der Prozessor (401) die Steuerung vom virtuellen Maschinenmonitor (50) an eine Gastsoftware (30, 40) zurückgibt.
  12. System nach Anspruch 9, wobei der Prozessor (401) bestimmt, ob ein aktuelles Ereignis durch den virtuellen Maschinenmonitor (50) behandelt werden muss und die Steuerung von der Gastsoftware (30, 40) an den virtuellen Maschinenmonitor (50) transferiert, falls das aktuelle Ereignis durch den virtuellen Maschinenmonitor (50) behandelt werden muss.
  13. System nach irgendeinem der Ansprüche 8 bis 12, wobei die Adressraumsteuerregister (405) ein Seitenverzeichnisbasisregister aufweisen.
  14. System nach irgendeinem der Ansprüche 8 bis 13, wobei der Prozessor (401) weiter eine Verzweigungsvorhersageeinheit aufweist.
  15. System nach irgendeinem der Ansprüche 8 bis 14, das weiter eine Systemspeicherspeicherungssoftware aufweist, aufweisend eine Gastsoftware (30, 40) und einen virtuellen Maschinenmonitor (50), wobei der Prozessor (401) weiter eine Ausführungslogik aufweist, um den virtuellen Maschinenmonitor (50) zu unterstützen.
  16. System nach irgendeinem der Ansprüche 8 bis 15, das weiter einen dynamischen Direktzugriffsspeicher und einen Flashspeicher aufweist (20; 240).
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