DE69623454T2 - Anordnung und einrichtung für eine integrierte schaltung - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Verfahren und eine Anordnung für die gegenseitige Synchronisierung von anwendungsspezifischen integrierten Schaltkreisen (ASIC), welche derart angeordnet sind, dass sie miteinander kommunizieren.
TECHNISCHER HINTERGRUND
• Auf dem Gebiet der Telekommunikation, unter anderem, kann man digitale Systeme finden, welche aus mehreren verschiedenen anwendungsspezifischen integrierten Schaltungen bestehen, welche oft in solch einem Weg zusammenarbeiten, dass Daten zwischen den unterschiedlichen Schaltkreisen übertragen werden müssen.
• Jeder Betrieb oder Wechsel des Zustands in einem integrierten Schaltkreis wird initiiert durch ein Taktsignal (clock signal), welches in dem Schaltkreis erzeugt werden kann oder eingegeben werden kann in den Schaltkreis von einem Zeitgeber/Taktgeber, welcher außerhalb desselben angeordnet ist. Es ist wichtig, dass die Teile eines integrierten Schaltkreises, welche wechselseitig abhängig sind oder miteinander kommunizieren, in irgend einem Weg synchronisiert werden, in Zeitbedingungen (terms of time). Diese Synchronisierung wird ausgeführt durch das Taktsignal, welches derart verteilt werden muss, dass der Taktzeitversatz zwischen den Taktsignalen in den unterschiedlichen Bauteilen des integrierten Schaltkreises minimiert wird.
• Im Falle eines digitalen Systemes, welches eine Vielzahl von anwendungsspezifischen integrierten Schaltkreisen (ASIC) umfasst, werden alle Wechsel des Zustandes oder Betriebes in dem System gesteuert durch Taktsignale/Zeitgebersignale, welche den Schaltkreisen entsprechen und gewöhnlich lokal erzeugt werden in Verbindung mit dem jeweiligen Schaltkreis.
• Auf dem selben Wege, wie bei den unterschiedlichen Teilen eines integrierten Schaltkreises ist es wichtig, dass unterschiedliche integrierte Schaltkreise in einem digitalen System in Bedingungen der Zeit synchronisiert werden, wenn diese Schaltkreise angeordnet sind, um Daten auszutauschen. In dem Fall eines Systemes mit einer Vielzahl von integrierten Schaltkreisen, wobei einer mit einem anderen zusammenarbeitet, sollte es daher eine Übereinstimmung zwischen den Taktsignalen, welche zu den jeweiligen Schaltkreisen gehören, geben. Wenn dies nicht der Fall ist, kann ein Taktzeitversatz zwischen den Taktsignalen in den unterschiedlichen Schaltkreisen in dem System auftreten, was zu Problemen führt, wenn Daten zwischen diesen ausgetauscht werden.
• US-A-5 317 601 offenbarte früher eine Technik zum Zuführen von synchronisierten Taktsignalen mit unterschiedlichen Frequenzen zu einer Anzahl von unterschiedlichen Teilen eines integrierten Schaltkreises. Eine Anzahl von synchronisierten Taktsignalen wird erzeugt und verteilt an die verschiedenen Teile des Schaltkreises. Um die Steuerung des Taktzeitversatzes zwischen diesen synchronisierten Taktsignalen zu verbessern, wird auch ein Synchronisierungssignal erzeugt und verwendet als eine Referenz für das Taktsignal. Das Synchronisierungssignal wird verteilt an die verschiedenen Teile des integrierten Schaltkreises. Ein Synchronisationsschaltkreis, welcher angepasst ist an jedes Teil des integrierten Schaltkreises, empfängt die Taktsignale und das Synchronisierungssignal.
• Der Synchronisierungsschaltkreis umfasst im Wesentlichen einen Multiplexer, welcher das Taktsignal zu dem beabsichtigten Teil des integrierten Schaltkreises durchverbindet, unter der Steuerung des Synchronisierungssignales. Jeder Synchronisierungsschaltkreis synchronisiert daher das jeweilige Taktsignal gemäß dem Synchronisierungssignal.
• Die bekannten Synchronisierungsschaltkreise lösen dementsprechend das Problem des Reduzierens von Zeitversatz zwischen Synchronisierungssignalen für verschiedene Teile eines integrierten Schaltkreises. Die Lösung kann jedoch nicht ausreichend sein, wenn Daten zwischen diesen Teilen ausgetauscht werden.
BESCHREIBUNG DER ERFINDUNG
• Die Aufgabe der vorliegenden Erfindung ist, das Problem des Verbesserns der Synchronisierung zwischen integrierten Schaltkreisen, welche miteinander kommunizieren, zu lösen.
• Diese Aufgabe wird gelöst für entsprechende integrierte Schaltkreise mittels einer Anordnung und eines Verfahrens, wobei eine Aktivierungs-Impulsflanke in einem gemeinsamen Taktsignal für einen flankengesteuerten integrierten Schaltkreis bestimmt werden kann. Der integrierte Schaltkreis ist derart angeordnet, dass er mit wenigstens einem weiteren integrierten Schaltkreis kommuniziert. Jeder der Schaltkreise, welche angeordnet sind, um miteinander zu kommunizieren, empfangen das gemeinsame Taktsignal. Die unterschiedlichen integrierten Schaltkreise sind zudem derart angeordnet, dass sie Frequenzdaten in der Form eines Taktsignales empfangen, welches angepasst ist an den jeweiligen Schaltkreis und welches verwendet wird zum Einrichten einer Aktivierungs- Impulsflanke in dem gemeinsamen Taktsignal in dem jeweiligen integrierten Schaltkreis.
• Die Anordnung gemäß der Erfindung umfasst eine Schalteinrichtung und ein flankengesteuertes Speicherelement. Die Schalteinrichtung ist derart angeordnet, dass sie ein Taktsignal empfängt, welches an den integrierten Schaltkreis angepasst ist und welches eine niedrigere Frequenz aufweist als das gemeinsame Taktsignal. Das Speicherelement ist wiederum derart angeordnet, dass es ein Ausgabesignal von der Schalteinrichtung empfängt, welche wechseln kann zwischen einem ersten und einem zweiten Zustand, abhängig von dem Taktsignal, welches an den integrierten Schaltkreis angepasst ist. In dem ersten Zustand der Schalteinrichtung wird ein Eingabesignal von einem zweiten integrierten Schaltkreis, mit welchem der integrierte Schaltkreis kommuniziert, durchverbunden. In dem zweiten Zustand der Schalteinrichtung wird ein Ausgabesignal von dem Speicherelement zurückgeführt durch die Schalteinrichtung und zurück zu dem selben Speicherelement.
BESCHREIBUNG DER FIGUREN
• Fig. 1 zeigt drei anwendungsspezifische integrierte Schaltkreise mit unterschiedlichen Taktsignalen;
• Fig. 2 zeigt drei anwendungsspezifische integrierte Schaltkreise, welche ein gemeinsames Taktsignal empfangen;
• Fig. 3 zeigt einige Beispiele von Taktsignalen; und
• Fig. 4 zeigt die Anordnung gemäß der Erfindung.
VORZUGSWEISE AUSFÜHRUNG
• Nachfolgend wird die Erfindung in größerem Detail beschrieben werden mit Bezug auf die Figuren und insbesondere auf die Fig. 2 und 4, wobei die Fig. 2 ein digitales System zeigt, in dem Fall, in welchem ein gemeinsames Taktsignal CLK eingekoppelt wird in eine Vielzahl von anwendungsspezifischen integrierten Schaltkreisen ASIC1, ASIC2, ASIC3, und die Fig. 4 eine Anordnung in dem Fall zeigt, in welchem eine Aktivierungs-Impulsflanke in dem gemeinsamen Taktsignal CLK bestimmt werden kann für den jeweiligen integrierten Schaltkreis.
• Die Fig. 1 zeigt ein System gemäß des Standes der Technik. Das System umfasst Mittel 1 zum Erzeugen einer gemeinsamen Taktfrequenz. Wie die Figur zeigt, können die Taktfrequenzen φ1, φ2, φ3, welche angepasst sind an den jeweiligen Schaltkreis, erzeugt werden aus dem gemeinsamen Taktsignal CLK mittels eines Frequenzteilers 2. Jeder der anwendungsspezifischen integrierten Schaltkreise ASIC1, ASIC2, ASIC3, welcher in den Figuren gezeigt ist, empfängt das Taktsignal φ1, φ2, φ3, welches angepasst ist an den jeweiligen Schaltkreis. Mit der gezeigten Lösung kommen jedoch Probleme auf, wenn Daten ausgetauscht werden müssen zwischen den integrierten Schaltkreisen ASIC1, ASIC2, ASIC3. Als ein Ergebnis von Verzögerungen in dem Frequenzteiler 2 können beispielsweise Differenzen in der Synchronisierung zwischen den Taktsignalen φ1, φ2, φ3 in den jeweiligen integrierten Schaltkreisen auftreten, das heißt Probleme mit Taktzeitversatz treten auf, wenn Daten zwischen den Schaltkreisen ausgetauscht werden.
• Die Anordnung gemäß der Erfindung ist beabsichtigt für eine Taktpulsverteilung gemäß der Fig. 2. Ein gemeinsames Taktsignal CLK wird erzeugt und übertragen an einen Frequenzteiler 2, welcher drei neue Taktsignale φ1, φ2, φ3 aus dem gemeinsamen Taktsignal CLK erzeugt. Diese drei neuen Taktsignale sind angepasst an die Erfordernisse in den jeweiligen anwendungsspezifischen integrierten Schaltkreisen ASIC1, ASIC2, ASIC3. Jeder der anwendungsspezifischen integrierten Schaltkreise empfängt jedoch ebenfalls das gemeinsame Taktsignal CLK, welches übertragen wird mit einer minimalen relativen Verzögerung an jeden der integrierten Schaltkreise. Jeder integrierte Schaltkreis ASIC1, ASIC2, ASIC3 empfängt daher zwei unterschiedliche Taktsignale in unterschiedlichen Frequenzen. Die integrierten Schaltkreise sind angeordnet, um miteinander zu kommunizieren, was in den Figuren durch die Verbindung von jedem der Schaltkreise mit einem gemeinsamen Datenbus 3 gezeigt ist.
• Die Fig. 3 zeigt ein Beispiel eines gemeinsamen Taktsignales CLK, eines ersten Taktsignales φ1 welches angepasst ist für einen ersten integrierten Schaltkreis ASIC1, und eines zweiten Taktsignales φ2, welches angepasst ist für einen zweiten integrierten Schaltkreis ASIC2. Das erste und zweite Taktsignal φ1, φ2 werden erzeugt aus dem gemeinsamen Taktsignal CLK. Die Figur zeigt die Situation am Eingang des ersten integrierten Schaltkreises ASIC1 und am Eingang des zweiten integrierten Schaltkreises ASIC2. Wie die Figur klar zeigt, ist eine vorgegebene Verzögerung in dem ersten Taktsignal φ1 und in dem zweiten Taktsignal φ2 in Bezug auf das gemeinsame Taktsignal CLK aufgetreten. Beide, das erste und das zweite Taktsignal, sind konsequenterweise phasenverschoben relativ zu dem gemeinsamen Taktsignal CLK. Eine vorgegebene Verzögerung ist zudem aufgetreten zwischen dem ersten Taktsignal φ1 und dem zweiten Taktsignal φ2, obwohl diese Verzögerung beträchtlich kürzer ist als in dem gezeigten Fall. Trotz des Faktes, dass die Verzögerung relativ kurz ist, kann dieser Taktzeitversatz Probleme hervorrufen, wenn der erste und zweite integrierte Schaftkreis miteinander kommunizieren. Es ist daher vorteilhaft, zu versuchen, den Taktzeitversatz zwischen den Taktsignalen φ1, φ2 in diesen zwei Schaltkreisen zu reduzieren, wann immer Daten ausgetauscht werden.
• Fig. 4 zeigt die Anordnung gemäß der Erfindung. Diese Anordnung ermöglicht, dass die Synchronisation von jedem anwendungsspezifischen integrierten Schaltkreis ASIC1, ASIC2, ASIC3 angepasst wird an das gemeinsame Taktsignal CLK. Jede Eingabe an Daten in einen ersten integrierten Schaltkreis ASIC1 wird daher synchron ausgeführt mit dem gemeinsamen Taktsignal CLK; trotz des Faktes, dass der Schaltkreis durch ein erstes Taktsignal φ1, welches eine erste Taktfrequenz aufweist, gesteuert wird.
• Eine Schalteinrichtung 5 empfängt das erste Taktsignal φ1 und wird durch dieses betätigt, derart, dass sie wechselt zwischen einem ersten und einem zweiten Zustand. Dieser Wechsel tritt auf für jede Flanke eines Taktimpulses in dem ersten Taktsignal φ1, welches derart an den Schaltkreis angepasst ist, dass die Schalteinrichtung sich in dem ersten Zustand während des gesamten Taktimpuls befindet, das heißt die Zeitperiode zwischen einer positiven Flanke und einer negativen Flanke, wobei die letztere in dem ersten Taktsignal φ1 folgt.
• In dem ersten Zustand der Schalteinrichtung 5 werden neue Daten eingegeben an dem Eingang der Anordnung 4. Das bedeutet, dass ein Eingabesignal IN für die Anordnung 4 unbeeinflusst gekoppelt wird durch die Schalteinrichtung. Das in der Figur gezeigte Eingabesignal IN entspricht einem Signal beispielsweise von dem zweiten integrierten Schaltkreis, welcher durch ein zweites Taktsignal φ2 gesteuert wird.
• Ein Speicherelement 6 ist für die Zwischenspeicherung des Eingabesignales IN angeordnet. Die Wechsel des Zustandes des Speicherelementes 6 werden gesteuert durch das gemeinsame Taktsignal CLK, was bedeutet, dass die Eingabe in und die Ausgabe aus dem Speicherelement 6 mit einer höheren Frequenz auftritt, als die Eingabe in die Schalteinrichtung 5. Das Speicherelement empfängt das Ausgabesignal von der Schalteinrichtung 5 während eines ersten Taktimpulses und dieses Signal kann schon empfangen worden sein an dem Ausgang des Speicherelementes 6 während desselben Taktimpulses. Das Speicherelement ist angeordnet, um das Eingabesignal zu speichern, bis eine neue Eingabe auftritt während eines nachfolgenden Taktimpulses. Konsequenterweise tritt eine Zwischenspeicherung auf, während eines Taktzykluses in dem gemeinsamen Taktsignal CLK.
• Während einer Zwischenperiode, bevor ein neuer Taktimpuls empfangen wird in dem ersten Taktsignal φ1, ist es wichtig, dass das Ausgabesignal OUT von der Anordnung 4 zu dem ersten integrierten Schaltkreis ASIC1 konstant bleibt. Der integrierte Schaltkreis ASIC1 löst aus auf die positive Flanke von einem Taktpuls in bekannter Art und Weise in dem ersten Taktsignal φ1, und das Ausgabesignal OUT der Anordnung sollte daher nicht geändert werden, bevor ein neuer Taktimpuls empfangen wird in dem ersten Taktsignal φ1. Um zu ermöglichen, dass ein ungeändertes Ausgabesignal während einer Vielzahl von Taktzyklen in dem gemeinsamen Taktsignal ausgegeben wird, wird das Ausgabesignal von dem Speicherelement 6 zurückgeführt zu der Schalteinrichtung 5. Wenn die Schalteinrichtung 5 in den zweiten Zustand wechselt, wird das Rückführ- Ausgabesignal durchverbunden zu dem Speicherelement 6, welches während des nachfolgenden Taktimpulses in dem gemeinsamen Taktsignal CLK dasselbe Taktsignal an den Speicherelementausgang durchverbindet, wobei das Signal das Ausgabesignal der Anordnung bildet.
• Wenn ein neuer Taktimpuls empfangen wird in dem ersten Taktsignal, kehrt die Schalteinrichtung wiederum zurück in den ersten Zustand, und ein Eingabesignal für den Schaltkreis kann geleitet werden durch die Schalteinrichtung an das Speicherelement. Dieses Eingabesignal kann dann weitergeleitet werden, durch weitere Synchronisation, an den integrierten Schaltkreis von dem Speicherelement.
• Für den zweiten integrierten Schaltkreis ASIC2, welcher in Fig. 2 gezeigt ist, ist die Frequenz für das zweite Taktsignal φ2 genau ein Viertel der Frequenz für das gemeinsame Taktsignal CLK. Die Verwendung der Anordnung 4 gemäß der Erfindung in dem zweiten integrierten Schaltkreis ASIC2 bedeutet daher, dass Daten von einigen anderen integrierten Schaltkreisen ASIC1, ASIC3 durchgeschaltet/durchgekoppelt werden können durch die Schalteinrichtung 5, während des ersten Taktimpulses in dem zweiten Taktsignal φ2. Das Ausgabesignal OUT von der Anordnung 4, das heißt von dem Speicherelement 6, antwortet/spricht an auf das Eingabesignal IN, so schnell wie die nächste positive Flanke festgestellt wird in dem gemeinsamen Taktsignal CLK. Mittels dieses Taktimpulses in dem zweiten Taktsignal φ2 wird eine Aktivierungs-Impulsflanke dafür ausgewählt in dem gemeinsamen Taktsignal CLK. Während der folgenden drei Taktimpulse des gemeinsamen Taktsignales CLK wird das Ausgabesignal von dem Speicherelement 6 zurückgeführt durch die Schalteinrichtung, was bedeutet, dass das Ausgabesignal OUT von der Anordnung 4 unverändert bleibt während dieser Impulse. Das Ausgabesignal OUT bleibt daher unverändert während der gesamten vier Taktimpulse von dem gemeinsamen Taktsignal CLK. Ein neues Eingabesignal IN wird eingegeben in die Schalteinrichtung 5, wenn ein Taktimpuls wieder empfangen wird von dem anderen Taktsignal φ2. Dieses neue Eingabesignal IN wird verarbeitet, wie oben angezeigt wurde.
• Die Anordnung gemäß der Erfindung und wie gezeigt in Fig. 4 ist angeordnet für die Verbindung an einen Eingang auf jedem der integrierten Schaltkreise ASIC1, ASIC2, ASIC3, welche angeordnet sind, um miteinander zu kommunizieren. Mittels der Anordnung 4 gemäß der Erfindung wird ein Taktsignal, welches angepasst ist an den Schaltkreis, synchronisiert mit einem Taktsignal CLK, welches gemeinsam ist für alle die kommunizierenden integrierten Schaltkreise ASIC1, ASIC2, ASIC3. Das Ausgabesignal OUT von der Anordnung 4 gemäß der Erfindung bildet das Eingabesignal für den entsprechenden integrierten Schaftkreis.

Claims (4)

1. Anordnung zum Bestimmen einer ersten Aktivierungs-Impulsflanke in einem gemeinsamen Taktsignal (CLK) in einer Frequenz für einen ersten flankengesteuerten integrierten Schaltkreis (ASIC1), welche angeordnet ist um mit wenigstens einem weiteren flankengesteuerten integrierten Schaltkreis (ASIC2; ASIC3) zu kommunizieren, mit einer zweiten Aktivierungs-Impulsflanke in dem gemeinsamen Taktsignal (CLK), dadurch gekennzeichnet, dass:

- eine Schalteinrichtung (5) angeordnet ist, um Frequenzdaten in der Form eines ersten Taktsignales (φ1) zu empfangen, welches angepasst ist an den ersten integrierten Schaltkreis (ASIC1) und eine niedrigere Frequenz aufweist als die Frequenz des gemeinsamen Taktsignales (CLK);

- ein Speicherelement (6), welches flankengesteuert wird durch das gemeinsame Taktsignal (CLK), angeordnet ist, um ein Ausgabesignal von der Schalteinrichtung (5) zu empfangen und um ein Ausgabesignal (OUT) von der Anordnung (4) zur Verfügung zu stellen; und dadurch das

- die Schalteinrichtung (5) angeordnet ist, um zu wechseln zwischen einem ersten Zustand und einem zweiten Zustand, abhängig von dem ersten Taktsignal (φ1), wobei in dem ersten Zustand ein Eingabesignal (IN) von dem zweiten integrierten Schaltkreis (ASIC2; ASIC3) durchverbunden wird zu dem Speicherelement (6) und in dem zweiten Zustand ein Ausgabesignal von dem Speicherelement (6) zurückgeführt wird zu dem selben Speicherelement (6).

2. Anordnung gemäß Anspruch 1, dadurch gekennzeichnet, dass das Speicherelement (6) angeordnet ist, um auszulösen auf eine positive Flanke von einem Taktimpuls in dem gemeinsamen Taktsignal (CLK).

3. Anordnung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schalteinrichtung (5) angeordnet ist, um den Zustand in beiden Fällen, von positiven und negativen Flanken eines Taktimpulses in dem ersten Taktsignal (φ1), zu ändern.

4. Verfahren zum Bestimmen einer ersten Aktivierungs-Impulsflanke in einem gemeinsamen Taktsignal (CLK) in einer Frequenz für einen ersten flankengesteuerten integrierten Schaftkreis (ASIC1), wobei ein Eingabesignal (IN) empfangen wird von wenigstens einem zweiten flankengesteuerten integrierten Schaltkreis (ASIC2; ASIC3), mit wenigstens einer weiteren Aktivierungs-Impulsflanke in dem gemeinsamen Taktsignal (CLK), dadurch gekennzeichnet, dass

- Frequenzdaten in der Form eines ersten Taktsignales (φ1), welches angepasst ist für den ersten integrierten Schaltkreis (ASIC1) und eine niedrigere Frequenz aufweist als die Frequenz für das gemeinsame Taktsignal (CLK), empfangen wird in der Schalteinrichtung (5);

- das Eingabesignal (IN) empfangen wird in der Schalteinrichtung (5);

- ein Ausgabesignal von der Schalteinrichtung (5) empfangen wird in einem Speicherelement (6), flankengesteuert durch das gemeinsame Taktsignal;

- die Schalteinrichtung (5) wird derart betätigt, dass sie wechselt zwischen einem ersten und einem zweiten Zustand, abhängig von dem ersten Taktsignal (φ1);

- das Eingabesignal wird verbunden durch die Schafteinrichtung (5) in dem ersten Zustand;

- ein Ausgabesignal von dem Speicherelement (6) wird zurückgeführt durch die Schalteinrichtung (5) zu dem selben Speicherelement (6) in dem zweiten Zustand; und dadurch dass

- das Ausgabesignal von dem Speicherelement (6) das Ausgabesignal (OUT) von der Anordnung (4) bildet.