DE69620351T2

DE69620351T2 - Phasenregelschleife im Empfänger zur Zurückgewinnung eines zum Sender synchronen Taktes

Info

Publication number: DE69620351T2
Application number: DE69620351T
Authority: DE
Inventors: Rokugo Yoshinori
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-11-20
Filing date: 1996-11-15
Publication date: 2002-11-14
Anticipated expiration: 2016-11-16
Also published as: DE69620351D1; EP0776094B1; JP2891149B2; AU7184796A; AU724025B2; JPH09149016A; EP0776094A1; US5864248A

Description

HINTERGRUND DER ERFINDUNG

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine PLL-Schaltung, die in einem Empfänger verwendet wird, um Taktsignale, die mit einem Sender in einem Kommunikationssystem synchronisiert sind, zu reproduzieren, insbesondere auf eine PLL-Schaltung zum Reproduzieren von Takten von Zeitdaten, die in willkürlichen Zeitintervallen gesendet werden.

BESCHREIBUNG DES STANDES DER TECHNIK

Als typische Einrichtung zum Reproduzieren von Takten, die mit einem Sender in einem Empfänger in einem Kommunikationssystem synchronisiert sind, wird ein PLL-Verfahren verwendet, bei dem die Takte durch das Demodulieren von temporären, modulierten Takten, die im Sender gesendete Signale überlagern, im Empfänger reproduziert werden. Das PLL-Verfahren ist zum Beispiel in dem Dokument ITU-T (Empfehlung H.220.0) beschrieben.
Insbesondere wenn digitale Signale verwendet werden, um Daten zwischen einem Sender und einem Empfänger zu übertragen, wird ein digitales Signalverarbeitungs-PLL-Verfahren (im Weiteren als "DPLL" bezeichnet) angewandt, das analoge Phasendaten in die entsprechenden digitalen Daten umwandelt, und dann die digitale Signalverarbeitung zur Taktreproduktion ausführt. Das DPLL-Verfahren ist zum Beispiel in dem Dokument "Response of an All Digital Phase-locked Loop" (Joseph Garodnick, u. a., IEEE TRANS. COMM. Vol. COM-22, Nr. 6, Juni 1974, S. 751-764) beschrieben.
Der Artikel "A Survey Of Digital Phase-Locked Loops" aus PROCEE- DINGS OF THE IEEE, vol. 69, Nr. 4, 1. April 1981, S. 410-431, Lindsay u. a., stellt einen systematischen Überblick über mehrere Klassen von DPLL-Verwirklichungen aus dem Blickwinkel der analogen PLL-Stuktur dar, die eine Phasendetektor-Einrichtung, eine Schleifenfiltereinrichtung und eine Oszillatoreinrichtung im ursprünglichen Sinn aufweist.
US-5,390,180 offenbart einen Desynchronisator für einen Datenstrom in einem synchronen optischen Netzwerk (SONET), der einen numerisch gesteuerten Oszillator und einen Taktschaltkreis zum Bereitstellen eines desynchronisierten Takts zum sanften Anpassen zweiter Datenraten durch Verwenden eines Mikrocontrollers aufweist. Die Taktschaltung wird von einem Steuersignal getrieben, das als Antwort auf ein verschobenes Signal und ein Zählsignal erzeugt wird, um so eine zweite Frequenz eines desynchronisierten Takts einzustellen, so dass ein Unterschied zwischen einer ersten und einer zweiten Zählung auf einem vorbestimmten Wert gehalten wird. Dieses Verfahren wird verwendet, um Datenpuffer und Toleranzen im Zeitablauf zum Beispiel von den Auswirkungen der Bereiche zu führen, die verschiedene Zeitbezüge einsetzen.
EP-0 590 323 offenbart eine digitale Verwendung eines Filters innerhalb einer Regelschleife, besonders einer PLL, wobei die Bandbreite gemäß den verschiedenen Bandbreiten-Anforderungen in den dynamischen und stationären Zuständen des Regelprozesses digital eingestellt werden kann, indem eine Integrator-Darstellung erster Ordnung verwendet wird.
US-3,944,940 betrifft ein Taktimpuls-Erzeugungssystem, das auf einfachen digitalen Logik-Gattern basiert, zum Wiederherstellen von binär gelesenen Daten von magnetischen Aufzeichnungsmedien durch Verwendung einer PLL zum Aufspüren von Datenimpulsen. Das System weist eine festverdrahtete Einrichtung zur Phasenfehlererfassung, Filter dritter Ordnung und einen VCO auf, der an seinem Ausgang ein Flip-Flop enthält, um ein Rechteck-Rückkopplungssignal an die Phasenerfassungsgatter und an einen Datenwiederherstellungs-Schaltkreis herzustellen.
EP-0 615 360 offenbart eine Taktsynchronisierungs-Schaltung, die ein stabiles Ausgangs-Taktsignal herstellen kann, auch wenn die Phase eines Eingangs-Taktsignals sich ändert oder das Eingangs- Taktsignal unterbrochen wird. Dies wird erreicht, indem die Standard-PLL-Struktur mit einem digitalen Filter erweitert wird, der eine Entscheidungseinheit zum Entscheiden zwischen einer vorauseilenden und einer verzögerten Phase, einen Temperaturausgleich, eine Taktunterbrechungserfassung und einen Phasen- und Frequenzausgleich zum Erzeugen des Regelsignals mit Bezug auf die zum Betreiben eines analogen VCO notwendigen Merkmale aufweist.
Die obigen PLL-Verfahren, die auf dem Stand der Technik einschließlich DPPL beruhen, bringen das Problem mit sich, dass sie die Phasenfluktuation (das "Zittern"), die in der Nähe einer Abtastfrequenz vorkommt, nicht steuern können. Dies bedeutet, dass ein asynchrones Kommunikationsnetzwerk nicht als ein Kommunikationsnetzwerk für das Verbinden eines Senders und eines Empfängers verwendet werden kann. Zum Beispiel werden die Zeitdaten, wie in Fig. 9 gezeigt, wo ein Sender und ein Empfänger über ein ATM-Kommunikationsnetzwerk 94 (ATM = asynchroner Transfermodus) verbunden sind, im Sender in willkürlichen Zeitabständen von einem Zeitzähler 91 gelesen, der die Zeit gemäß den Takten mit Frequenz fs (Hz) von einer Sende-Referenz-Taktquelle (OSC) 92 zählt und an das ATM-Kommunikationsnetzwerk 94 als Zeitdaten 93 sendet. Die Zeitdaten 93 werden von dem Zeitzähler 91 in bestimmten, willkürlichen Zeitintervallen innerhalb von Ts Sekunden abgelesen, und ihr Wert (ihre Höhe) zeigt die verstrichene Zeit T seit der vorigen Ablesung an.
Der Empfänger empfängt die Zeitdaten 93 als empfangene Zeitdaten 95 über das ATM-Kommunikationsnetzwerk 94. Takte werden von einer PLL-Schaltung 96 reproduziert. Die Zeit, zu der die empfangenen Zeitdaten 95 ankommen, variiert durch die Zellenverzögerungsvariation (im Folgenden als "CDV" bezeichnet) im ATM-Kommunikationsnetzwerk 94.
Da nun die Zeitdaten als 2 π fs. nT ausgedrückt werden, erscheint CDV im ATM-Kommunikationsnetzwerk 94 als Phasenfluktuation (Zittern) 97. Die letzte DPLL-Schaltung nach dem Stand der Technik kann eine solche Phasenfluktuation nicht steuern, und löst so eine Verschlechterung der Signalqualität aus. Ein asynchrones Kommunikationsnetzwerk kann daher nicht als Kommunikationsnetzwerk zum Verbinden eines Senders und eines Empfängers verwendet werden.
Es ist wohlbekannt, dass eine PLL-Schaltung zweiter Ordnung entwickelt wurde, die über dasselbe P-P-Wert Flackern Kontrolle ausüben kann. Ebenso wurde eine PLL-Schaltung dritter Ordnung, die die System-Einfangzeit sehr reduzieren kann, erfolgreich konstruiert. Aber die letzte PLL-Schaltung, die einen dualen Integrator als das Filter besitzt, bringt das Problem mit sich, dass sie nicht stabil gegen starkes Flackern ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist die erste Aufgabe der vorliegenden Erfindung, eine PLL- Schaltung zu schaffen, die die in der Nähe einer Abtastfrequenz auftretende Phasenfluktuation steuern kann, und die hochgenaue, stabile Takte reproduzieren kann, auch wenn ein asynchrones Kommunikationsnetzwerk als Kommunikationsnetzwerk zum Verbinden eines Senders und eines Empfängers verwendet wird.
Es ist die zweite Aufgabe der vorliegenden Erfindung, die stabile Reproduktion von sehr genauen Takten der ersten Aufgabe durch eine einfache Schaltkreisanordnung umzusetzen.
Es ist die dritte Aufgabe der vorliegenden Erfindung, eine PLL- Schaltung dritter Ordnung zu schaffen, die hoch stabil gegen starkes Flackern ist und die sehr stark die System-Einfangzeit reduzieren kann, im Vergleich zu einer PLL-Schaltung zweiter Ordnung, die die Kontrolle über dassselbe P-P-Wert-Flackern ausübt.
Es ist die vierte Aufgabe der vorliegenden Erfindung, eine PLL- Schaltung dritter Ordnung der dritten Aufgabe durch eine einfache Schaltkreisanordnung umzusetzen.
Gemäß einem Aspekt der Erfindung weist eine PLL-Schaltung in einem Empfänger zum Reproduzieren von mit einem Sender synchronisierten Taktsignalen Folgendes auf
einen Empfangsdatenzähler zum Zählen der empfangenen Taktsignale, die gemäß einem Sendedaten-Zählwertausgang von dem Sender reproduziert werden;
eine Subtrahiereinrichtung zum Subtrahieren des Ausgangssignals von dem Empfangsdatenzähler von einem eingegebenen Sendedaten- Zählwert;
erste und zweite Dämpfer zum Dämpfen des Ausgangssignals der Subtrahiereinrichtung;
einen Integrator zum Integrieren des Ausgangssignals des zweiten Dämpfers;
eine Addiereinrichtung zum Addieren des Ausgangssignals des ersten Dämpfers zu dem Ausgangssignal des Integrators;
einen Wandler zum Umwandeln des Augsangssignals der Addiereinrichtung in das entsprechende Spannungssignal; und
einen Spannungssteuerungs-Oszillator, der durch das Ausgangssignal des Wandlers gesteuert wird und das empfangene Taktsignal, das an den Empfangsdatenzähler geliefert werden soll, ausgibt.
In der bevorzugten Ausführungsform weist der Integrator einen Speicherschaltkreis zum temporären Speichern eines auszugebenden Eingangssignals auf; einen Verzögerungsschaltkreis zum Verzögern des Ausgangssignals des Speicherschaltkreises um ein Tasten; sowie eine Addiereinrichtung zum Addieren des Ausgangssignals des zweiten Dämpfers zu dem Ausgangssignal des Verzögerungsschaltkreises zum Liefern an den Speicherschaltkreis.
In einer anderen bevorzugten Ausführungsform weist der Empfangsdatenzähler den gleichen Aufbau wie ein Zeitzähler zum Ausgeben von Zeitdaten gemäß den Bezugstakten in einem Sender auf und gibt Zeitdaten gemäß den empfangenen Takten, die in dem Spannungssteuerungs - Schaltkreis erzeugt werden, aus.
Gemäß einem weiteren Aspekt der Erfindung weist eine PLL-Schaltung in einem Empfänger zum Reproduzieren von mit einem Sender synchronisierten Taktsignalen Folgendes auf
einen Empfangsdatenzähler zum Zählen der reproduzierten, empfangenen Taktsignale gemäß den Sendedaten-Zählwertausgaben von dem Sender;
eine Subtrahiereinrichtung zum Subtrahieren des Ausgangssignals des Empfangsdaten-Zählers von einem eingegebenen Sendedaten- Zählwert;
ein Tiefpassfilter erster Ordnung zum Filtern des Ausgangssignals der Subtrahiereinrichtung;
erste und zweite Dämpfer zum Dämpfen des Ausgangssignals des Tiefpassfilters erster Ordnung;
einen Integrator zum Integrieren des Ausgangssignals des zweiten Dämpfers;
eine Addiereinrichtung zum Addieren des Ausgangssignals des ersten Dämpfers zu dem Ausgangssignal des Integrators;
einen Wandler zum Umwandeln des Ausgangssignals der Addiereinrichtung in das entsprechende Spannungssignal; und
einen Spannungssteuerungs-Oszillator, der durch das Ausgangssignal des Wandlers gesteuert wird und die empfangenden Taktsignale, die an den Empfangdaten-Zähler geliefert werden sollen, ausgibt.
In der bevorzugten Ausführungsform weist der Integrator einen Speicherschaltkreis zum temporären Speichern eines auszugebenden Eingangssignals auf; einen Verzögerungsschaltkreis zum Verzögern des Augsganssignals des Speicherschaltkreises um einen Abtastwert; sowie eine Addiereinrichtung zum Addieren des Ausgangssignals des zweiten Dämpfers zu dem Ausgangssignal des Verzögerungsschaltkreises zum Liefern an den Speicherschaltkreis.
Außerdem weist das Tiefpassfilter erster Ordnung eine Vielzahl von Verzögerungsschaltkreisen auf, die zum Verzögern und Herausgeben des Ausgangssignals der folgenden Subtrahiereinrichtung und zum Schieben eines gehaltenen Wertes zum Verzögerungsschaltkreis der nächstfolgenden Stufe, immer wenn das Ausgangssignal der Subtrahiereinrichtung eingegeben wird, in Reihe geschaltet sind; sowie eine Addier-/Dividiereinrichtung zum Addieren und Aufsummieren des Ausgangssignals der Subtrahiereinrichtung und des Ausgangssignals der Verzögerungsschaltkreise und zum Dividieren des Ergebnisses dieser Addition durch die Anzahl der Stufen in den Verzögerungsschaltkreisen.
In einer anderen bevorzugten Konstruktion weist das Tiefpassfilter erster Ordnung eine Vielzahl von Verzögerungsschaltkreisen auf, die zum Verzögern und Herausgeben des Ausgangssignals der folgenden Subtrahiereinrichtung und zum Schieben eines gehaltenen Wertes zum Verzögerungsschaltkreis der nächstfolgenden Stufe, immer wenn das Ausgangssignal der Subtrahiereinrichtung eingegeben wird, in Reihe geschaltet sind; sowie eine Addier- /Dividiereinrichtung zum Addieren und Aufsummieren des Ausgangssignals der Subtrahiereinrichtung und des Ausgangssignals des Verzögerungsschaltkreises und zum Dividieren des Ergebnisses dieser Addition durch die Anzahl der Stufen in den Verzögerungsschaltkreisen; und
der Integrator weist einen Speicherschaltkreis zum temporären Speichern eines auszugebenden Eingangssignals auf; einen Verzögerungsschaltkreis zum Verzögern des Ausgangssignals des Speicherschaltkreises um einen Abtastwert; sowie eine Addiereinrichtung zum Addieren des Ausgangssignals des zweiten Dämpfers zu dem Ausgangssignal des Verzögerungsschaltkreises zum Liefern an den Speicherschaltkreis.
Das Tiefpassfilter erster Ordnung weist auch einen Verzögerungsschaltkreis zum Verzögern des Eingangssignals um einen Abtastwert auf; erste Multipliziereinrichtungen zum Multiplizieren des Ausgangssignals des Verzögerungsschaltkreises; eine Subtrahiereinrichtung zum Subtrahieren des Ausgangssignals der ersten Multipliziereinrichtungen von dem Ausgangssignal der Subtrahiereinrichtung und zum Liefern des Ergebnisses dieser Subtraktion an den Verzögerungsschaltkreis; eine Addiereinrichtung zum Addieren des Ausgangssignals der ersten Multipliziereinrichtungen zu dem Ausgangssignal der Subtrahiereinrichtung; sowie eine zweite Multipliziereinrichtung zum Multiplizieren des Ausgangssignals der Addiereinrichtung.
In einer weiteren bevorzugten Konstuktion weist das Tiefpassfilter erster Ordnung einen Verzögerungsschaltkreis zum Verzögern des Eingangssignals um einen Abtastwert auf; erste Multipliziereinrichtungen zum Multiplizieren des Ausgangssignals des Verzögerungsschaltkreises; eine Subtrahiereinrichtung zum Subtrahieren des Ausgangssignals der ersten Multipliziereinrichtungen von dem Ausgangssignal der Subtrahiereinrichtung und zum Liefern des Ergebnisses dieser Subtraktion an den Verzögerungsschaltkreis; eine Addiereinrichtung zum Addieren des Ausgangssignals der ersten Multipliziereinrichtungen zu dem Ausgangssignal der Subtrahiereinrichtung; und eine zweite Multipliziereinrichtung zum Multiplizieren des Ausgangssignals der Addiereinrichtung; und
der Integrator weist einen Speicherschaltkreis zum temporären Speichern eines auszugebenden Eingangssignals auf; einen Verzögerungsschaltkreis zum Verzögern des Ausgangssignals des Speicherschaltkreises um einen Abtastwert; sowie eine Addiervorrichtung zum Addieren des Ausgangssignals des Dämpfers zu dem Ausgangssignal des Verzögerungsschaltkreises zum Liefern an den Speicherschaltkreis.
Weitere Aufgaben, Merkmale und Auswirkungen der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung deutlich hervor.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird deutlicher verständlich aus der folgenden Beschreibung und durch die beiliegenden Zeichnungen der bevorzugten Ausführungsform der Erfindung, die jedoch nicht als die Erfindung einschränkend genommen werden sollten, sondern ausschließlich zur Erklärung und zum Verständnis dienen.
Es zeigen:
Fig. 1 ein Schaltdiagramm, das die Anordnung einer herkömmlichen PLL-Schaltung darstellt;
Fig. 2 ein Schaltdiagramm, das die Anordnung eines Integrators der ersten bevorzugten Ausführungsform darstellt;
Fig. 3 ein Schaltdiagramm, das die Anordnung einer PLL-Schaltung der zweiten bevorzugten Ausführungsform der Erfindung dargstellt;
Fig. 4 ein Schaltdiagramm, das die Anordnung eines in der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung verwendeten Tiefpassfilters erster Ordnung darstellt;
Fig. 5 Frequenzkennlinien des in Fig. 4 gezeigten Tiefpassfilters erster Ordnung;
Fig. 6 ein Schaltdiagramm, das eine weitere Anordnung des in der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung verwendeten Tiefpassfilters erster Ordnung zeigt;
Fig. 7 Frequenzkennlinien des in Fig. 6 gezeigten Tiefpassfilters erster Ordnung;
Fig. 8 einen Vergleich der Frequenzantwort-Kennlinien der PLL- Schaltungen der ersten und zweiten Ausführungsform; und
Fig. 9 ein schematisches Konzept für ein typisches Phasensynchronisationssystem.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die bevorzugte Ausführungsform der vorliegenden Erfindung wird im Folgenden im Detail mit Bezug auf die beiliegenden Zeichnungen beschrieben. In der folgenden Beschreibung sind zahlreiche spezifische Details ausgeführt, um ein tiefgründiges Verständnis der vorliegenden Erfindung zu schaffen. Es wird für Fachleute jedoch offensichtlich sein, dass die vorliegende Erfindung auch ohne diese spezifischen Details umgesetzt werden kann. Andererseits sind bekannte Aufbauweisen nicht im Detail dargestellt, damit die vorliegende Erfindung deutlich erkennbar ist.
Fig. 1 zeigt das Schaltdiagramm, das die PLL-Schaltung der ersten bevorzugten Ausführungsform der vorliegende Erfindung zeigt. Diese bevorzugte Ausführungsform umfasst eine PLL-Schaltung für einen Empfänger in einem Phasensynchronisationssystem, der über ein in Fig. 9 gezeigtes ATM-Kommunikationsnetzwerk angeschlossen ist.
Wie in Fig. 1 gezeigt weist die PLL-Schaltung der ersten bevorzugten Ausführungsform einen Empfangsdatenzähler 11, eine Subtrahiereinrichtung 12, die das Ausgangssignal φout des Empfangdatenzählers 11 von einem Sendedaten-Zählwert φin subtrahiert, Dämpfer 13 und 14, die das Ausgangssignal der Subtrahiereinrichtung 12 dämpfen, einen Integrator 15, der das Ausgangssignal des Dämpfers 14 integriert, eine Addiereinrichtung 16, die das Ausgangssignal des Dämpfers 13 zu dem Ausgangssignal des Integrators 15 addiert, einen Wandler 17, der das Ausgangssignal der Addiereinrichtung 16 in das entsprechende Spannungssignal umwandelt, und einen Spannungssteuerungs-Oszillator 18, der von dem Ausgangssignal des Wandlers 17 gesteuert wird und ein Taktsignal ψout (fv) ausgibt, auf. In Fig. 1 ist nur die kennzeichnende Anordnung erfasst, die anderen allgemeinen Anordnungen wurden weggelassen.
Der Empfangdatenzähler 11 zählt die im Spannungssteuerungs- Oszillator 18 erzeugten empfangenen Taktsignale ψout (fv). Der Empfangdatenzähler hat die selbe Anordnung wie ein Zeitzähler (siehe Fig. 9), der Zeitdaten in einem Sender gemäß Referenztakten ausgibt. Die Addiereinrichtung 12 empfängt den Sendedaten- Zählwert φin als Zeitdaten aus Ausgangssignalen von dem Sender, die über ein ATM-Kommunikationsnetzwerk erhalten wurden. Immer wenn ein Zählwert empfangen wird, wird der Zählwert φout als das Ausgangssignal des Empfangsdatenzählers 11 von dem Sendedaten- Zählwert φin subtrahiert. Der Dämpfer 13 dämpft das Ausgangssignal der Subtrahiereinrichtung 12 um die Verstärkung k1. Der Dämpfer 14 dämpft das Ausgangssignal Δf1 des Dämpfers 13 um k2. Die Addiereinrichtung 16 addiert das Ausganssignal Δf1 des Dämpfers 13 zu dem Ausgangssignal Δf2 des Integrators 17. Der Wandler 17 wandelt das Ausgangssignal der Addiereinrichtung 16 in das entsprechende auszugebende Spannungssignal um. Das Ausgangssignal des Wandlers 17 wird gehalten, bis der nächste Sendedaten-Zählwert φin empfangen wird und ein neues Ausgangssignal der Addiereinrichtung 16 eingegeben wird und in das entsprechende Spannungssignal umgewandelt wird. Der Spannungssteuerungs-Oszillator 18, der Verstärkungsfaktor A liefert, erzeugt ein empfangenes Taktsignal ψout (fv) mit einer bestimmten Frequenz gemäß einem von dem Wandler 17 eingegebenen Spannungssignal und gibt es aus.
Fig. 2 zeigt das Schaltdiagramm, das die Anordnung des Integrators 15 zeigt. Wie hier gezeigt ist, weist der Integrator 15 einen Speicherschaltkreis 22 auf, der temporär ein als Δf2 auszugebendes Eingangssignal speichert, einen Verzögerungsschaltkreis 23, der das Ausgangssignal Δf2 des Speicherschaltkreises 22 um eine Abtastperiode verzögert, sowie eine Addiereinrichtung 21, die das Ausgangssignal des Dämpfers 14 zu dem Ausganssignal des Verzögerungsschaltkreises 23 zur Eingabe in den Speicherschaltkreis 22 addiert. Durch den Integrator wird das Ausgangssignal des Dämpfers 14 anschließend integriert, wobei es als Ausgangssignal Δf2 ausgegeben wird.
Als Nächstes wird die Arbeitsweise dieser bevorzugten Ausführungsform mit Bezug auf Fig. 1 und 2 beschrieben.
Wenn der Sendedaten-Zählwert φin von dem Sender empfangen wird, wird der Zählwert φout von dem Empfangsdatenzähler 11 gelesen und in der Subtrahiereinrichtung 12 von dem Sendedaten-Zählwert φin subtrahiert. Das Ergebnis dieser Subtraktion, oder das differenzielle Ausgangssignal e, das der Phasendifferenz zwischen dem Sendedaten-Zählwert φin und dem Zählwert φout entspricht, wird in den Dämpfer 13 eingegeben, wobei es zum Ausgangssignal Δf1 wird, das um den Verstärkungsfaktor k1 gedämpft ist. Das Ausgangssignal Δf1 wird an den Dämpfer 14 und die Addiereinrichtung 16 geliefert.
Das Ausgangssignal Δf1 des Dämpfers 13, das in Dämpfer 14 eingegeben wird, wird weiter um Faktor k2 gedämpft und in Integrator 15 eingegeben. Das Ergebnis der Integration durch Integrator 15, oder Ausgangssignal Δf2, wird erhalten.
In der Addiereinrichtung 16 wird das Ausgangssignal Δf1 des Dämpfers 13 zu dem Ausgangssignal Δf2 des Integrators 15 addiert. Das Ergebnis dieser Addition wird vom Wandler 17 in das entsprechende Spannungssignal umgewandelt, das an den Spannungssteuerungs-Oszillator 18 geliefert wird.
So wird das Taktsignal ψout (fv) mit der dem Ausgangssignal der Addiereinrichtung 16 entsprechenden Frequenz reproduziert und von dem Spannungssteuerungs-Oszillator 18 als empfangener Takt ausgegeben. Der Zählwert φout wird in Folge im Empfangsdatenzähler 11 gemäß dem Taktsignal ψout (fv) aktualisiert.
Eigentlich werden die Phasenübertragungskennlinien Y2 (S) der PLL-Schaltung der ersten Ausführungsform durch die Laplace- Transformation eines Phasenverhältnis von φin und φout erhalten, wie in Formel (1) ausgedrückt. Diese Kennlinien sind Übertragungskennlinien der typischen PLL-Schaltung zweiter Ordnung.
Der Dämpfungsfaktor und die natürliche Winkelfrequenz ω werden durch Formel (2) dargestellt. Die Ubertragungskennlinien der typischen PLL-Schaltung zweiter Ordnung werden nun wie in Formel (3) gezeigt erhalten.
Das Ersetzen von jω durch S führt zu Formel (4) für das Betragsquadrat der Verstärkung Y(ω) ² Des Weiteren wird die Zitter- Bandbreite Bj für die PLL-Schaltung durch die Formel (5) gegeben.
So wird die typische PLL-Schaltung zweiter Ordnung durch die erste in Fig. 1 und 2 gezeigte bevorzugte Ausführungsform ausgeführt.
Die Einfangzeit Tc für das ganze System, die als Überlagerung der Schleifen erster und zweiter Ordnung betrachtet werden kann, wird durch Formel (6) ausgedrückt.
T1 deutet die Einfangzeit der Schleife erster Ordnung an, während T2 die Einfangzeit der Schleife zweiter Ordnung anzeigt.
Fig. 3 zeigt das Schaltdiagramm, das die Anordnung der PLL- Schaltung der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt.
Wie hier gezeigt ist, weist die PLL-Schaltung der zweiten bevorzugten Ausführungsform einen Empfangsdatenzähler 11, eine Subtrahiereinrichtung 12, die das Ausgangssignal φout des Empfangsdatenzählers 11 von dem Sendedaten-Zählwert φin subtrahiert, ein Tiefpassfilter 31 erster Ordnung, der das Ausgangssignal der Subtrahiereinrichtung 12 filtert, Dämpfer 13 und 14, die das Ausgangssignal des Tiefpassfilters 31 erster Ordnung dämpfen, einen Integrator 15, der das Ausgangssignal des Dämpfers 14 integriert, eine Addiereinrichtung 16, die das Ausgangssignal des Dämpfers 13 zu dem Ausgangssignal des Integrators 15 addiert, einen Wandler 17, der das Ausgangssignal der Addiereinrichtung 16 in das entsprechende Spannungssignal umwandelt, und einen Spannungssteuerungs-Oszillator 18, der von dem Ausgangssignal des Wandlers 17 gesteuert wird und das Taktsignal ψout (fv) ausgibt, auf. In Fig. 1 ist nur die charakteristische Anordnung der bevorzugten Ausführungsform erfasst, die anderen allgemeinen Anordnungen wurden weggelassen.
In der obigen Anordnung sind der Empfangsdatenzähler 11, die Subtrahiereinrichtung 12, die Dämpfer 13 und 14, der Integrator 15, die Addiereinrichtung 16, der Wandler 17 und der Spannungssteuerungs-Oszillator 18 die selben wie die der ersten in Fig. 1 gezeigten bevorzugten Ausführungsform. Diese Bauelemente sind mit den selben Zahlen bezeichnet wie in der ersten bevorzugten Ausführungsform und deren Erklärung wird weggelassen.
Fig. 4 zeigt das Schaltdiagramm, das die Anordnung des Tiefpassfilters erster Ordnung 31 zeigt. Das Tiefpassfilter erster Ordnung 31, das in Fig. 4 erfasst ist, weist einen gleitender-Mittelwerts-Berechnungs-Schaltkreis mit in Reihe geschalteten Verzögerungsschaltkreisen 41 bis 4n und einer Addier-/Dividiereinrichtung 40 auf. Die Verzögerungsschaltkreise 41 bis 4n schieben immer dann einen gehaltenen Wert zum nächsten Verzögerungsschaltkreis, wenn das Ausgangssignal e von der Subtrahiereinrichtung 12 eingegeben wird. Mit anderen Worten werden die in den Verzögerungsschaltkreisen 41 bis 4n-1 gehaltenen Werte zu den jeweiligen Verzögerungsschaltkreisen 42 bis 4n der nächsten Stufe geschoben. Die Addier-/Dividiereinrichtung 40 addiert und summiert das Ausgangssignal e der Subtrahiereinrichtung 12 und das Ausgangssignal der Verzögerungsschaltkreise 41 bis 4n und dividiert das Ergebnis durch die Anzahl der Stufen von Verzögerungsschaltkreisen 41 bis 4n. Dann werden die Berechnungen der beweglichen Durchschnitts-Verarbeitung an den Dämpfer 13 ausgegeben.
Fig. 5 zeigt die Frequenzkennlinien des in Fig. 4 erfassten Tiefpassfilters erster Ordnung. Die Frequenz fr wird durch die Inverse von τ = n · Δt ausgedrückt, wobei Δt für das durchschnittliche Abtastinterval, oder mittlere zeitliche Datenankunftszeit, steht, und n für die Anzahl der Verzögerungsschaltkreis-Stufen.
Fig. 6 zeigt das Schaltdiagramm, das eine weitere Anordnung des Tiefpassfilters erster Ordnung 31 zeigt. Wie in Fig. 6 gezeigt weist das Tiefpassfilter erster Ordnung eine Subtrahiereinrichtung 61, einen Verzögerungsschaltkreis 62, Multipliziereinrichtungen 63, 64 und 66, sowie eine Addiereinrichtung 65 auf. Ein in Verzögerungsschaltkreis 62 eingegebener Wert wird um einen Abtastwert verzögert und über die Multipliziereinrichtungen 63 und 64 an die Subtrahiereinrichtung 61 bzw. die Addiereinrichtung 65 weitergeleitet. Immer wenn das Ausgangssignal e der Subtrahiereinrichtung 12 empfangen wird, subtrahiert die Subtrahiereinrichtung 61 das Ausgangssignal der Multipliziereinrichtung 63 vom Ausgangssignal e, und liefert das Ergebnis dieser Subtraktion an den Verzögerungsschaltkreis 62 und die Addiereinrichtung 65. Immer wenn das Ausgangssignal der Subtrahiereinrichtung 12 empfangen wird, addiert die Addiereinrichtung 65 das Ausgangssignal der Subtrahiereinrichtung 61 zu dem Ausgangssignal der Multipliziereinrichtung 66 und gibt das Ergebnis dieser Addition über die Multipliziereinrichtung an den Dämpfer 13 aus.
Fig. 7 stellt die Frequenzkennlinien des in Fig. 6 gezeigten Tiefpassfilters erster Ordnung dar. Fig. 7 sagt aus, dass, wenn die Zeitdaten periodische Daten sind, die Kennlinien bei der Hälfte der Ankunftsfrequenz der Zeitdaten rückgeführt werden und unstabil sind.
Wenn die Kennlinien des Tiefpassfilters erster Ordnung als H(S) geschrieben werden, werden die Phasenübertragungs-Kennlinien der PLL-Schaltung der zweiten bevorzugten Ausführungsform im Prinzip durch Formel (7) ausgedrückt, die die Übertragungskennlinien der PLL-Schaltung dritter Ordnung andeutet.
Eckfrequenz-Kennlinien eines Tiefpass erster Ordnung H(S) werden durch Formel (8) dargestellt, wobei τ1 für eine Filterzeitkonstante steht. Da nun der Dämpfungsfaktor und die natürliche Winkelfrequenz ω durch Formel (2) gegeben sind, werden die Übertragungskennlinien der PLL-Schaltung dritter Ordnung aus Formel (9) erhalten.
H(S) = 1/τ1·S + 1 (8)
Ersetzt man jω durch S erhält man die Formel (10) für Diese Formel kann praktisch eingesetzt werden, wenn die in Formel (11) erfassten Bedingungen erfüllt sind.
Auf die oben beschriebene Weise kann die PLL-Schaltung dritter Ordnung durch die zweite, in Fig. 3, 4 und 6 erfasste, bevorzugte Ausführungsform eingesetzt werden.
Die Synchronisationszeit Tc für das ganze System, die als die Summe der Synchronisationszeit in den Untersystemen betrachtet werden kann, kann durch Formel (12) ausgedrückt werden.
Daher liefern die erste und zweite bevorzugte Ausführungsform der vorliegenden Erfindung Frequenzantwort-Kennlinien, wie in Fig. 8 gezeigt. Fig. 8 zeigt den Dämpfungsfaktor , die natürliche Winkelfrequenz ωn und die Filterzeitkonstante τ1 unter den selben Bedingungen.
Wie in Fig. 8 gezeigt setzt die PLL-Schaltung dritter Ordnung ala zweite bevorzugte Ausführungsform Zittersteuerungskennlinien von 40 dB/dec ein, während die PLL-Schaltung zweiter Ordnung als die erste bevorzugte Ausführungsform Zittersteuerungskennlinien von 20 dB/dec im Bereich über der Eckfrequenz zeigt.
Die letzte PLL-Schaltung dritter Ordnung, bei der ein dualer Integrator als das Filter verwendet wird, bringt das Problem mit sich, dass sie unstabil gegen starkes Zittern ist. Die PLL- Schaltung dritter Ordnung der zweiten bevorzugten Ausführungsform hingegen ist höchst stabil gegen Amplituden-Flackern, da ein Integrator 15 in der vorangehenden Stufe des Wandlers 17 angeordnet ist und das Tiefpassfilter erster Ordnung installiert ist.
Darüber hinaus kann die PLL-Schaltung dritter Ordnung der zweiten bevorzugten Ausführungsform im Vergleich zu der PLL-Schaltung zweiter Ordnung, die das selbe P-P-Wert Flackern steuert, die Synchronisationszeit des Systems deutlich reduzieren.
Wie oben erklärt koppelt die PLL-Schaltung der vorliegenden Erfindung einen Empfangsdaten-Zählwert zurück, der gemäß einem reproduzierten, empfangenen Taktsignal erzeugt wird, zum Vergleich mit einem Sendedaten-Zählwert in einem Eingangssignal und zur zeitlichen Korrektur eines empfangenen Taktsignals. Die in der Nähe einer Abtastfrequenz auftretende Phasenfluktuation (Zittern) kann daher gesteuert werden. So können Takte genau und stabil reproduziert werden, auch wenn zum Beispiel ein ATM-Kommunikationsnetzwerk (ATM = asynchroner Transfermodus) verwendet wird, um einen Sender und einen Empfänger zu verbinden.
Zudem weist der Integrator, der zum Korrigieren von Taktsignalen verwendet wird, den Speicherschaltkreis zum temporären Speichern des Eingangssignals auf, den Verzögerungsschaltkreis zum Verzögern des Ausgangssignals von dem Speicherschaltkreis um ein Abtastwert, und die Addiereinrichtung zum Addreren eines Eingangssignals und eines Ausgangssignals bilden den Verzögerungsschaltkreis zum Liefern an den Speicherschaltkreis. Die PLL-Schaltung kann daher durch eine relativ einfache Schaltkreisanordnung eingefügt werden.
Das Tiefpassfilter erster Ordnung zum Tiefpassfiltern des differentiellen Signals zwischen einem Empfangdaten-Zählwert und einem Sendedaten-Zählwert wird eingebaut, um dis PLL-Schaltung dritter Ordnung einzusetzen. Daher ist die PLL-Schaltung dritter Ordnung bedeutend stabil gegen starkes Zittern und kann die Einfangzeit des Systems im Vergleich zu der PLL-Schaltung zweiter Ordnung, die dasselbe P-P-Wert-Zittern steuern kann, beträchtlich reduzieren.
Zudem kann die PLL-Schaltung dritter Ordnung mit einer relativ einfachen Schaltkreisanordnung eingesetzt werden, da das Tiefpassfilter erster Ordnung den gleitender-Mittelwert-Berechnungsschaltkreis mit den Verzögerungsschaltkreisen 41 bis 4n aufweist, die mit der Addier-/Dividiereinrichtung 40 in Reihe geschaltet sind.
Das Tiefpassfilter erster Ordnung weist auch den Verzögerungsschaltkreis zum Verzögern des Eingangssignals um ein Abtasten, die erste Multipliziereinrichtung zum Multiplizieren des Ausgangssignals des Verzögerungsschaltkreises, die Subtrahiereinrichtung zum Subtrahieren des Ausgangssignals der ersten Multipliziereinrichtung von einem Eingangssignalwert und zum Liefern des Ergebnisses dieser Subtraktion an den Verzögerungsschaltkreis, die Addiereinrichtung zum Addieren des Ausgangssignals der ersten Multipliziereinrichtung zu dem Ausgangssignal der Subtrahiereinrichtung und die zweite Multipliziereinrichtung zum Multiplizieren des Ausgangssignals der Addiereinrichtung auf. Die PLL-Schaltung dritter Ordnung kann daher durch eine relativ einfache Schaltkreisanordnung eingesetzt werden.

Claims

1. Eine digitale PLL-Schaltung dritter Ordnung in einer Empfangsvorrichtung zur Reproduktion von Taktsignalen, die mit einem Meßwertgeber synchronsiert sind, die folgendes aufweist:

eine Schleifenfiltervorrichtung mit einer Integriervorrichtung, einer Addiervorrichtung (16) und einer Oszillatorvorrichtung;

dadurch gekennzeichnet, daß die Schleifenfiltervorrichtung folgendes aufweist:

eine Zählvorrichtung für empfangene Daten (11) zum Zählen reproduzierter empfangener Taktsignale gemäß aus dem Meßwertgeber ausgegebenen gezählten Werten für abgeschickte Daten;

eine Subtrahiervorrichtung (12) zum Subtrahieren des Ausgangssignals der Zählvorrichtung für empfangene Daten (11) von dem gezählten Wert für abgeschickte Daten;

ein Tiefpaßfilter erster Ordnung (31), das zum Filtern des Ausgangssignals der Subtrahiervorrichtung (12) verwendet wird;

einen ersten Dämpfer (13) zum Dämpfen des Ausgangssignals des Tiefpaßfilters erster Ordnung (31);

einen zweiten Dämpfer (14) zum Dämpfen des Ausgangssignals des ersten Dämpfers (13); die Integriervorrichtung (15) zum Integrieren des Ausgangssignals des ersten Dämpfers (13);

die Addiervorrichtung (16), die der Addition des Ausgangssignals des ersten Dämpfers (13) zum Ausgangssignal der Integriervorrichtung (15) dient;

einen Wandler (17) zur Umwandlung des Ausgangssignals der Addiervorrichtung (16) in ein entsprechendes Spannungssignal;

die Oszillatorvorrichtung, die einen spannungsgeregelten Schwinger (18) aufweist, der zur Erzeugung der empfangenen Taktsignale verwendet wird, die der Zählvorrichtung für empfangene Daten (11) mit einer bestimmten Frequenz gemäß dem Ausgangssignal des Wandlers (17) zugeführt werden sollen; und

einen Speicherkreis (22) zur Zwischenspeicherung eines Eingangssignals, das ausgegeben werden soll;

einen Verzögerungskreis (23) zur Verzögerung des Ausgangssignals des Speicherkreises (22) um eine Abtastung; und

eine Addiervorrichtung (21) zum Addieren des Ausgangssignals des zweiten Dämpfers (14) zum Ausgangssignal des Verzögerungskreises (23) zum Zuführen zum Speicherkreis (22).

2. PLL-Schaltung nach Anspruch 1,

wobei die Integriervorrichtung (15) folgendes aufweist:

3. PLL-Schaltung nach Anspruch 1,

wobei das Tiefpaßfilter erster Ordnung (31) folgendes aufweist:

eine Vielzahl von in Reihe geschalteten Verzögerungskreisen (41-4n) zur Verzögerung und Ausgabe eines Ausgangssignals der Subtrahiervorrichtung (12) der Reihe nach und zur Verschiebung eines gehaltenen Werts der Reihe nach auf den Verzögerungskreis der nächsten Stufe, immer wenn das Ausgangssignal der Subtrahiervorrichtung eingegeben wird; und

eine Addier-/Dividiervorrichtung (40) zum Addieren und Summieren des Ausgangssignals der Subtrahiervorrichtung (12) und des Ausgangssignals der Verzögerungskreise und zum Dividieren des Ergebnisses dieser Addition durch die Anzahl von Stufen in den Verzögerungskreisen.

4. PLL-Schaltung nach Anspruch 1,

wobei das Tiefpaßfilter erster Ordnung (31) folgendes aufweist:

eine Vielzahl von in Reihe geschalteten Verzögerungskreisen (41-4n) zur Verzögerung und Ausgabe des Ausgangssignals der Subtrahiervorrichtung (12) der Reihe nach und zur Verschiebung eines gehaltenen Werts der Reihe nach auf den Verzögerungskreis der nächsten Stufe, immer wenn das Ausgangssignal der Subtrahiervorrichtung eingegeben wird; und

eine Addier-/Dividiervorrichtung (40) zum Addieren und Summieren des Ausgangssignals der Subtrahiervorrichtung (12) und des Ausgangssignals des Verzögerungskreises und zum Dividieren des Ergebnisses dieser Addition durch die Anzahl von Stufen in den Verzögerungskreisen; und

die Integriervorrichtung (15), die folgendes aufweist:

5. PLL-Schaltung nach Anspruch 1,

wobei das Tiefpaßfilter erster Ordnung (31) folgendes aufweist:

einen Verzögerungskreis (62) zur Verzögerung eines Eingangssignals um eine Abtastung;

erste Multipliziervorrichtungen (63, 64) zum Multiplizieren des Ausgangssignals des Verzögerungskreises;

eine Subtrahiervorrichtung (61) zum Subtrahieren des Ausgangssignals der ersten Multipliziervorrichtungen vom Ausgangssignal der Subtrahiervorrichtung und zum Zuführen des Ergebnisses dieser Subtraktion zum Verzögerungskreis (62);

eine Addiervorrichtung (65) zum Addieren des Ausgangssignals der ersten Multipliziervorrichtungen zum Ausgangssignal der Subtrahiervorrichtung (12); und

eine zweite Multipliziervorrichtung (66) zum Multiplizieren des Ausgangssignals der Addiervorrichtung (65).

6. PLL-Schaltung nach Anspruch 1,

wobei das Tiefpaßfilter erster Ordnung (31) folgendes aufweist:

erste Multipliziervorrichtungen (63, 64) zum Multiplizieren des Ausgangssignals des Verzögerungskreises (62);

eine Addiervorrichtung (65) zum Addieren des Ausgangssignals der ersten Multipliziervorrichtungen zum Ausgangssignal der Subtrahiervorrichtung (61); und

eine zweite Multipliziervorrichtung (66) zum Multiplizieren des Ausgangssignals der Addiervorrichtung; und

die Integriervorrichtung (15), die folgendes aufweist:

eine Addiervorrichtung (21) zum Addieren des Ausgangssignals des zweiten Dämpfers (14) zum Ausgangssignal des Verzögerungskreises zum Zuführen zum Speicherkreis (22).