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Die vorliegende Erfindung betrifft einen schnellen
programmierbaren Teiler, um eine hohe Frequenz, z. B. eines
durch eine Phasenverriegelungsschaltung gesteuerten
Oszillators, durch einen variablen Betrag zu teilen.
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Fig. 1 zeigt einen herkömmlichen programmierbaren Teiler.
Dieser Teiler weist einen Zähler 1 auf, der mit der zu
teilenden Frequenz Fin getaktet ist. Der Inhalt des Zählers 1
wird mit einer Zahl N durch einen Vergleicher 3 verglichen.
Bei Gleichheit liefert der Vergleicher 3 ein Rücksetzsignal
RST auf den Wert 0 an den Zähler 1. Die zu erhaltende geteilte
Frequenz Fout wird von dem Rücksetzsignal RST abgeleitet. Der
Vergleicher 3 liefert normalerweise jedes Mal einen Impuls,
wenn der Zähler 1 N Perioden des Signals Fin gezählt hat.
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Damit der Zähler 1 möglichst schnell ist, ist er ein
asynchroner Typ, d. h., dass seine Bits nicht in Phase mit der
Frequenz Fin variieren.
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Mit Hilfe eines programmierbaren Zählers gemäß der Fig. 1 kann
man eine Betriebsgeschwindigkeit nahe der maximalen Frequenz
erreichen, die durch die Technologie zugelassen wird, mit der
der Teiler realisiert ist. Jedoch erhält man diese Ausbildung
auf Kosten eines erheblichen Aufwands für die Dimensionierung
eines jeden der Transistoren des Teilers, wobei diese
Dimensionierung nicht von einer Technologie auf eine andere
übertragen werden kann. Auf diese Weise muss bei Auftreten
einer neuen Technologie erheblicher Entwicklungsaufwand
betrieben werden, um einen Teiler gemäß Fig. 1 mit der maximal
möglichen Frequenz zu betreiben. Das Dokument DE 32 00 752
offenbart einen programmierbaren Teiler nach dem Oberbegriff
des Patentanspruchs 1.
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Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine
Struktur eines schnellen programmierbaren Teilers vorzusehen,
die von einer Technologie auf eine andere ohne
Entwicklungsaufwand übertragen werden kann.
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Diese Aufgabe wird gelöst durch einen programmierbaren Teiler
mit mehreren Kippschaltungen, die durch ein Signal mit einer
zu teilenden Frequenz taktgesteuert werden und derart
angeordnet sind, dass sie in einer Schleife in bestimmter
Anzahl als Funktion einer gewünschten Teilungsrate
zusammengeschaltet werden, dadurch gekennzeichnet, dass die
kleinstmögliche Schleife zumindest zwei aufeinanderfolgende
Kippschaltungen enthält, die bei einem ersten Zustand
initialisiert werden, gefolgt unmittelbar von mindestens zwei
aufeinanderfolgenden Kippschaltungen, die bei dem
entgegengesetzten Zustand initialisiert werden.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist der
Ausgang jeder Kippschaltung, der nicht zu der kleinstmöglichen
Schleife gehört, mit einem ersten Eingang eines Multiplexers
verbunden, dessen zweiter Eingang das Ausgangssignal der
ersten Kippschaltung der kleinstmöglichen Schleife empfängt
und dessen Ausgang mit dem Eingang der folgenden Kippschaltung
verbunden ist, wobei dieser Multiplexer durch ein Signal
gesteuert wird, das die gewünschte Teilungsrate angibt.
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Gemäß einer Ausführungsform der vorliegenden Erfindung werden
alle Kippschaltungen, die nicht zu der kleinstmöglichen
Schleife gehören, bei einem gleichen Zustand initialisiert.
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Gemäß einer Ausführungsform der vorliegenden Erfindung werden
die Kippschaltungen durch ein Signal initialisiert, das nicht
auf die zu teilende Frequenz synchronisiert ist.
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Diese und weitere Aufgaben, Merkmale und Vorteile der
vorliegenden Erfindung werden näher in der folgenden
Beschreibung von einzelnen nicht beschränkenden
Ausführungsbeispielen mit Hilfe der Figuren erläutert, in
denen:
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Fig. 1, die bereits vorher beschrieben wurde, einen
herkömmlichen programmierbaren Teiler darstellt;
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Fig. 2A ein Ausführungsbeispiel eines programmierbaren
Teilers als Basis der vorliegenden Erfindung
darstellt;
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Fig. 2B eine Zeitdiagramm darstellt, das die Funktion und
einen Nachteil des Teilers gemäß Fig. 2A darstellt;
und
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Fig. 3 ein Ausführungsbeispiel eines programmierbaren
Teilers gemäß der vorliegenden Erfindung darstellt.
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In Fig. 2A sind mehrere Kippschaltungen bzw. Flip-Flops längs
einer Schleife mit variabler Größe verbunden, wobei die
Gesamtzahl der Flip-Flops gleich der maximal zu erreichenden
Teilungsrate bzw. dem Teilungsbetrag ist. Die Flip-Flops sind
D-Flip-Flops, d. h. dass jedes von ihnen den Zustand speichert,
der an seinem Eingang beim Eintreffen einer aktiven
Vorderflanke eines Freigabesignals vorliegt. Der Teiler gemäß
Fig. 2A weist 6 D-Flip-Flops 10 bis 15 auf, die sämtlich durch
die zu teilende Frequenz Fin freigegeben bzw. gesetzt werden.
Die drei ersten Flip-Flops 10 bis 12 sind direkt in Kaskade
miteinander verbunden, d. h. dass der Ausgang Q jedes Flip-
Flops mit dem Eingang D des folgenden Flip-Flops verbunden
ist. Das Ausgangssignal Fout des Teilers wird am Ausgang Q des
zweiten Flip-Flops 11 abgegriffen. Dem Eingang D eines jeden
Flip-Flops 13 bis 15 und 10 ist ein Multiplexer 17
vorgeschaltet, der an einem ersten Eingang das Ausgangssignal
Q des vorhergehenden Flip-Flops und an einem zweiten Eingang
das Ausgangssignal Fout des Teilers empfängt. Des weiteren
werden alle Flip-Flops bis auf eines der Flip-Flops 10 und 11,
z. B. das Flip-Flop 101 durch ein Initialisierungssignal INIT
auf 0 zurückgesetzt, während das Flip-Flop 10 durch dieses
Signal auf 1 gesetzt wird.
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Das Signal INIT wird ein einziges Mal aktiviert, z. B. beim
Einschalten der Schaltung. In Konsequenz ist allein das Flip-
Flop 10 auf dem Zustand 1. Wird nun das zu teilende Signal Fin
angelegt, bewegt sich dieser Zustand 1 im Rhythmus des Signals
Fin durch die Flip-Flops in einer mit Hilfe der Multiplexer 17
ausgewählten Schleife. In Abwesenheit eines Steuersignals
einer dieser Multiplexer, d. h. wenn alle Steuersignale dieser
Multiplexer den Wert 0 haben, umfasst die ausgewählte Schleife
alle Flip-Flops 10 bis 15. Um eine kleinere Schleife
auszuwählen, wird ein einzelnes der Steuersignale der
Multiplexer 17 auf den Zustand 1 gesetzt. Wenn z. B. das
Steuersignal des Multiplexers 17, der dem Flip-Flop 15
vorgeschaltet ist, auf 1 gesetzt wird, umfasst die Schleife
die Flip-Flops 10, 11 und 15. Der damit gewählte
Teilungsbetrag ist dann 3. Der Zustand "I", der sich
anfänglich bei dem Flip-Flop 10 befand, erreicht dann das
Flip-Flop 11 und liegt am Ausgang Fout des Teilers an, und
zwar jeweils nach drei Zyklen des zu teilen Signals Fin.
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Beim Übergang von einer Schleife zu einer kleineren Schleife
ist es möglich, dass der wandernde Zustand "1" sich nicht in
der kleinen Schleife befindet. Dies muss vermieden werden, da
ansonsten der wandernde Zustand "1" verloren geht. Hierfür
kann man z. B. die Auswahl einer neuen Schleife mit den
ansteigenden Vorderflanken des Signals Fout synchronisieren,
die angeben, dass der wandernde Zustand "1" in der
kleinstmöglichen Schleife vorliegt, die durch die Flip-Flops
10 und 11 gebildet wird.
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Der Teiler gemäß Fig. 2A hat den Vorteil, synchron zu sein, da
alle Flip-Flops 10 bis 15 durch das gleiche Signale Fin
getaktet werden. Dies erlaubt, diesen Teiler von einer
Technologie auf eine andere zu übertragen, ohne sich um die
Dimensionen der Transistoren kümmern zu müssen. Jedoch hat
dieser Teiler einen Nachteil, wenn er bei einer hohen Frequenz
betrieben werden muss, wobei dieser Nachteil mit Hilfe der
Fig. 2H erläutert wird.
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Fig. 2B stellt den Zeitverlauf der Signal Fin, INIT und der
Ausgangssignale Q10 und Q11 der Flip-Flops 10 und 11 dar.
Anfangs ist das Signal INIT im Zustand 1, was zur Folge hat,
dass alle Flip-Flops bis auf das Flip-Flop 10 auf 0 gesetzt
werden. Das Signal INIT geht auf den Zustand 0 eine Zeitspanne
t vor der ansteigenden Vorderflanke des Signals Fin über,
wodurch der Teiler gestartet wird. Bei der nächsten
ansteigenden Vorderflanke des Signals Fin übernimmt das Flip-
Flop 10 den Zustand 0 des vorhergehenden Flip-Flops (15 oder
11) und das Flip-Flop 11 übernimmt den Zustand 1 des Flip-
Flops 10. Wie dargestellt, geht das Signal Q10 vom Zustand 1
auf den Zustand 0 und das Signal Q11 von 0 auf 1 über. Damit
das Flip-Flop 11 den Zustand 1 von dem Flip-Flop 10 übernehmen
kann, ist es notwendig, dass die Zeitspanne t, die die
abfallende Flanke des Signals INIT von der ansteigenden Flanke
des Signals Fin trennt, größer als die Setzzeit des Flip-Flops
ist. Wenn diese Bedingung nicht eingehalten wird, wie dieses
durch die gepunkteten Linien dargestellt ist, bleibt das Flip-
Flop 11 auf dem Zustand 0, anstatt den Zustand 1 einzunehmen,
was wiederum den Verlust des wandernden Zustands "1"
hervorruft. Auch wenn eine Synchronisation der abfallenden
Flanke des Signals INIT mit dem Signal Fin sich bei niedriger
Frequenz als wirkungsvoll erweist, ist es schwierig, bei der
Grenzfrequenz die Lage der abfallenden Flanke des Signals INIT
zu beherrschen, ohne von neuem die Dimensionen der
Transistoren zu berücksichtigen. Tatsächlich hängt nämlich die
Versetzung, die die absteigende Flanke des Signals INIT von
der Vorderflanke des Signals Fin trennt, von einer solchen
Dimensionierung ab.
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Fig. 3 zeigt einen Teiler gemäß der Erfindung, der auf der
Basis des Teilers gemäß Fig. 2A realisiert ist, jedoch einen
möglichen Verlust des wandernden Zustands "1" vermeidet.
Hierbei sind wie bei der Fig. 2A mehrere Flip-Flops 10 bis 15
längs einer Schleife mit variabler Größe mit Hilfe von
Multiplexern 17 verbunden. Zudem weist die Schaltung zwei
zusätzliche Flip-Flops 10' und 11' auf, die mit den Flip-Flops
10 und 11 die kleinstmögliche Schleife bilden. Die Flip-Flops
10' und 11' sind aufeinanderfolgend zwischen die Flip-Flops 10
und 11 geschaltet. Das Flip-Flop 10' wird wie das Flip-Flop 10
durch das Signal INIT auf 1 gesetzt, während das Flip-Flop 11'
wie das Flip-Flop 11 auf 0 durch das Signal INIT gesetzt wird.
Es ist daher nicht notwendig, das Signal INIT mit dem Signal
Fin zu synchronisieren. Die Arbeitsweise dieses Teilers ist
gleich derjenigen des Teilers gemäß Fig. 2 außer dass der
minimale Teilungsbetrag vier ist, da die kleinstmögliche
Schleife durch vier Flip-Flops 10, 10', 11 und 11' gebildet
wird. Nach einer Initialisierung durch das Signal INIT können
sich die Flip-Flops 10 und 11' in einer Konfliktsituation
befinden, wie sie in Verbindung mit Fig. 2B beschrieben wurde.
Das heißt, dass das Flip-Flop 10 auf dem Zustand 1 verbleibt,
anstatt den Wert 0 des vorhergehenden Flip-Flops (15 oder 11)
anzunehmen, oder dass das Flip-Flop 11' auf dem Wert 0 bleibt,
anstatt den Zustand 1 des Flip-Flops 10' anzunehmen. Es gibt
somit vier mögliche Fälle:
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1) Alle Flip-Flops arbeiten korrekt, die Flip-Flop 10,
10', 11' und 11 nehmen jeweils die Zustände 0, 1, 1
bzw. 0 bei der ansteigenden Flanke des Signals Fin an.
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2) Nur das Flip-Flop 10 arbeitet nicht korrekt. Die Flip-
Flops 10, 10', 11' bzw. 11 nehmen somit die Zustände 1,
1, 1 bzw. 0 bei der ansteigenden Flanke des Signals Fin
an.
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3) Nur das Flip-Flop 11' arbeitet nicht korrekt. Dann
nehmen die Flip-Flop 10, 10', 11' bzw. 11 die Zustände
0, 1, 0 bzw. 0 bei der ansteigenden Flanke des Signals
Fin an.
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4) Beide Flip-Flops 10 und 11' arbeiten nicht korrekt.
Dann nehmen die Flip-Flops 10, 10', 11' bzw. 11 die
Zustände 1, 1, 0 bzw. 0 bei der ansteigenden Flanke des
Signal Fin an.
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In allen Fällen treten zwischen ein und drei
aufeinanderfolgenden Zuständen "1" bei den Flip-Flops 10, 10',
11' und 11 auf, die durch die Schleife im Rhythmus der
Frequenz des Signals Fin wandern. Daraus resultiert, dass das
zyklische Ergebnis des Signals Fout als Funktion der Anzahl
der Zustände "1", die in die Schleife geschickt werden,
variiert, aber dass dessen Frequenz die gleiche bleibt,
nämlich gleich der Frequenz des Signals Fin geteilt durch die
Anzahl der Flip-Flops in der ausgewählten Schleife. Dieses
Verhalten passt zu den meisten Schaltungen, die das
Ausgangssignal des Teilers auswerten, da sie nur auf die
ansteigenden oder abfallenden Flanken des Ausgangssignals des
Teilers ansprechen, Eine ähnliche korrekte Arbeitsweise kann
wohlgemerkt dadurch erhalten werden, dass in der
kleinstmöglichen Schleife die Anzahl der anfänglich auf 1
gesetzten Flip-Flops (10, 10') oder die Anzahl der anfänglich
auf 0 gesetzten Flip-Flops (11, 11'), vergrößert wird.
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Der minimale Teilungsbetrag des Teilers gemäß Fig. 3 ist 4.
Dieses ist nun tatsächlich kein Nachteil im Hinblick auf die
herkömmliche Schaltung gemäß Fig. 1. Tatsächlich sind bei
einer höheren Frequenz in der herkömmlichen Schaltung die
Operationen, den Inhalt des Teilers 1 mit der Zahl N zu
vergleichen und anschließend den Teiler auf 0 zurückzusetzen,
zeitlich relativ lang. Befindet man sich an der Grenze der
Betriebsfrequenz, erreicht diese Zeit allgemein drei Zyklen.
Da der Teiler 1 mindestens bis 1 zählen muss, damit der Teiler
arbeiten kann, zeigt es sich somit, dass der minimale
Teilungsbetrag gleich 4 ist.
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Zahlreiche Varianten und Modifikationen der vorliegenden
Erfindung sind für den Durchschnittsfachmann erkenntlich.
Anstatt z. B. alle Flip-Flops bis auf zwei auf den Zustand 0 zu
setzen, könnten alle Flip-Flops bis auf zwei auf 1 gesetzt
werden.