DE69516761T2 - Programmierbare hoch-geschwindigkeits schaltungsarchitektur mit geringem leistungs verbrauch - Google Patents

Description

Technisches Gebiet
• Das Gebiet der Erfindung ist jenes von nicht-flüchtigen, mit geringer Leistung programmierbaren Halbleiterschaltungsbauelementen.
Stand der Technik
• Programmierbare Schaltungsbauelemente vieler Arten sind gut bekannt. Solche programmierbaren Schaltungsbauelemente weisen typischerweise einen oder mehrere Eingänge zum Empfangen von zu speichernden und zu verarbeitenden Informationen auf. Die Informationsverarbeitung kann die Durchführung von ausgewählten Logikoperationen einschließen, um auf einer ausgewählten Bitleitung ein Ausgangssignal zu erzeugen. Die programmierbaren Schaltungsbauelemente können als Matrix mit einer Vielzahl von Eingangsleitungen und Ausgangsbitleitungen miteinander verbunden sein. Die Verbindungen, die die durchzuführenden Logikfunktionen festlegen, können entweder im voraus festverdrahtet werden oder zu einem späteren Betriebszeitpunkt festgelegt werden.
• Die Informationen, die einer Logikoperation unterzogen werden können, werden in ausgewählten Zellen gespeichert, die Fachleuten gut bekannt sind. Die Zellen, die zu verarbeitende Informationen speichern, können flüchtig oder nicht-flüchtig sein. Beispiele für nicht-flüchtige Zellen sind in US-A-4132904 offenbart. Wenn die Zellen flüchtig sind, ist ihr Zustand oder Informationsgehalt einem unwiderruflichen Verlust im Fall eines Leistungsverlusts oder -ausfalls ausgesetzt. Die Informationen in den Zellen können gemäß gut bekannten Leseverfahren gelesen oder abgerufen werden. Diese gut bekannten Verfahren verbrauchen leider übermäßige Mengen an elektrischer Leistung aufgrund der elektrischen Ströme, die zum Durchführen der Leseoperation erforderlich sind.
• Es ist folglich eine Aufgabe der Erfindung, eine Schaltungsarchitektur für eine Operation mit hoher Geschwindigkeit und mit geringer Leistung oder einer Leistung von Null zu entwickeln, welche von selbstabtastenden Zellen abhängt, die ein logisches Informationsausgangssignal erzeugen können, ohne die Leistung von herkömmlichen Zellenleseoperationen zu benötigen, die übermäßige Mengen an elektrischer Leistung verbrauchen.
• Eine weitere Aufgabe der Erfindung ist die Erhöhung der Geschwindigkeit und die Verringerung des Leistungsverbrauchs von programmierbaren Schaltungsbauelementen, einschließlich, jedoch nicht begrenzt auf programmierbare Speicher und programmierbare Logikbauelemente und -matrizes.
• Es ist noch eine weitere Aufgabe der Erfindung, ein programmierbares Bauelement zu entwickeln, das von Zellstromfähigkeiten unabhängig ist.
Zusammenfassung der Erfindung
• Die obigen Aufgaben wurden in einer selbstabtastenden, nicht-flüchtigen Zellenarchitektur nach Anspruch 1 gelöst.
• Gemäß der Erfindung ist ein ausgewähltes eines Paars von erfindungsgemäßen nicht-flüchtigen, selbstabtastenden Zellen wirksam zum Ansteuern des Gates eines Bitleitungstransistors, der wiederum den Zustand einer ausgewählten Ausgangsbitleitung steuert. Die zwei nicht- flüchtigen Zellen sind mit jeweiligen ersten und zweiten Eingangsleitungen verbunden, um die Ansteuerung von einer der nicht-flüchtigen Zellen in der Gruppe zu ermöglichen. Wenn eine Vielzahl von Gruppen solcher selbstabtastenden Zellenpaare mit einer einzelnen Bitleitung verbunden sind, wird effektiv eine ODER-Gatter-Verbindung hergestellt.
Kurzbeschreibung der Zeichnungen
• Fig. 1a zeigt eine erste Version einer nicht-flüchtigen Zelle mit einem kreuzgekoppelten Zwischenspeicher;
• Fig. 1b zeigt eine zweite Version einer nicht-flüchtigen Zelle mit einem kreuzgekoppelten Zwischenspeicher;
• Fig. 2 zeigt eine Variation der nicht-flüchtigen Zelle mit einem einzelnen Bitleitungsanschluß und mit einer verringerten Anzahl an Transistoren;
• Fig. 3 zeigt noch eine weitere Variation der nicht- flüchtigen Zelle;
• Fig. 4 zeigt eine hierin erfindungsgemäße Mehrzellen- Anordnung aus nicht-flüchtigen Zellen;
• Fig. 5 zeigt die Anordnung von Fig. 4, welche ferner Transistoren zum Ermöglichen der Programmierung von ausgewählten Zellen der Erfindung umfaßt; und
• Fig. 6 zeigt eine Variation der Anordnung von Fig. 5, welche die Programmierung von ausgewählten Zellen des programmierbaren Schaltungsbauelements der Erfindung ermöglicht.
Beste Art zur Ausführung der Erfindung
• Fig. 1a zeigt eine selbstabtastende, nicht-flüchtige Zelle 10 mit einem ersten und einem zweiten Speicher- (z. B. p- Kanal-Anreicherungs-) Pull-up-Transistor 12 bzw. 14, die an ihren jeweiligen Sourcepolen mit einer mehrfachen Spannung VM als Versorgungsspannung verbunden sind. VM kann auf eine ausgewählte Spannung festgelegt werden, einschließlich VCC oder eines höheren Pegels, z. B. VPP zum Programmieren. Die Pull-up-Transistoren 12 und 14 sind als Zwischenspeicher kreuzgekoppelt, indem ihre jeweiligen Steuergates mit den Drainpolen jedes anderen an jeweiligen Anschlußknoten A und B elektrisch verbunden sind, wie in Fig. 1a gezeigt. Gemäß der Version der Erfindung, die in Fig. 1a dargestellt ist, sind die jeweiligen Anschlußknoten A und B wiederum jeweils mit nicht-flüchtigen Unterzellen 15a und 15b verbunden, die jeweils (z. B. n-Kanal-Anreicherungs-) Pull-down- Transistoren 16 und 18 aufweisen. Wie mit Bezug auf Fig. 1B zu sehen ist, können die Anschlußknoten A und B alternativ jeweils direkt mit einer Ein-Transistor-Zelle verbunden sein ohne Bedarf für die Pull-down-Transistoren 16 und 18.
• Fig. 1a zeigt zusätzlich eine selbstabtastende, nicht- flüchtige Zelle 10 mit einem ersten und einem zweiten Anreicherungstransistor 20 und 21, die jeweils mit den Anschlußknoten A und B und jeweiligen Bitleitungen BL1 und BL2 verbunden sind. Die Anreicherungstransistoren 20 und 21 werden durch eine Wortleitung W/L getaktet. Die nicht- flüchtigen Unterzellen 15a und 15b umfassen jeweils einen ersten und einen zweiten n-Kanal-Verarmungstransistor 24 und 25 mit schwebendem Gate, die jeweils mit den Pull-down- Transistoren 16 und 18 in Reihe geschaltet sind. Insbesondere ist der Drainpol des Transistors 24 mit schwebendem Gate mit dem Sourcepol des Pull-down- Transistors 16 verbunden. Ferner ist der Drainpol des Transistors 25 mit schwebendem Gate mit dem Sourcepol des Pull-down-Transistors 18 verbunden. Die Drainpole der jeweiligen Pull-down-Transistoren 16 und 18 sind jeweils mit den Anschlußknoten A und B verbunden. Entsprechend der Taktung kann die nicht-flüchtige Zelle 10 an jeweiligen Bitleitungen BL1 und BL2 an den jeweiligen Anschlußknoten A und B gelesen oder programmiert werden.
• Die nicht-flüchtige Unterzelle 15a wird durch Einstellen der Wortleitung W/L und der Bitleitung BL1 auf einen Spannungspegel VCC, während die Bitleitung BL2 auf Null gesetzt wird, programmiert. Das Speichern von Information von der Bitleitung BL1 wird durch Setzen der Programmierwortleitung PWL auf VCC bei 5 Volt durchgeführt. Wenn die Information von der Bitleitung BL1 einmal in der Unterzelle 15a und insbesondere im Transistor 24 mit schwebendem Gate gespeichert wurde, wird die Versorgungsspannung VM auf den höheren Spannungspegel VPP erhöht. Die Programmierwortleitung PWL wird ebenfalls auf den hohen Pegel VPP eingestellt. Folglich geht der Anschlußknoten A auf VPP und der Anschlußknoten B bleibt auf der Erdung. Zusammengefaßt wird gemäß dieser Programmiervorgehensweise die nicht-flüchtige Zelle 15a programmiert und die andere nicht-flüchtige Zelle 15b wird durch die Wirkung der kreuzgekoppelten Pull-up-Transistoren 12 und 14 auf einen komplementären Zustand gesetzt. Wenn der Transistor 24 mit schwebendem Gate auf einen hohen Pegel gesetzt wird, wird folglich der Transistor 25 mit schwebendem Gate auf einem niedrigen Pegel gehalten.
• Die nicht-flüchtige Unterzelle 15a kann durch Einstellen der Programmierwortleitung PWL unter VCC und REF bei einem ausgewählten konstanten Spannungspegel, der ausreicht, um eine Aktivierung zu ermöglichen, gelesen werden. Der Zugriff auf die nicht-flüchtige Unterzelle 15a wird somit durch Setzen der Wortleitung W/L auf 5 Volt durchgeführt, was ermöglicht, daß Daten sowohl auf der Bitleitung BL1 als auch der Bitleitung BL2 gelesen werden, um ein Differenzausgangssignal zu erzeugen.
• Fig. 1b zeigt eine weitere Version, in der die Pull-down- Transistoren 16 und 18 beseitigt sind. Dies kann unter Verwendung von n-Kanal-Anreicherungstransistoren 24 und 25 mit schwebendem Gate anstelle von n-Kanal- Verarmungstransistoren durchgeführt werden. Folglich können die Transistoren 24 und 25 mit schwebendem Gate an ihren jeweiligen Gates durch die Programmierwortleitung PWL direkt angesteuert werden. Ansonsten folgt die Schaltung von Fig. 1B und ihre allgemeine Funktion jener der Schaltung in Fig. 1a.
• Fig. 2 zeigt eine Variation der nicht-flüchtigen Zelle 10 mit einem einzelnen Anschluß der Bitleitung B/L und mit einer verringerten Anzahl an Transistoren und nur einer einzelnen nicht-flüchtigen Unterzelle 15 mit einem Pull- down-Transistor 16 und einem Transistor 24 mit schwebendem Gate. Insbesondere zeigt Fig. 2 eine nicht-flüchtige Zelle 10 mit einem ersten und einem zweiten p-Kanal- Anreicherungs-Pull-up-Transistor 12 bzw. 14, die an ihren jeweiligen Sourcepolen mit VM verbunden sind. Alternativ können Verarmungskanaltransistoren verwendet werden. Die Pull-up-Transistoren 12 und 14 sind als Zwischenspeicher kreuzgekoppelt durch elektrisches Verbinden ihrer jeweiligen Steuergates mit den Drainpolen jedes anderen an jeweiligen Anschlußknoten A und B. Der Anschlußknoten A ist wiederum mit dem Pull-down-Transistor 16 verbunden. Der Anschlußknoten B ist mit dem Pull-down- Anreicherungstransistor 18 an seinem Drainpol verbunden.
• Fig. 2 zeigt zusätzlich die nicht-flüchtige Zelle 10 mit einem einzelnen Anreicherungstransistor 20, der mit dem Knoten A verbunden ist. Die nicht-flüchtige Zelle 10 umfaßt ferner einen n-Kanal-Verarmungstransistor 24 mit schwebendem Gate, der mit dem Pull-down-Transistor 16 verbunden ist. Ferner ist der Drainpol des Transistors 24 mit schwebendem Gate mit dem Sourcepol des Pull-down- Transistors 16 verbunden, und der Drainpol des Pull-down- Transistors 16 ist mit dem Anschlußknoten A verbunden. Das Steuergate des Pull-down-Transistors 18 ist zusätzlich mit dem Anschlußknoten A verbunden und sein Sourcepol ist geerdet. Der Anreicherungstransistor 20 wird durch die Wortleitung W/L getaktet. Entsprechend der Taktung wird die nicht-flüchtige Zelle 10 mit der Bitleitung B/L am Anschlußknoten A verbunden. Die nicht-flüchtige Unterzelle 15 ist durch Ansteuern der Wortleitung W/L und der Bitleitung B/L, so daß sie den Wert von VCC aufweisen, programmierbar. Das Speichern von Daten in der nicht- flüchtigen Unterzelle 15 von der Bitleitung B/L wird durch Setzen der Programmierwortleitung PWL auf VCC bei 5 Volt durchgeführt. Wenn die Daten von B/L einmal im Pull-down- Transistor 16 gespeichert wurden, wird VM auf VPP erhöht. Die Programmierwortleitung PWL wird ebenfalls auf den hohen Pegel VPP eingestellt. Folglich geht der Anschlußknoten A auf VPP. Zusammengefaßt wird gemäß dieser Programmiervorgehensweise der Transistor 24 mit schwebendem Gate programmiert. Die nicht-flüchtige Unterzelle 15 kann durch Setzen der Wortleitung PWL auf einen positiven Pegel unter VCC und Ref bei einem ausgewählten konstanten Spannungspegel gelesen werden. Der Zugriff auf die nicht- flüchtige Unterzelle 15 wird durch Setzen der Wortleitung W/L auf 5 Volt durchgeführt, was ermöglicht, daß Daten auf der Bitleitung B/L gelesen werden. Die Anordnung von Fig. 2 ist dort nützlich, wo kein Differenzausgangssignal entlang zweier Bitleitungen erforderlich ist.
• Fig. 3 zeigt eine zweite Variation der selbstabtastenden, nicht-flüchtigen Zelle 10, wobei eine Wortleitung W/L die Pull-down-Transistoren 16 und 18 steuert. Die Pull-up- Transistoren 12 und 14 bleiben wie in den Fig. 1A und 1B verbunden, und die Pull-down-Transistoren 16 und 18 sind wie vorher mit den jeweiligen Pull-up-Transistoren 12 und 14 verbunden. Außerdem ist ein Transistor 24 mit schwebendem Gate mit dem Sourcepol des Pull-down- Transistors 16 verbunden. In dieser Version der nicht- flüchtigen Zelle 10 sind die Gates der Transistoren 16 und 18 mit der Wortleitung W/L verbunden und werden durch diese angesteuert. Ferner ist der Sourcepol des Pull-down- Transistors 18 geerdet. Die Bitleitung B/L ist somit mit dem Transistor 24 mit schwebenden Gate zum Lesen und Programmieren gemäß Steuersignalen auf der Wortleitung W/L verbunden.
• Die gezeigte Version des Transistors 24 mit schwebendem Gate ist ein n-Kanal-Verarmungstransistor. Alternativ kann der Pull-down-Transistor 16 beseitigt werden, indem ein p- Kanal-Anreicherungstransistor 24 mit schwebendem Gate verwendet wird.
• Der Speichereffekt der Pull-up-Transistoren 12 und 14 ermöglicht Lese- und Programmieroperationen mit verringerter Leistung. Die Leistungsanforderungen können weiter verringert werden, um eine Anordnung mit einer Leistung von Null zu erzeugen, wie in Fig. 2 gezeigt, indem der Transistor 14 gesperrt wird, wenn der Transistor 12 durchgesteuert wird (und umgekehrt), indem die Steuergates des Pull-up-Transistors 14 und des Pull-down- Transistors 18 verbunden werden.
• Fig. 4 zeigt eine hierin erfindungsgemäße nicht-flüchtige Mehrzellenanordnung 40 aus acht nicht-flüchtigen, selbstabtastenden Zellen 10. Die Mehrzellenanordnung 40 weist entweder eine Leistung von Null oder eine geringe Leistung auf in Abhängigkeit davon, ob ausschließlich Zellen mit einer Leistung von Null verwendet werden oder nicht. Die nicht-flüchtigen Zellen 10 sind gepaart oder multiplexiert und nur eine der selbstabtastenden Zellen SSC1 und SSC2 wird zu irgendeinem gegebenen Zeitpunkt angesteuert. Zusätzliche Paare von multiplexierten Zellen umfassen SSC3 und SSC4; SSC5 und SSC6; und SSC7 und SSC8. Die in Fig. 4 gezeigte Mehrzellenanordnung 40 umfaßt vier solche Paargruppierungen von Zellen 10. Jede Gruppierung von multiplexierten SSC-Zellen umfaßt ferner ein Paar von Eingangsleitungen, die einer einzelnen Bitleitung BL zugeordnet sind. Nur eine dieser zwei Eingangsleitungen wird zu irgendeinem gegebenen Zeitpunkt angesteuert, um eine Ansteuerung von einer Gruppe von zwei gepaarten Zellen 10 durchzuführen. Die erste Gruppierung von Zellen 10 in der Mehrzellenanordnung 40 umfaßt beispielsweise Eingangsleitungen IT1 und IT1%, eine Bitleitung BL1, eine erste und eine zweite selbstabtastende, nicht-flüchtige Zelle 10, SSC1 und SSC2, einen ersten und einen zweiten Eingangsleitungs-Ansteuertransistor 43 und 44 und einen Bitleitungstransistor 45.
• Folglich sieht die Anordnung aus acht Zellen von Fig. 4 zwei Paare von Eingangsleitungen zum Auswählen, welche von jedem Paar von Zellen 10 zu irgendeinem gegebenen Zeitpunkt angesteuert werden soll, und zwei Ausgangsbitleitungen BL1 und BL2 vor. Die Eingangsleitungen umfassen IT1, IT1%, IT2 und IT2%. IT1 und IT1% bilden ein erstes Paar von Eingangsleitungen, die komplementäre Signale übertragen, um zu gewährleisten, daß nur einer der Eingangsleitungs- Ansteuertransistoren 43 und 44 zu irgendeinem gegebenen Zeitpunkt angesteuert wird. IT2 und IT2% bilden ein zweites Paar von Eingangsleitungen, die zum Steuern der Ansteuerung einer selbstabtastenden Zelle 10 aus einer weiteren gepaarten Gruppe wirksam sind. Wenn IT1 auf einem hohen Pegel liegt, steuern die Daten von SSC1 den Transistor 45 in seiner Gruppierung durch oder sperren ihn in Abhängigkeit vom Logikzustand der Zelle SSC1. In der in Fig. 4 gezeigten Anordnung 40 können die Produktterme auf den Bitleitungen BL1 und BL2 folglich erste und zweite logische ODER-Funktionen auf der Basis der Eingangsterme, die von zwei Zellen 10 erzeugt werden, welche durch die Ansteuerung der Eingangsleitungspaare IT1 und IT1% und IT2 und IT2% gesteuert werden, implementieren. Alternativ kann die Anordnung 40 als Teil einer CMOS-Logikmatrix aus Logikgattern mit einer Leistung von Null verbunden sein, wobei die Gatter UND, NICHT-UND, ODER, NICHT-ODER, Exklusiv-ODER, Exklusiv-NICHT-ODER, Exklusiv-UND, Exklusiv- NICHT-UND oder andere Arten von Gattern, einschließlich komplexen Gatteranordnungen, einschließen. Die Bitleitungstransistoren 45 sind vorzugsweise einpolige Hochgeschwindigkeitstransistoren, um die Geschwindigkeit zu maximieren. Die selbstabtastenden Zellen SSC1-SSC8 werden von dem Geschwindigkeitsweg der Mehrzellenanordnung 40 getrennt, obwohl die Zellen 10 die Logikzustände der jeweiligen Transistoren 45 festlegen.
• Fig. 5 zeigt die Anordnung von Fig. 4, welche ferner Programmiertransistoren 50 und 51 zum Ermöglichen der Programmierung von ausgewählten selbstabtastenden Zellen 10 in der Mehrzellenanordnung 40 einschließt. Der Transistor 50 ist beispielsweise mit der selbstabtastenden Zelle SSC1 verbunden, um eine Datenübertragung zwischen der Bitleitung BL1 und der selbstabtastenden Zelle SSC1 unter der Gatesteuerung eines Programmiereingangssignals P(a1) zu ermöglichen. Ebenso ist der Transistor 51 mit der selbstabtastenden Zelle SSC2 verbunden, um eine Datenübertragung zwischen der Bitleitung BL1 und der selbstabtastenden Zelle SSC2 unter der Gatesteuerung eines zweiten Programmiereingangssignals P(a2), welches den Transistor 44 an seinem Steuergate steuert, zu ermöglichen. Fig. 6 zeigt noch eine weitere Variation der Anordnung von Fig. 4, welche die Programmierung von ausgewählten selbstabtastenden Zellen 10 der Mehrzellenanordnung 40 der Erfindung ermöglicht. In diesem Fall werden Transistoren 60 und 61 mit der Bitleitung BL1 zum Programmieren unter der Steuerung von jeweiligen Gateprogrammiersignalen P(a1) und P(a2) verbunden, während Leseoperationen mit Bezug auf die Bitleitung BL2 über die Eingangsleitungs- Ansteuertransistoren 43 und 44 und den Bitleitungstransistor 45 durchgeführt werden.
• Zusammengefaßt werden Programmier- und Leseoperationen mit hoher Geschwindigkeit bei einem Leistungsverbrauch von Null mit programmierbaren Schaltungsbauelementen mit nicht- flüchtigen, selbstabtastenden Zellen, die auf kreuzgekoppelten Pull-up-Speichertransistoren beruhen, welche mit nicht-flüchtigen Pull-down-Unterzellen verbunden sind, durchgeführt. Der Leistungsverbrauch von Null wird Gleichstrombedingungen von Null und der Abwesenheit von Gleichströmen in anwendbaren Zellen oder Unterzellen unterschoben. Die Gesamtschaltung, in der die Zellen oder Unterzellen mit einer Leistung von Null verbunden sind, kann trotzdem mit geringer Leistung arbeiten, was einen gewissen Gleichstrom gestattet. Die hierin beschriebenen selbstabtastenden Zellen 10 werden insofern als selbstabtastend betrachtet, daß keine Leseverstärker für die Übertragung von Informationen hinsichtlich den Speicherzuständen der Zellen erforderlich sind. Statt dessen können die selbstabtastenden Zellen 10 ein direktes logisches Ausgangssignal für die Bitleitung liefern.

Claims (8)

1. Nicht-flüchtige, programmierbare Schaltung (40), umfassend:

(a) ein erstes und ein zweites nicht-flüchtiges, selbstabtastendes, programmierbares Zellenmittel (SSC1, SSC2; 10) zum Speichern und Übertragen von Information; gekennzeichnet durch:

(b) ein einzelnes Bitleitungsmittel (BL1) zum Empfangen von Information von dem ersten und dem zweiten nicht-flüchtigen, selbstabtastenden, programmierbaren Zellenmittel (SSC1, SSC2; 10);

(c) ein Ansteuerungsmittel (43, 44) zum Ansteuern von einem des ersten und des zweiten nicht-flüchtigen, selbstabtastenden, programmierbaren Zellenmittels (SSC1, SSC2; 10); und

(d) ein Schaltmittel (45) zum Lesen von Information, die in einem des ersten und des zweiten nicht-flüchtigen, selbstabtastenden, programmierbaren Zellenmittels (SSC1, SSC2; 10) gespeichert ist, wobei das Schaltmittel einen ersten und einen zweiten Anschluß und ein Steuergate aufweist, wobei das Steuergate mit dem Ansteuerungsmittel (43, 44) verbunden ist und das einzelne Bitleitungsmittel (BL1) mit dem ersten Anschluß verbunden ist, wobei das angesteuerte des ersten und des zweiten nicht-flüchtigen, selbstabtastenden, programmierbaren Zellenmittels (SSC1, SSC2; 10) durch das einzelne Bitleitungsmittel gelesen wird.

2. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 1, welche ferner ein Mittel zum Programmieren (50, 51) des ersten und des zweiten nicht-flüchtigen Zellenmittels (15a, 15b) umfaßt.

3. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 2, wobei das Mittel zum Programmieren (50, 51) mit dem Bitleitungsmittel (BL1) verbunden ist.

4. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 1, welche ferner ein zweites Bitleitungsmittel (BL2) zum Übertragen von Information zu dem ersten und dem zweiten nicht-flüchtigen, selbstabtastenden, programmierbaren Zellenmittel (SSC1, SSC2; 10) umfaßt.

5. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 4, wobei das erste und das zweite nicht-flüchtige, selbstabtastende, programmierbare Zellenmittel (SSC1, SSC2; 10) von dem zweiten Bitleitungsmittel (BL2) über ein mit dem zweiten Bitleitungsmittel (BL2) verbundenes Mittel zum Programmieren (60, 61) programmiert werden.

6. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 1, wobei die nicht-flüchtige, programmierbare Schaltung (40) als Matrix von Logikgattern mit einer Leistung von Null implementiert ist.

7. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 1, wobei das erste und das zweite nicht-flüchtige, selbstabtastende, programmierbare Zellenmittel (SSC1, SSC2; 10) jeweils einen ersten und einen zweiten nicht-flüchtigen Pull-down-Transistor (24, 25) aufweisen, wobei jeder des ersten und des zweiten nicht-flüchtigen Pull-down- Transistors (24, 25) jeweils mit einem ersten und einem zweiten Speichertransistor (12, 14) verbunden ist, wobei der erste und der zweite Speichertransistor (12, 14) jeweils einen ersten und einen zweiten Anschluß (A, B) aufweisen, mit dem der erste und der zweite nicht-flüchtige Pull-down-Transistor (24, 25) jeweils elektrisch verbunden ist, wobei der erste und der zweite Speichertransistor (12, 14) jeweils ein Steuergate aufweisen und die Steuergates des ersten und des zweiten Speichertransistors (12, 14) jeweils mit dem zweiten und dem ersten Anschluß (B, A) verbunden sind, wobei der erste und der zweite Speichertransistor (12, 14) einen dritten und einen vierten Anschluß aufweisen, wobei der dritte und der vierte Anschluß mit einer Spannungsquelle (VW) verbunden sind.

8. Nicht-flüchtige, programmierbare Schaltung nach Anspruch 1, wobei das erste und das zweite nicht-flüchtige, selbstabtastende, programmierbare Zellenmittel (SSC1, SSC2; 10) jeweils eine nicht-flüchtige Zelle (24, 25) und einen Feldeffekttransistor (16, 18) aufweisen, wobei der Feldeffekttransistor (16, 18) des ersten und des zweiten nicht-flüchtigen, selbstabtastenden, programmierbaren Zellenmittels (SSC1, SSC2; 10) jeweils einen Steuergateanschluß aufweist, der zum Empfang eines gemeinsamen Steuersignals (PWL) angeschlossen ist.