DE68916093T2 - Integrierte Schaltung. - Google Patents

Description

• Die Erfindung betritt eine integrierte Schaltung mit einem logische Datensignale erzeugenden Funktionsabschnitt, einem damit gespeisten Speicher und einem mit einem Ausgang des Speichers verbundenen logischen Ausgangskreis zum Empfangen eines Ausgangssignals aus dem Speicher und zum Übertragen dieses Ausgangssignals. Eine Schaltung der eingangs erwähnten Art ist aus IEEE Journal of Solid- State Circuits, Vol. SC-21, Nr. 5, Oktober 1986, S. 692 . . . 703: Flannagan et al., "Two 13-ns 64 K CMOS SRAM's with very low active power and improved asynchronous circuit techniques", insbesondere anhand der Fig. 11 bekannt. Die darin enthaltene Speicherschaltung enthält ein Verriegelelement mit aneinander angeschlossenen Ein- und Ausgängen, und die logische Ausgangsschaltung enthält eine Anzahl invertierender Elemente sowie drei Ausgangstransistoren. In der Referenz wird das Verriegelelement zum Übernehmen der Signale DATA bzw. während eines logisch niedrigen Steuersignals STABLE, zum Weiterleiten dieser Signale mit niedrigen Ausgangsimpedanzen an die logische Ausgangsschaltung zum Verringen störender Einflüsse verwendet, beispielsweise durch Übersprechen in ein benachbartes Signal führenden Leitungen oder durch Speisespannungsstörungen. Bevor dem Ausgangspuffer neue Signale DATA bzw. in einer Aufeinanderfolge von Signalen zugeführt werden, werden Eingangsleitungen mittels Transistoren und eines logisch hohen Steuersignals STABLE auf einem logisch niedrigen Pegel verriegelt, so daß das Verriegelelement keine falsche Signalinformation übernimmt und danach beim zeitbedingten Entwickeln der Signale DATA und DATA in einem im der Veröffentlichung nicht beschriebenen Teil des Speichers festhält. Dies erfordert eine exakte Abstimmung zwischen den Signalen STABLE und CYC END, weil sonst bei einem logisch hohen Steuersignal STABLE das Verriegelelement ein schaltet, wodurch eine der Eingangsleitungen nach einem logisch hohen Pegel gezogen werden würde. Ein derartiger Zustand verursacht unerwünschte Dissipation. Eine Gewißheit, daß obiger Vorgang nicht auftritt, ist das Nichtüberlappen von STABLE und CYC END, was jedoch eine zeitliche Verzögerung ergibt. Es ist also eine zeitlich genaue Abstimmung zwischen dem Überwachungssignal STABLE und dem Steuersignal CYC END erforderlich. Beim Abblocken der Transistoren M14, M15 und M16 bei logisch niedrigen verriegelten Eingangsleitungen während der Signalübergänge der Signale DATA und DATA am Anfang einer neuen Lesezeit (bei der CYC END und STABLE logisch hoch sind) befindet sich der Ausgang DATA OUT in einem Schwebezustand. Die Spannung am Ausgang des logischen Ausgangspuffers erreicht bei Belastung durch eine Transistor- Transistor-Logik-Schaltung (TTL) (bei der der Belastungswiderstand nach der ersten Speiseklemme etwa das Zweifache des Belastungswiderstands nach der zweiten Speiseklemme ist) beim Abblocken der Transistoren M14, M15 und M16 bei einer Speisespannung von etwa 5 V einen Wert von etwa 1,7 V. Das bedeutet, daß die Spannung am Ausgang des logischen Ausgangspuffers bei gleichbleibenden Signalen DATA und zwischen den einander auffolgenden Lesezeiten nicht logisch hoch oder logisch niedrig bleibt, sondern trotz des Tri-State-Zustands des Ausgangspuffers auf einem Pegel von etwa 1,7 V gebracht wird. Diese Pegeländerungen sind unerwünscht, da sie in einer integrierten Schaltung eine Quelle möglichen Übersprechen s nach möglichen benachbarten Signalleitungen bilden.
• In EP-A-0 186 106 ist ein Speicheranordnung mit einer Ausgangsschaltung beschrieben, die die Wahl zwischen verriegelten und unverriegelten Ausführungen des Datenauslesens aus dem Speicher ermöglicht. Eine integrierte Schaltung entsprechend dem Oberbegriff des Anspruchs 1 ist aus US-A-4 344 131 bekannt.
• Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Schaltung zu schaffen, in der die Ausgangsschaltung bei einer Aufeinanderfolge von Datensignalen nicht in einen Tri-State-Zustand kommt, die aus dem Funktionsabschnitt herrühren, worin die Steuerung oder Überwachung von Signalen aus dem Funktionsabschnitt zeitlich nicht kritisch ist, und worin die Speicherschaltung und die logische Ausgangsschaltung nichtsdestoweniger ein schnelles Schaltverhalten aufweist.
• Diese Aufgabe wird mit einer integrierten Schaltung nach Anspruch 1 gelöst. Eine derartige integrierte Schaltung bietet dabei den Vorteil, daß der Ausgang der Speicherschaltung immer vom Eingang der Speicherschaltung bestimmt wird, wodurch keine Steuer- oder Kontrollsignale für die Wirkung der Speicherschaltung erforderlich sind. Hierdurch ist es nicht notwendig, den Ausgang des logischen Ausgangspuffers bei jedem neuen Dateneingangssignal in einen Schwebezustand (Tri- State) zu bringen. Durch das Vermeiden eines Schwebezustands (Tri-State) am Ausgang beim Weiterleiten neuer Datensignale in die logische Ausgangsschaltung ist hierdurch der Ausgang immer definiert. Daher treten keine überflüssigen Auf- oder Entladeströme auf, so daß kein Übersprechen nach möglichen benachbarten signalführenden Leitungen auftreten kann. Weiter wird bei einer kapazitiven Belastung des Ausgangs eine zeitliche Verzögerung durch überflüssiges Auf- oder Entladen vermieden. Außerdem kann durch das Fehlen - zeitlich gesehen - kritischer in bezug aufeinander bestimmter Steuer- oder Kontrollsignale eine optimale Geschwindigkeit der Schaltung erreicht werden. Auch bringt die parallele Verbindung mit dem Eingang der Speicherschaltung ein schnelleres Schaltverhalten der integrierten Schaltung mit sich, da die parallele Verbindung die innenwohnende Zeitverzögerung des in Kaskade geschalteten Speicherelements zum Aufnehmen der angelegten Signale vermeidet. Der Eingang und der Ausgang der Speicherschaltung sind mit dem restlichen Abschnitt der logischen Ausgangsschaltung über eine logische Unterschaltung mit einer symmetrischen logischen Funktion verbunden, die einen Teil der logischen Ausgangsschaltung bildet. Tatsächlich spricht die logische Ausgangsschaltung sowohl direkt auf Datensignalen aus dem Funktionsabschnitt als auch auf das Signal am Ausgang der Speicherschaltung an, das am Ausgang der Speicherschaltung in Beantwortung der Datensignale nach der inhärenten Zeitverzögerung der Speicherschaltung zur Verfügung steht. Die Speicherschaltung enthält wenigstens eine einzige Flipflopschaltung, die logische Unterschaltung enthält wenigstens ein erstes und ein zweites logisches Gatter, der invertierte Ausgang ( ) und der erste Eingang der Flipflopschaltung sind mit je einem Eingang und einem weiteren Eingang des zweiten logischen Gatters verbunden, und der nicht invertierte Ausgang (Q) und der zweite Eingang der Flipflopschaltung sind mit je einem Eingang und einem weiteren Eingang des ersten logischen Gatters verbunden. Die Kopplung von Eingangs- und Ausgangssignalen der Flipflopschaltung wird beispielsweise durch logische ODER-Gatter oder NAND-Gatter beeinflußt (die dabei invertierte Eingangssignale empfangen). Ein bevorzugtes Ausführungsbeispiel einer erfindungsgemäßen integrierten Schaltung ist dadurch gekennzeichnet, daß die Speicherschaltung ein weiteres Flipflop enthält, von dem ein erster Eingang mit Dateneingangsklemmen über logische Gatter gekoppelt ist, ein zweiter Eingang mit einer überwachenden Eingangsklemme und ein Ausgang mit einem dritten logischen Gatter mit einer logischen ODER-Funktion in der logischen Unterschaltung verbunden ist, während ein weiterer Eingang des dritten logischen Gatters mit dem zweiten Eingang des weiteren Flipflops verbunden ist. Das weitere Flipflop wird zum Speichern eines Überwachungssignals verwendet, das angibt, ob der Ausgang des Ausgangspuffers in den Tri-State-Zustand gebracht werden kann oder nicht. Der Übergang nach einem Tri-State-Betrieb wird direkt bestimmt und nur von einem Überwachungssignal auf einem spezifischen logischen Pegel. Das Verlassen eines Tri-State-Betriebs wird jedoch mit einem Signal verwirklicht, das aus den Signalen an den Dateneingangsklemmen beim Auftreten des anderen logischen Pegels des Überwachungssignals abgeleitet wird. Infolgedessen ist die zeitlich sehr genaue Bestimmung des zusätzlichen Überwachungssignals ganz überflüssig.
• Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen
• Fig. 1 einen erfindungsgemäßen logischen Ausgangspuffer,
• Fig. 2 ein Ausführungsbeispiel eines erfindungsgemäßen logischen Ausgangspuffers,
• Fig. 3 ein bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen logischen Ausgangspuffers,
• Fig. 4 weitere Einzelheiten eines Teils des logischen Ausgangspuffers nach Fig. 3, und
• Fig. 5 ein anderes Ausführungsbeispiel eines erfindungsgemäßen logischen Ausgangspuffers.
• In Fig. 1 ist ein erfindungsgemäßer logischer Ausgangspuffer dargestellt. Der Ausgangspuffer empfängt N Eingangssignale D1 bis DN und enthält eine Speicherschaltung M, eine logische Unterschaltung L und eine logische Ausgangsstufe O. Die Speicherschaltung M enthält wenigstens zwei Eingangs- und wenigstens zwei Ausgangsklemmen. Die logische Unterschaltung L enthält wenigstens zwei logische Gatter, deren Eingänge getrennt mit je einer Eingangsklemme und einer Ausgangsklemme der Speicherschaltung M verbunden sind. Die Ausgangsstufe O, die wenigstens zwei Ausgangstransistoren enthält, ist mit zwei Ausgangsklemmen der logischen Unterschaltung L verbunden.
• In der weiteren Beschreibung werden logisch niedrige bzw. logisch hohe Signale mit niedrig bzw. hoch bezeichnet und wird mit n- bzw. p-Transistor ein n- Kanal-Feldeffekttransistor oder ein bipolarer npn-Transistor bzw. ein p-Kanal- Feldeffekttransistor oder ein bipolarer pnp-Transistor angegeben. Die Wirkungsweise des Ausgangspuffers nach Fig. 1 ist wie folgt: Die Speicherschaltung M empfängt an den Eingangsklemmen N logische Signale D1 bis Dn, die im Speicher M gespeichert und weiter über Parallelverbindungen der logischen Unterschaltung L weitergeleitet werden. Die Ausgangssignale des Speichers M gelangen an die logische Unterschaltung L. Der Speicher M dient zum Speichern der logischen Pegel (beispielsweise logisch hoch) der Signale D1 bis DN, so daß mögliche kurzzeitige logische aktive Pegel der Signale D1 bis DN erhalten bleiben. Der Speicher M enthält eine inhärente Zeitverzögerung zum Übernehmen und Weiterleiten der logischen aktiven Pegel der Signale D1 bis DN, so daß logische Änderungen an den Eingangsklemmen des Speichers M nach den Ausgangsklemmen verzögert weitergeleitet werden. Durch die direkten Parallelverbindungen der Signale D1 bis DN an die logische Unterschaltung L werden Änderungen in diesen Signalen jedoch ohne Verzögerung auf die logische Unterschaltung L übertragen. Die logischen Gatter P1 bis PN übertragen sowohl die Signale D1 bis DN als auch die Ausgangssignale des Speichers M auf mögliche weitere Logik in der Schaltung L. Die Ausgangssignale der Schaltung L steuern schließlich die logische Ausgangsstufe O, die einen hohen, niedrigen oder schwebenden Pegel (Tri- State) an eine Ausgangsklemme liefern kann, an die eine Belastung angeschlossen werden kann. Ein Ausführungsbeispiel eines erfindungsgemäßen logischen Ausgangspuffers nach Fig. 2 entspricht dem nach Fig. 1, so daß dieselben Bezugszeichen zum Bezeichnen der gleichen Bauteile verwendbar sind. Der Speicher M enthält ein Setz/Rücksetz-Flipflop (SR) mit einem invertierten ( ) und einem nicht invertierten Ausgang (Q), wobei der Setz- bzw. Rücksetz-Eingang (Reset) des Flipflops ein Signal D1 bzw. D2 empfängt. Die logische Unterschaltung L enthält zwei ODER- Gatter P1 bzw. P2. Die Wirkung des logischen Ausgangspuffers nach Fig. 2 ist wie folgt: Die Signale D1 und D2 sind aktive Signale, wenn sie hoch sind, d. h. daß, wenn D1 hoch und D2 niedrig bzw. D1 niedrig und D2 hoch sind, die Ausgangsklemme der Ausgangsstufe hoch bzw. niedrig oder niedrig bzw. hoch sein sollen, und wenn D1 und D2 niedrig sind, der Pegel an der Ausgangsklemme sich nicht ändern soll. Gleichzeitiges Auftreten eines hohen Signals D1 und D2 ist zu vermeiden, da dies keine logische Bedeutung hat und für eine richtige Operation des Setz/Rücksetz-Flipflops unzulässig ist. Bei einem hohen Signal D1 (D2 ist dabei niedrig) wird das Setz/Rücksetz-Flipflop gesetzt (set). Dieses Setzen ist nach einer bestimmten Verzögerungszeit verwirklicht, so daß auch erst nach einer bestimmten Verzögerungszeit der Ausgang Q bzw. hoch bzw. niedrig ist. Durch das direkte Weiterleiten eines hohen Signals D1 an das ODER- Gatter P1, empfängt es ohne Verzögerung ein hohes Signal D1, das also ein hohes Signal nach möglicher anderer Logik in der logischen Unterschaltung L weiterleitet. Nach der erwähnten Setzverzögerung des Flipflops wird der Ausgang Q bzw. hoch bzw. niedrig und der Ausgang des ODER-Gatters P1 bleibt hoch, was dann nicht mehr von dem logischen Wert des Signals D1 abhängig ist. Das bedeutet, daß das Set/Rücksetz-Flipflop einen hohen Pegel vom Signal D1 übernommen hat und die logische Unterschaltung L ununterbrochen vom Flipflop angesteuert wird. Bei einem hohen Signal D2 wird das Setz/Rücksetz-Flipflop zurückgestellt (Reset). Auch dieses Rücksetzen ist erst nach einer bestimmten Verzögerungszeit verwirklicht, so daß der invertierte Ausgang bzw. der nichtinvertierte Ausgang Q in bezug auf den Rücksetz- Eingang (R) verzögert hoch bzw. niedrig ist. Durch das direkte Weiterleiten eines hohen Signals D2 an das ODER-Gatter P2, emptangt das ODER-Gatter P2 ohne Verzögerung ein hohes Signal D2, dessen Ausgang also nach jeder zusätzlichen Logik in der logischen Unterschaltung L ein hohes Signal weiterleitet. Nach der erwähnten Verzögerung des Flipflops wird der Ausgang bzw. Q hoch bzw. niedrig und liefert das ODER-Gatter P2 ebenfalls ein hohes Ausgangssignal trotz des logischen Werts des Signals D2. Das bedeutet, daß die Schaltung L vom Flipflop in einem statischen Zustand festgehalten wird.
• Ein bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen logischen Ausgangspuffers nach Fig. 3 entspricht dem nach Fig. 1, so daß dieselben Bezugszeichen zum Bezeichnen der gleichen Bauteile verwendbar sind, wobei der Speicher M ein erstes und ein zweites Setz/Rücksetz-Flipflop FF1 bzw. FF2 enthält, die logische Unterschaltung L vier ODER-Gatter P1, P2, P6 bzw. P7, nur ein NICHT- ODER-Gatter P3 und zwei NICHT-UND-Gatter P4 bzw. P5 enthält, die Ausgangsstufen O zwei PMOS-Transistoren T1 bzw. T2 enthalten und der Ausgangspuffer drei Eingangsklemmen hat, an die die Eingangssignale D1, D2 und OE angelegt werden.
• Zwischen dem Ausgangspuffereingang, dem die Eingangssignale D1, D2 und OE zugeführt werden, und dem Rücksetz-Eingang (R) des zweiten Flipflops FF2 sind ein ODER-Gatter P8, ein UND-Gatter P9 und ein invertierendes Element I1 eingeschaltet. Das Eingangssignal D1 bzw. D2 ist mit dem Setz- bzw. Rücksetz-Eingang (S bzw. R) des ersten Flipflops FF1 und dem ersten bzw. zweiten Eingang des ODER-Gatters P1 bzw. P2 verbunden. Der nicht invertierte Ausgang Q bzw. der invertierte Ausgang des ersten Flipflops FF1 ist mit dem zweiten bzw. ersten Eingang des ODER-Gatters P1 bzw. P2 verbunden. Die erste bzw. zweite Ausgangspuffereingangsklemme ist ebenfalls mit der ersten bzw. zweiten Eingangsklemme des ODER-Gatters P8 gekoppelt, dessen Ausgang mit einer zweiten Eingangsklemme des UND-Gatters P9 verbunden ist. Die dritte Ausgangspuffereingangsklemme, der das Kontrollsignal OE zugeleitet wird, ist mit der Eingangsklemme des invertierenden Elements I1, dem Setzeingang (S) des zweiten Flipflops FF2, mit der ersten Eingangsklemme des NICHT-ODER-Gatters P3, der zweiten Eingangsklemme des ODER-Gatters P6 und der zweiten Eingangsklemme des ODER-Gatters P7 in dieser Reihenfolge gekoppelt. Der Ausgang des invertierenden Elements I1 ist mit einer ersten Eingangsklemme des UND-Gatters P9 verbunden, dessen Ausgang mit dem Rücksetz-Eingang (R) des zweiten Flipflops FF2 gekoppelt ist. Der nicht invertierende Ausgang Q des Flipflops FF2 ist mit der zweiten Eingangsklemme des NICHT-ODER-Gatters P3 verbunden, dessen Ausgang mit der zweiten Eingangsklemme der NICHT-UND-Gatter P4 und P5 gekoppelt ist. Logisch betrachtet ist die Funktion des NICHT-ODER-Gatters P3 dieselbe wie die einer Kaskadenschaltung eines ODER-Gatters und eines invertierenden Elements. Der Ausgang des ODER-Gatters P1 bzw. P2 ist mit der ersten Eingangsklemme des NICHT-ODER-Gatters P4 bzw. P5 verbunden. Der Ausgang des NICHT-UND-Gatters P4 bzw. P5 ist mit der ersten Eingangsklemme des ODER-Gatters P6 bzw. P7 verbunden. Der Ausgang des ODER-Gatters P6 bzw. P7 ist mit der Steuerelektrode des Transistors T1 bzw. T2 gekoppelt. Die Quellenelektrode bzw. die Abzugselektrode des Transistors T1 ist mit der ersten Speiseklemme V1 und mit einer Ausgangsklemme OUT verbunden und die Quellenelektrode bzw. Abzugselektrode des Transistors T2 ist mit der Ausgangsklemme OUT bzw. mit der zweiten Speiseklemme V2 in dieser Reihenfolge verbunden. Die Wirkung des Ausgangspuffers nach Fig. 3 ist wie folgt:
• Die Signale D1 und D2 sind aktive Signale, wenn sie hoch sind, wie bei der Wirkung der Schaltung nach Fig. 2 bereits angegeben wurde. Das dritte Eingangssignal OE, das ebenfalls ein aktives Signal ist, wenn es hoch ist, erfüllt eine Kontrollfunktion und gibt an, ob der Ausgangspuffer sich im schwebenden Zustand (Tri-State) (OE ist dabei hoch) oder im nicht schwebenden Zustand stehen soll (OE ist dabei niedrig). Die Wirkung der Schaltung wird aufeinanderfolgend für ein niedriges bzw. ein hohes Ausgangssignal OE beschrieben.
• Bei einem niedrigen Eingangssignal OE empfangen die zweiten Eingangsklemmen der ODER-Gatter P6 und P7 ein niedriges Signal. Bei einem niedrigen Signal D2 und bei der Änderung des Signals D1 von niedrig nach hoch empfängt die erste Eingangsklemme des Gatters P1 ein hohes Signal, wird der Ausgang des ODER-Gatters P1 hoch und das erste Flipflop FF1 gesetzt. Nach einer Setzverzögerung des ersten Flipflops FF1 ist der nicht invertierte Ausgang Q bzw. der invertierte Ausgang hoch bzw. niedrig und das Flipflop FF1 hat also die Information an den Eingangsklemmen D1 und D2 übernommen. Der Ausgang des ODER-Gatters P1 bzw. P2 bleibt hierdurch hoch bzw. niedrig. Der Ausgang der ODER-Gatters P8 ist durch ein hohes Signal an seiner zweiten Eingangsklemme hoch sowie der Ausgang des invertierenden Elements I1, wodurch der Ausgang des UND-Gatters P9 ebenfalls hoch ist. Das zweite Flipflop FF2 wird hierdurch zurückgestellt, wodurch nach einer Rücksetzverzögerung des Flipflops FF2 der Ausgang Q niedrig wird, wenn der Ausgang Q vor dem Rücksetzen hoch war, oder der Ausgang Q niedrig bleibt, wenn der Ausgang Q vor dem Rücksetzen niedrig war. Der Ausgang des NICHT-ODER-Gatters P3 wird hierdurch hoch, wodurch der Ausgang des NICHT-UND-Gatters P4 bzw. P5 niedrig bzw. hoch wird. Die Ausgänge der ODER-Gatter P6 bzw. P7 werden hierdurch niedrig bzw. hoch, wodurch der Transistor T1 bzw. T2 leitet bzw. sperrt und die Ausgangsklemme OUT infolgedessen hoch ist. Bei einer Änderung des Signals an der Eingangsklemme D1 von hoch nach niedrig und bei einem niedrig bleibenden Signal an der Eingangsklemme D2 bleibt die Ausgangsklemme OUT hoch durch die Speicherwirkung des ersten Flipflops FF1.
• Bei niedrigen Signalen OE und D1, aber bei der Änderung des Signals D2 von niedrig nach hoch, bleibt der Ausgang des ODER-Gatters P1 vorübergehend hoch, und der Ausgang des ODER-Gatters P2 wird hoch. Das Flipflop FF1 wird zurückgestellt, wodurch der Ausgang Q bzw. nach einer bestimmten Rücksetzverzögerung niedrig bzw. hoch wird und anschließend der Ausgang des ODER- Gatters P1 niedrig wird und der Ausgang des ODER-Gatters P2 hoch bleibt. Durch einen hohen Ausgang sowohl des ODER-Gatters P8 als auch des invertierenden Elements I1 wird der Ausgang des UND-Gatters P9 hoch, und das Flipflop FF2 wird zurückgestellt oder bleibt zurückgestellt, wodurch der Ausgangspuffer aus einem möglichen schwebenden Zustand (Tri-State) gebracht wird. Der Ausgang des NICHT- ODER-Gatters P3 wird oder bleibt hoch, wodurch der Ausgang des NICHT-UND- Gatters P4 bzw. P5 hoch bzw. niedrig wird. Der Ausgang des ODER-Gatters P6 bzw. P7 wird hierdurch hoch bzw. niedrig, wodurch der Transistor T1 bzw. T2 gesperrt bzw. leitend gemacht wird und die Ausgangsklemme OUT hierdurch niedrig ist. Bei der Änderung des Signals an der Eingangsklemme D2 bleibt die Ausgangsklemme OUT niedrig durch die Speicherwirkung des ersten Flipflops FF1.
• Bei der Änderung des Signals an der Eingangsklemme OE von niedrig nach hoch wird das Flipflop FF2 gesetzt. Auch empfangen die zweiten Eingänge der ODER-Gatter P6 und P7 direkt ein hohes Signal, wodurch die Ausgänge von P6 und P7 hoch werden und die Transistoren T1 und T2 sperren (Tri-State). Nach einer Setzverzögerung des zweiten Flipflops FF2 wird der Ausgang Q des Flipflops FF2 hoch und der Ausgang des NICHT-ODER-Gatters P3 niedrig. Dies hat zur Folge, daß die Ausgänge der NICHT-UND-Gatter P4 und P5 hoch werden, wodurch die Ausgänge des ODER-Gatters P6 und P7 hoch bleiben. Die Transistoren T1 und T2 sperren nach wie vor (Tri-State) durch die Speicherwirkung des Flipflops FF2. Wie bereits erwähnt wurde, wird der Ausgang des Ausgangspuffers beim Erscheinen eines hohen logisch aktiven Signals D1 oder D2 aus dem schwebenden Zustand (Tri-State) in einen logisch hohen bzw. logisch niedrigen Zustand gebracht.
• Jede der in Fig. 3 dargestellten Setz/Rücksetz-Flipflop-Schaltungen FF1 und FF2 kann beispielsweise aus zwei rückgekoppelten invertierenden Elementen aufgebaut werden. Dem Fachmann wird klar sein, daß der Speicher M auch mit anderen Speicherelementen als Setz/Rücksetz-Flipflops verwirklichbar ist. Die Setz/Rücksetz- Flipflops können beispielsweise durch JK-Flipflops ersetzt werden, ohne daß dies eine Änderung des Aufbaus der logischen Ausgangspufferschaltung erforderlich macht. Die Kopplungen am Setz- und Rücksetz-Eingang des zweiten Flipflops FF2 können ohne weiteres ausgetauscht werden, wobei das Gatter P3 nicht mit dem nicht invertierten Ausgang Q sondern mit dem invertierten Ausgang verbunden werden muß. Es wird klar sein, daß die genannten PMOS-Transistoren in der Ausgangsstufe O nur als Beispiel dienen. Grundsätzlich kann die Ausgangsstufe aus einer Kaskadenschaltung auf zwei beliebigen Transistoren aufgebaut werden (sowohl bipolar als auch unipolar), wobei der Leitfähigkeitstyp der benutzten Transistoren in Zusammenhang mit der erforderlichen Ansteuerung der Steuerelektrode des betreffenden Transistors zum Leitendmachen bzw. zum Sperren dieses Transistors zu berücksichtigen ist.
• In Fig. 4 ist mit weiteren Einzelheiten ein Teil des logischen Ausgangspuffers nach Fig. 3 dargestellt, so daß dieselben Bezugssymbole zum Bezeichnen der gleichen Bauteile verwendbar sind, d. h. die Gatter P1, P4 und P6. Das Gatter P1 enthält zwei PMOS-Transistoren T3 bzw. T4 und zwei NMOS-Transistoren T5 bzw. T6. Das Gatter P4 enthält einen PMOS-Transistor T7 und einen NMOS- Transistor T8, und das Gatter P6 enthält schließlich einen PMOS-Transistor T9. Die Schaltung nach Fig. 4 empfängt vier Eingangssignale, d. h. das Signal OE, das das invertierte Signal des Signals OE ist und am Ausgang des invertierenden Elements I1 (siehe Fig. 3) zur Verfügung steht, das Signal OQ, das vom Ausgang Q des ersten Flipflops FF1 herrührt, das Eingangssignal D1 und ein Signal OP3, das vom Ausgang des Gatters P3 herrührt (siehe Fig. 3). Das Ausgangssignal OP6 der Schaltung gelangt an die Steuerelektrode des Transistors T1. Die Quellenelektroden der Transistoren T3, T7 und T9 sind miteinander und mit einer ersten Speiseklemme V1 verbunden. Die Abzugselektroden der Transistoren T4, T5, T6, T7 und T9 sind miteinander und mit der Ausgangsklemme der Schaltung verbunden, und die Quellenelektroden der Transistoren T5 und T6 sind miteinander und mit der Abzugselektrode des Transistors T8 verbunden. Die Quellenelektrode des Transistors T8 ist mit der zweiten Speiseklemme V2 verbunden, während die Abzugselektrode des Transistors T3 mit der Quellenelektrode des Transistors T4 verbunden ist. Das Eingangssignal OE ist mit der Steuerelektrode dies Transistors T9 gekoppelt, während das Eingangssignal OQ bzw. D1 mit den Steuerelektroden der Transistoren T3 und T5 bzw. den Transistoren T4 und T6 verbunden sind. Das Eingangssignal OP3 ist schließlich mit der Steuerelektrode des Transistors T8 gekoppelt.
• Die Wirkung der Schaltung nach Fig. 4 ist wie folgt:
• Wenn der Transistor T9 leitend ist, ist OP6 hoch, was auch der Fall ist, wenn die Transistoren T5, T6 und T8 keinen Leitweg zwischen der Ausgangsklemme der Schaltung und der zweiten Speiseklemme V2 bilden. Das Signal OP6 wird wie foigt mit Hilfe binärer Logik aus den Signalen OE, OQ, D1 und OP3 zusammengesetzt:
• OP6 = OQ+D1 + OP3+OE
• Dieses Ergebnis für das Signal OP6 entspricht den Bearbeitungen, die in den Gattern P1, P4 und P6 erfolgen. Wie in der Figur angegeben, erfordert die Verwirklichung der Gatter P1, P4 und P6 nur 7 Transistoren. Diese Anzahl ist wesentlich kleiner als für die Verwirklichung der oben beschriebenen Gatterelemente mit Standard-Logikgattern erforderlich ist, wobei für die Verwirklichung eines ODER-Gatters 6 Transistoren (vier Transistoren für ein NICHT-ODER-Gatter plus zwei Transistoren für ein invertierendes Element) und für die Verwirklichung eines NICHT-UND-Gatters vier Transistoren verwendet werden. Für die Verwirklichung von zwei ODER-Gattern und einem NICHT-UND-Gatter sind insgesamt 16 Transistoren erforderlich.
• Die Gatter P2, P5 und P7 können auf gleiche Weise wie die Gatter P1, P4 und P6 verwirklicht werden, wie in Fig. 4 dargestellt ist, da diese Gatter dieselben logischen Bearbeitungen wie die Gatter P1, P4 und P6 durchführen. Die angegebene Verwirklichung der Gatter P2, P5 und P7 erfordert also ebenfalls nur 7 Transistoren. Die Gatter P1, P4, P6 und P2, P5, P7 haben gleichfalls eine geringere Schaltverzögerung als drei Standard-Logikgatterelemente.
• In Fig. 5 ist ein Ausführungsbeispiel einer Logikschaltung und einer Anzahl erfindungsgemäßer paralleler logischer Ausgangspuffer dargestellt. Das Ausführungsbeispiel nach Fig. 5 enthält 8 parallel arbeitende Setz/Rücksetz-Flipflops FF11 bis FF18, 1 Setz/Rücksetz-Flipflop FF 1, 8 parallele logische Unterschaltungen L11 bis L18, 8 parallele logische Ausgangsstufen O11 bis O18, ein ODER-Gatter P88 mit 16 Eingangsklemmen, ein invertierendes Element I11, ein UND-Gatter P91 und ein NICHT-ODER-Gatter P31. Jede der logischen Unterschaltungen L11 bis L18 enthält die logischen Gatter P1, P2, P4, P5, P6 und P7 (wie in Fig. 3 dargestellt), die genauso wie in Fig. 3 miteinander verbunden sind. Jede der logischen Ausgangsstufen O11 bis O18 ist gleich der logischen Ausgangsstufe O gemäß der Beschreibung anhand der Fig. 3. Die Kopplungen zwischen den Setz/Rücksetz-Flipflops FF1 bis FF18 und der logischen Unterschaltung L11 bis L18 und zwischen der logischen Unterschaltung L11 bis L18 und der logischen Ausgangsstufe O11 bis O18 erfolgen, wie in Fig. 3 angegeben. Die Eingangssignale D11 und D21 bis einschließlich D18 und D28 gelangen an die Flipflops FF11 bis FF18 und sind mit je einem getrennten Eingang des ODER-Gatters P88 gekoppelt. Der Ausgang des ODER-Gattes P88 ist mit einer ersten Eingangsklemme des UND-Gatters P91 verbunden, während ein Kontrollsignal OE über das invertierende Element I11 mit einer zweiten Eingangsklemme des UND-Gatters P91 verbunden ist. Das Kontroll-Signal OE bzw. der Ausgang des UND-Gatters P91 ist mit dem Setzbzw. Rücksetz-Eingang des Flipflops FF21 gekoppelt, während das Kontrollsignal OE bzw. der nicht invertierte Ausgang Q des Flipflops FF21 mit einer ersten bzw. zweiten Eingangsklemme des NICHT-ODER-Gatters P31 verbunden ist. Das Kontrollsignal OE und das Ausgangssignal des NICHT-ODER-Gatters P31 wird genauso an jede der logischen Unterschaltungen L11 bis L18 geliefert, wie nach der Beschreibung anhand der Fig. 3.
• Die Wirkung der logischen Schaltung nach Fig. 5 entspricht nahezu der Wirkung der in Fig. 3 dargestellten Schaltung (so daß auf Abschnitte der Beschreibung der Wirkung der Schaltung nach Fig. 3 verwiesen werden kann). Die logische Schaltung nach Fig. 5 enthält 8 parallele Wege zum Speichern und möglicherweise Weiterleiten von Eingangsdaten an die 8 Ausgänge nach dem Prinzip, das bei der Beschreibung anhand der Fig. 3 wiedergegeben ist. Die Logikschaltung nach Fig. 5 erfordert jedoch nur ein einziges Flipflop FF21 und drei logische Gatter I11, P31 und P91 zum Speichern und Verarbeiten eines Kontrollsignals OE, wobei das Kontrollsignal und das verarbeitete Signal gleichzeitig allen acht logischen Unterschaltungen L11, L12, . . . L18 zugeleitet werden. Jedes der Eingangssignale D11 und D21 bis D18 und D28 (bei denen die Eingangssignale auf einem parallelen Weg in bezug auf die Eingangssignale auf einem anderen parallelen Weg vorzugsweise nicht verzögert sind) gelangt an den Eingang eines ODER-Gattes P88, damit beim Erscheinen eines hohen Signals wenigstens eines der vorgenannten Eingangssignale ein möglicher Schwebezustand (Tri- State) aller Ausgangsstufen für alle Ausgangsstufen beseitigt wird. Das bedeutet, daß nicht jede der logischen Unterschaltungen L11 bis L18 für sich selbst ein Flipflop FF21 und eine Anzahl logischer Gatter (I11, P31 und P91) für die Steuerung der Ausgangsstufe O11 bis einschließlich O18 benötigt, sondern eine derartige Kontrollschaltung nur einmal erforderlich ist, was eine Ersparung der Anzahl erforderlicher Bauteile ergibt. Dem Fachmann wird klar sein, daß die obige Anzahl der 8 parallelen Datenwege nur als Beispiel dient und daß diese Anzahl im Rahmen der Erfindung beliebig sein darf.

Claims (7)

1. Integrierte Schaltung mit einem logische Datensignale (D1-DN) erzeugenden Funktionsabschnitt, einem damit gespeisten Speicher (M) und mit einem vom Speicher gespeisten logischen Ausgangskreis (L), dadurch gekennzeichnet, daß der Speicher wenigstens ein Flipflop (FF1) enthält, dessen zwei Eingänge mit je einem der logischen Datensignale (D1, D2) gespeist werden, daß jedes der betreffenden einzelnen logischen Datensignale durch eine Überbrückung um das Flipflop herum geführt und mit einem entsprechenden Ausgang des Flipflops in einem logischen Ausgangskreis mit einer symmetrischen logischen Funktion verknüpft wird, um augenblicklich ein Ausgangssignal zu erzeugen, das sowohl von betreffenden einzelnen der logischen Datensignale bestimmbar ist als auch danach durch Speicherung der betreffenden einzelnen der logischen Datensignale im Flipflop erhalten bleibt.

2. Integrierte Schaltung nach Anspruch 1, worin die betreffenden einzelnen der logischen Datensignale einander komplementär oder beide niedrig sind, und daß die symmetrische logische Funktion ODER ist.

3. Integrierte Schaltung nach Anspruch 2, worin der Speicher ein weiteres Flipflop (FF2) enthält, von dem ein Eingang für eines der logischen Datensignale im hohen Zustand aufnahmefähig ist und erste und zweite Eingänge von einem Überwachungssignal OE und seinem Reziproksignal abwechselnd freigegeben werden, und von dem der zweite Eingang über eine Überbrückung in einer weiteren symmetrischen logischen Funktion (P3) verknüpft ist, um augenblicklich ein Ausgangssignal zu erzeugen, das sowohl vom Überwachungssignal bestimmbar ist als auch danach durch Speicherung dieses Überwachungssignals im weiteren Flipflop erhalten bleibt.

4. Integrierte Schaltung nach Anspruch 3, worin das wenigstens eine Flipflop mehrfach (FF11 . . . 18) ist und das weitere Flipflop (FF21) mit seinem ersten Eingang für alle logische Datensignale (D11 . . . D28) im hohen Zustand aus den Mehrfach-Flipflops aufnahmefähig ist.

5. Integrierte Schaltung nach Anspruch 3, worin alle Flipflops (FF1, 2, 11 . . . 18, 21) Setz/Rücksetz-Flipflops sind.

6. Integrierte Schaltung nach Anspruch 3, worin das weitere Flipflop über seinen ersten Eingang von einem Mehrfacheingangs-ODER-Gatter (P88) gespeist wird.

7. Integrierte Schaltung nach Anspruch 6, worin das Mehrfacheingangs- ODER-Gatter (P88) parallel angeordnete n-Transistoren enthält, deren einzelne Gate- Elektroden mit den einzelnen Dateneingangsklemmen verbunden sind, und ein erstes UND-Gatter (P91) mit einem einfachen n-Transistor speist, dessen Gate-Elektrode mit dem Ausgang eines ersten Inversionselements verbunden ist, die Quellen der parallel angeordneten Transistoren mit dem Drain des einfachen Transistors gekoppelt sind, die Quelle des einfachen Transistors mit der zweiten Speiseklemme gekoppelt ist und die Drains der parallel angeordneten Transistoren mit dem Ausgang der weiteren Flipflopschaltung gekoppelt sind.