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Die vorliegende Erfindung betrifft einen
spannungsgesteuerten Widerstand, d. h. ein Bauteil, dessen Widerstand
zwischen zwei Anschlüssen in Abhängigkeit von einer an einen
Steueranschluß angelegten Steuerspannung variiert.
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Derartige spannungsgesteuerte Widerstände finden
beispielsweise in Systemen zur automatischen Verstärkungsregelung
Anwendung, mittels welcher ausgehend von einem Signal mit
variabler Amplitude ein Signal mit im wesentlichen
konstanter, oder eine bestimmte Grenze nicht überschreitender,
Amplitude erhalten werden kann.
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Zur Erzielung eines spannungsgesteuerten Widerstands findet
häufig ein MOS-Transistor im linearen Bereich (d. h. mit
einer Drain-Source-Spannung nahe Null) Anwendung, wobei die
Steuerspannung zwischen dem Gate und dem Source-Anschluß des
MOS-Transistors angelegt wird. Ein derartiger
spannungsgesteuerter Widerstand hat den Nachteil, daß ein verarbeitetes
Signal eine Verzerrung bzw. eine Abweichung in der
Größenordnung von 1% erfährt, da bei konstanter Gate-Source-
Spannung die Drain-Source-Spannung des MOS-Transistors nicht
genau proportional dem in dem Transistor fließenden Strom
ist.
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Ein Ziel der vorliegenden Erfindung ist die Schaffung eines
spannungsgesteuerten Widerstands, der nur eine besonders
niedrige Verzerrung zur Folge hat.
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Zur Erreichung dieses Ziels sieht die vorliegende Erfindung
vor, einem MOS-Transistor eine Gate-Source-Spannung
zuzuführen, die eine lineare Funktion einer Steuerspannung und
der Drain-Source-Spannung des Transistors ist. Diese lineare
Funktion ist je nach den Polaritäten, welche die Drain-
Source-Spannung haben kann, verschieden.
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Die vorliegende Erfindung bezweckt insbesondere einen
spannungsgesteuerten Widerstand mit einem MOS-Transistor, dessen
Drain- und Source-Anschlüsse die Anschlüsse des Widerstands
bilden. Dem MOS-Transistor wird zwischen seinem Gate und
seinem Source-Anschluß die Summe aus einer Steuerspannung
und aus dem Produkt der Drain-Source-Spannung mit einem
Koeffizienten, dessen Wert zwischen 0,5 und 2,5 liegt,
zugeführt.
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Gemäß einer Ausführungsform der vorliegenden Erfindung hat
der Koeffizient den Wert 0,5, falls die
Drain-Source-Spannung des MOS-Transistors stets dieselbe Polarität besitzt.
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Gemäß einer Ausführungsform der vorliegenden Erfindung
besitzt der Koeffizient einen Wert nahe 1, falls die Drain-
Source-Spannung des MOS-Transistors eine variable Polarität
aufweist.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
der gesteuerte Widerstand in einer Teilerbrücke angeordnet,
wobei die Source-Elektrode des MOS-Transistors mit Masse
verbunden ist und das Gate durch einen Operationsverstärker
gesteuert wird, der als Addiervorrichtung zur gewichteten
Summation der Drain-Spannung und der Steuerspannung
geschaltet ist.
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Gemäß einer Ausführungsform der vorliegenden Erfindung wird
die Drain-Spannung des MOS-Transistors dem
Operationsverstärker über einen Folger-Transistor zugeführt, wobei die
durch diesen Folger-Transistor eingeführte Versetzung bzw.
Verschiebung in einer Gegenkopplungsschleife des
Operationsverstärkers durch einen als Diode geschalteten Transistor
kompensiert wird.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
der MOS-Transistor ein N-Kanal-Transistor und der Folger-
Transistor ein PNP-Bipolar-Transistor oder ein P-Kanal-MOS-
Transistor, der durch eine mit einem hohen Potential
verbundene Stromquelle vorgespannt wird.
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Gemäß einer Ausführungsform der vorliegenden Erfindung ist
der gesteuerte Widerstand in einer automatischen
Verstärkungsregelschaltung angeordnet.
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Diese Ziele, Eigenschaften, Merkmale und Vorteile der
vorliegenden Erfindung werden in der nachfolgenden Beschreibung
spezieller, nicht einschränkender Ausführungsbeispiele
anhand der beigefügten Zeichnungsfiguren im einzelnen
erläutert; in der Zeichnung zeigen:
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Fig. 1 in Blockschaltbildform eine Ausführungsform
eines spannungsgesteuerten Widerstands gemäß der
vorliegenden Erfindung,
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Fig. 2 in detaillierter Form eine Ausführungsform eines
spannungsgesteuerten Widerstands nach der vorliegenden
Erfindung,
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Fig. 3 ein Anwendungsbeispiel eines gesteuerten
Widerstands gemäß der vorliegenden Erfindung.
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Die vorliegende Erfindung beruht auf einer Analyse des
Verhaltens eines MOS-Transistors im linearen Bereich, d. h. in
dem Bereich, in dem der Absolutwert der
Drain-Source-Spannung des MOS-Transistors ungefähr 0,5 V nicht übersteigt. In
diesem linearen Bereich wird der Drain-Strom Id des
Transistors näherungsweise ausgedrückt durch:
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Id = K((Vgs-Vt)Vds - 1/2Vds²) (1)
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Darin bedeuten Vgs die Gate-Source-Spannung, Vt die
Schwellwertspannung, Vds die Drain-Source-Spannung und K einen
konstanten Koeffizienten, der gleich dem Produkt aus dem
Breiten-Längen-Verhältnis des Kanals, der
Ladungsträgerbeweglichkeit und der Oxid-Kapazität pro Oberflächeneinheit
ist.
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Bei herkömmlicher Verwendung des MOS-Transistors als
gesteuerter Widerstand entspricht die Spannung Vgs der
Steuerspannung. Man stellt dann fest, daß der Drain-Strom Id keine
lineare Funktion der Drain-Source-Spannung Vds ist. Der MOS-
Transistor verhält sich nicht wie ein idealer Widerstand.
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Erfindungsgemäß ist vorgesehen, daß an das Gate eine
Steuerspannung Vc, vermehrt um das k-fache der
Drain-Source-Spannung Vds, angelegt wird. Die Spannung Vgs wird dann
ausgedrückt durch:
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Vgs = Vc + k.Vds
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Der Koeffizient k wird dabei so gewählt, daß die Vds²-
Terme in der Beziehung (1) Null werden. Dies ist für k = 1/2
der Fall. Der Strom Id wird dann wiedergegeben durch die
Beziehung:
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Id = K(Vc-Vt)Vds.
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In diesem Fall ist das Verhältnis Vds/Id, d. h. der
Widerstand zwischen dem Drain- und dem Source-Anschluß des MOS-
Transistors, für eine gegebene Steuerspannung Vc konstant.
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Fig. 1 zeigt in schematischer Form einen nach diesem Prinzip
realisierten steuerbaren Widerstand gemäß der Erfindung. Der
Widerstand umfaßt einen MOS-Transistor M1, dessen Gate g mit
dem Ausgang einer Addiervorrichtung 10 verbunden ist,
welcher an einem ersten Eingang die Steuerspannung Vc und an
einem zweiten Eingang die am Drain-Anschluß d des
Transistors M1 anliegende Spannung über eine Schaltung 12, welche
diese Drain-Spannung mit dem Faktor k multipliziert,
zugeführt wird. Sämtliche Spannungen (Vc, die Drain-Spannung,
die Gate-Spannung) sind jeweils auf die Source-Elektrode s
des Transistors M1 bezogen.
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Solange die Drain-Source-Spannung Vds eine dem Transistor M1
angepaßte Polarität besitzt (beispielsweise eine positive
Spannung Vds bei einem N-Kanal-Transistor M1), liefert der
gewählte Wert k = 1/2 das optimale Resultat, d. h. daß der
MOS-Transistor M1 sich wie ein idealer Widerstand verhält,
dessen Betrag linear in Abhängigkeit von der Steuerspannung
Vc variiert.
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Bei einer Umkehr der Polarität der Spannung Vds vertauschen
die Elektroden d und s ihre Rolle, d. h. daß die Elektrode d
nunmehr die Source-Elektrode und die Elektrode s die Drain-
Elektrode wird. Der Drain-Strom Id wird dann ausgedrückt
durch die Beziehung:
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Id = K((Vgd-Vt&sub2;)Vds - 1/2Vds²) (2)
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Darin ist Vgd die Spannung zwischen dem Gate g und der zur
Source gewordenen Elektrode d, Vt² ist eine neue
Schwellspannung, die näherungsweise ausgedrückt wird durch
Vt&sub2; = Vt + a.Vds, worin a ein Substrateffekt-Koeffizient
mit einem Wert zwischen 0,5 und 1 je nach der angewandten
Technologie ist.
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Des weiteren liefert die Addiervorrichtung 10 eine Spannung
Vgs, die stets auf die Elektrode s bezogen ist. Drückt man
die Beziehung (2) als Funktion der Spannung Vgs und der
Spannung Vt aus, so erhält man:
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Id = K((Vgs-Vt)Vds - (1,5 + a)Vds²) (3)
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Um in diesem Falle die Terme mit Vds² zu unterdrücken, muß
für den Koeffizienten k der Wert 1,5 + a gewählt werden.
Somit muß, falls die Drain-Source-Spannung des Transistors
M1 eine Wechselspannung ist, bei der Wahl des Koeffizienten
k ein Kompromiß erfolgen. Man erhält einen guten Kompromiß
für k = 1; der gesteuerte Widerstand gemäß der Erfindung
bringt dann eine Verzerrung bzw. Abweichung in der
Größenordnung von 0,1% mit sich. Selbstverständlich ist, wenn die
Polarität der Spannung Vds nicht variiert, die Verzerrung
bzw. Abweichung mit einem Koeffizienten k = 1/2 deutlich
geringer.
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Fig. 2 zeigt eine praktische Ausführungsform eines
gesteuerten Widerstands gemäß der Erfindung. Dieser steuerbare
Widerstand umfaßt einen N-Kanal-MOS-Transistor MN1 in
Anordnung in einer Teilerbrücke. Der Source-Anschluß s des
Transistors MN1 ist mit Masse GND und sein Drain-Anschluß d über
einen Widerstand 14 mit einer zu teilenden Spannung Vin
verbunden. Die Ausgangsspannung Vd der Brücke wird am Drain-
Anschluß des Transistors MN1 abgenommen. Das Gate g des
Transistors MN1 wird durch die Ausgangsgröße eines in
herkömmlicher Weise als Addiervorrichtung geschalteten
Opera
tionsverstärkers 16 gesteuert. Die zu addierenden Spannungen
werden dem nicht-invertierenden Eingang des Verstärkers 16
über entsprechende Widerstände 18 bzw. 19 zugeführt. Dieser
nicht-invertierende Eingang ist ferner auch über einen
Widerstand 20 mit Masse GND verbunden. Der invertierende
Eingang des Verstärkers 16 ist mit dem Verstärkerausgang über
einen Widerstand 21 und über einen Widerstand 22 mit Masse
verbunden.
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Bei dieser Schaltungskonfiguration sind sämtliche Spannungen
auf den Source-Anschluß s des Transistors MN1 bezogen, der
mit Masse GND verbunden ist. Man vermeidet auf diese Weise
Probleme, die sich bei einem Transistor MN1 mit
flottierendem Source-Anschluß stellen könnten.
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Die Steuerspannung Vc wird dem Verstärker 16 über den
Widerstand 18 zugeführt. Theoretisch würde es ausreichen, die
Spannung (Vd) der Drain-Elektrode des Transistors MN1 dem
Verstärker 16 über den Widerstand 19 zuzuführen. In der
Praxis jedoch kann der Verstärker 16 die Spannung Vd, falls
sie klein oder gar negativ ist, nicht verarbeiten. Außerdem
ist die Eingangsimpedanz des Verstärkers 16 (die ihrerseits
von den Widerständen 18 bis 20 abhängt) bezüglich der
Widerstände der Teilerbrücke (MN1, 14) nicht vernachlässigbar und
könnte daher die Wirkungsweise der Brücke stören. Zur
Vermeidung dieser Probleme wird, wie dargestellt, die Drain-
Spannung mit Hilfe eines als Folger geschalteten
PNP-Transistors Q1 um eine Basis-Emitter-Spannung Vbe nach oben
versetzt. Der Emitter des Transistors Q1 ist mit dem
Widerstand 19 verbunden und mit Hilfe einer Stromquelle MP1, die
mit einem hohen Speisepotential Vdd verbunden ist,
vorgespannt. Der Kollektor des Transistors Q1 ist mit Masse
verbunden. Wohlgemerkt soll diese durch den Transistor Q1
bewirkte Verschiebung bzw. Versetzung im Ausgang des
Verstärkers 16 nicht erscheinen. Zu diesem Zweck ist ein
PNP-Tran
sistor Q2 zur Kompensation dieser Versetzung vorgesehen. Der
Transistor Q2 ist als Diode geschaltet. Seine Basis und sein
Kollektor liegen an Masse, sein Emitter ist über eine
Stromquelle MP2 mit der Spannung Vdd verbunden. Der invertierende
Eingang des Verstärkers 16 ist mit dem Emitter des
Transistors Q2 über einen Widerstand 23 von gleicher Größe wie
der Widerstand 22 verbunden. Die Transistoren Q1 und Q2
können durch P-Kanal-MOS-Transistoren ersetzt werden, deren
Substrate mit den Source-Anschlüssen verbunden sind.
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Falls eine Vbe-Spannung (des Transistors Q1) nicht
ausreicht, um den minimalen Scheitelwert der Spannung Vd
ausreichend gegenüber Masse anzuheben, kann man Dioden in
Reihenschaltung mit dem Emitter des Transistors Q1 vorsehen,
wobei dann dieselbe Anzahl von Dioden in Reihe mit dem
Transistor Q2 vorgesehen würde.
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Falls die Eingangsspannung Vin eine Wechselspannung ist,
wird der Koeffizient k auf den Wert 1 eingestellt, indem
sämtliche Widerstände 18 bis 22 gleichgroß gewählt werden.
Falls die Eingangsspannung Vin stets positiv ist, wird der
Koeffizient k auf 1/2 eingestellt, indem man für den
Widerstand 19 einen Wert wählt, der dreifach größer als der des
Widerstands 18 ist, während die Beträge der Widerstände 20
bis 23 gleich dem des Widerstands 18 sind.
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Die Stromquellen MP1 und MP2 werden durch
P-Kanal-MOS-Transistoren gebildet, deren Gate durch eine Bezugsspannung Vref
gesteuert wird.
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Fig. 3 veranschaulicht ein Anwendungsbeispiel für einen
gesteuerten Widerstand gemäß der vorliegenden Erfindung. Es
handelt sich hierbei um eine automatische
Verstärkungsregelschaltung. Der steuerbare Widerstand 30 ist wie in Fig. 2 in
einer Teilerbrücke angeordnet. Die Ausgangsspannung Vd der
Brücke wird einem Verstärker 32 über eine Addiervorrichtung
34 zugeführt, welcher der Spannung Vd eine
Gleichtaktspannung Vmc überlagert. Die Ausgangsspannung Vout des
Verstärkers 32 wird einem invertierenden Eingang eines Komparators
36 zugeführt. Der nicht-invertierende Eingang dieses
Komparators erhält die um eine Begrenzungsspannung VL vermehrte
Gleichtaktspannung Vmc. Der Ausgang des Komparators 36 ist
mit dem Gate eines P-Kanal-MOS-Transistors MP3 verbunden,
dessen Source mit dem Speisepotential Vdd verbunden ist und
dessen Drain über eine Widerstandsbrücke R1, R2 mit Masse
GND verbunden ist. Diese Widerstandsbrücke liefert die
Steuerspannung Vc für den Widerstand 30. Parallel zu dem
Widerstand R2 liegt eine mit Masse verbundene Kapazität C1.
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Mit dieser Schaltungskonfiguration macht der Komparator 36,
sobald die Spannung Vd die Grenzspannung VL übersteigt, den
Transistor MP3 leitend, der seinerseits über den Widerstand
R1 die Kapazität C1 zu laden beginnt.
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Die Steuerspannung Vc nimmt zu, und der Betrag des
Widerstands 30 nimmt demzufolge ab. Die Spannung Vd beginnt daher
abzunehmen, bis sie kleiner als die Grenzspannung VL wird.
Sodann macht der Komparator 36 den Transistor MP3 nicht-
leitend, und die Kapazität C1 entlädt sich langsam in den
Widerstand R2. Somit erhöht sich der Widerstand 30, und die
Spannung Vd nimmt zu, bis sie erneut die Grenzspannung VL
übersteigt, und so weiter.