DE69427686T2

DE69427686T2 - Schaltungsanordnung zum Messen der Schwellenspannungaufteilung von nicht-flüchtigen Speicherzellen

Info

Publication number: DE69427686T2
Application number: DE69427686T
Authority: DE
Inventors: Marco Maccarrone; Marco Olivo; Silvia Padoan
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1994-03-31
Filing date: 1994-03-31
Publication date: 2002-04-25
Anticipated expiration: 2014-04-01
Also published as: DE69427686D1; EP0675504B1; US5600594A; JPH07272500A; EP0675504A1

Description

GEBIET DER ERFINDUNG

Die Erfindung betrifft eine Schaltkreiseinrichtung zum Messen der Schwellspannungsverteilung zwischen elektrisch programmierten, nicht-flüchtigen Speicherzellen, wobei die Einrichtung ein Differentialverstärker mit einem ersten Eingang, der mit einem ersten Schaltkreisarm verbunden ist, welcher wenigstens eine Speicherzelle umfaßt, und einem zweiten Eingang, der mit einem zweiten oder Bezugs-Schaltkreisarm verbunden ist, und Schaltkreismittel aufweist, welche eine Ungleichheit zwischen den Stromwerten, die jeweils durch jeden der Schaltkreisarme fließen, bewirken können.
Es ist bekannt, daß eine nicht-flüchtige Speicherzelle im wesentlichen einen MOS-Transistor umfaßt, mit einem ersten Anschluß oder Floating-Gate-Anschluß mit einer hohen Gleichstromimpedanz und einem zweiten Anschluß oder Steuergate-Anschluß, der mittels Steuerspannung gesteuert wird.
Durch Anlegen geeigneter Spannungswerte an die Zellenanschlüsse kann die Größe der Ladung, die an dem Floating-Gate vorhanden ist, variiert werden, und der Transistor kann in einen von zwei Logikzuständen gebracht werden. Der Transistor kann somit als ein logisches Speicherelement arbeiten.

STAND DER TECHNIK

Wie bekannt, enthalten die heutigen elektronischen Speicherschaltkreise Tausende von Zellen, die in Matrixform angeordnet und mit sehr hohen Packungsdichten in einen Halbleiter integriert sind.
In Schaltkreisen dieser Art sind verschiedene Schaltungsabschnitte jeweils angeordnet, um die Programmierung, das Löschen und das Lesen der Zellen durchzuführen.
Zum Lesen der Speicherzellen wird normalerweise ein eigener Schaltkreis verwendet, der mit einer sogenannten "jungfräulichen" Zelle verbunden ist, das heißt mit einer Bezugszelle, die nie ein Speicherzyklus durchlaufen hat.
Zusätzlich zu der Bezugszelle umfaßt der Leseschaltkreis einen speziell ansprechenden Differentialverstärker, der als ein Sensorverstärker bekannt ist, der mit einem Vergleicher verbunden ist, welcher zwei Eingänge aufweist. Ein erster Eingang des Vergleichers ist mit einem Schaltkreisarm oder -Zweig verbunden, der eine zu lesende Zelle enthält, während der andere Eingang mit einem zweiten Arm oder Zweig verbunden ist, der die Bezugszelle enthält. Der am Vergleicherausgang erhaltene Spannungswert entspricht dem Logikzustand der Zelle.
Das Lesen der Zelle wird daher auf einen Ungleichgewichtszustand des Vergleichers aufgrund unterschiedlicher Ströme, die in dem Arm der zu lesenden Zelle und in dem Arm der Bezugszelle vorhanden sind, gestützt.
Der Schaltungsabschnitt, der für das Lesen der Zelle bestimmt ist, kann auch dazu verwendet werden, Testoperationen auszuführen, die die Überprüfung des richtigen Betriebs der Zellenmatrix erlauben.
Die heutige Praxis besteht darin, die Überprüfung durchzuführen, indem die Verteilung der Anzahl von Zellen erhalten wird, welche bei einer gegebenen Gatespannung Vgace das Umschalten des Sensorverstärkers bewirken würde.
Der Test wird tatsächlich ausgeführt, indem die Gatespannung Vgate der Zellenmatrix eingestellt wird. Diese Spannung wir während dieses Tests über einen externen Anschluß (pin) geliefert, der nicht der Versorgungsspannungs-Anschluß Vdd ist. In einem Speicherschaltkreis kann dieser Anschluß der Anschluß sein, der zum Empfangen der Programmierspannung Vpp vorgesehen ist, wenn ein geeigneter Spannungswert an diesen angelegt wird.
Danach wird der Wert des Stroms Irif eingestellt, der durch den Bezugszellenarm fließt, der zu dem Sensorverstärker gehört, wodurch die Versorgungsspannung Vdd festgelegt wird.
Schließlich wird der Wert der Spannung, der an den externen Anschluß angelegt wird, variiert, und die Stromwerte, die am Matrixausgang auftreten, werden gleichzeitig aufgezeichnet, wobei diese Werte die Schwellspannungsverteilung angeben.
Die US-A-4,612,630 offenbart einen Schaltkreis und ein Verfahren zum Testen programmierbarer Speicherzellen mit variablem Schwellwert durch Anlegen einer variablen Spannung, um die Änderungen in den Widerstandswerten der getesteten Zelle zu kontrollieren.
Diese Erfindung betrifft dieses spezielle Anwendungsgebiet und hat ferner das Ziel, die Messung dieser Spannungsverteilung zu verbessern und zu erleichtern.
Das der Erfindung zu Grunde liegende Problem ist das Vorsehen einer Schaltkreiseinrichtung, welche die Messung der Schwellspannungsverteilung zwischen den Zellen, die eine nicht- flüchtige Speichermatrix bilden, besonders zuverlässig machen kann.

ABRISS DER ERFINDUNG

Die Lösungsidee, auf der diese Erfindung basiert, besteht darin, einen Schaltkreis zum Erzeugen eines Bezugsstroms vorzusehen, welcher an einen Arm des Sensorverstärker angelegt wird und der eine Funktion der Versorgungsspannung Vdd der Zellenmatrix ist.
Dieser Strom wird als ein Vergleichsterm für den Bezugsarm des Differenzsensors anstelle der Bezugszellen verwendet.
Gestützt auf diesen Lösungsansatz wird das technische Problem gelöst durch eine Schaltkreiseinrichtung, wie zuvor angegeben und wie in dem kennzeichnenden Teil der Ansprüche definiert.
Die Merkmale und Vorteile der erfindungsgemäßen Einrichtung ergeben sich deutlich aus der folgenden detaillierten Beschreibung einer Ausführungsform, die als ein Beispiel dient, ohne eine Beschränkung darzustellen, mit Bezug auf die Zeichnungen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

In den Figuren zeigt:
Fig. 1 zeigt eine schematische Darstellung einer Schaltkreiseinrichtung gemäß der Erfindung;
Fig. 2 zeigt eine schematische Darstellung einer Anwendung der erfindungsgemäßen Einrichtung auf einen Leseschalkreis für nicht-flüchtige Speicherzellen; und
Fig. 3 bis 6 zeigen eine Gruppe von Diagrammen mit derselben Zeitbasis für elektrische Si gnale, die in der erfindungsgemäßen Einrichtung auftreten.

DETAILLIERTE BESCHREIBUNG

Mit Bezug auf die Zeichnungen ist bei 1 im allgemeinen und schematisch eine Schaltkreiseinrichtung gemäß der Erfindung zum Messen der Verteilung der Schwellspannungen Vg zwischen nicht-flüchtigen Speicherzellen gezeigt, wobei die Speicherzellen nicht gezeigt sind, weil sie zum Stand der Technik gehören.
Jede Speicherzelle ist ähnlich wie andere Zellen desselben Typs durch einen MOS-Transistor mit Floating-Gate, der auch ein Steuergate aufweist, gebildet.
Zusätzlich sind die Zellen in einer Matrix angeordnet, die mehrere Zeilen und Spalten umfaßt. Entlang der Zeilen und mit einer gemeinsamen Bezugsspannung, wie Signalmasse GND, verbunden sind die jeweiligen Sourceanschlüsse der Zellen angeordnet. Entlang der Spalten sind andererseits die jeweiligen Drainanschlüsse miteinander zu einer sogenannten Bitleitung verbunden.
Die Einrichtung 1 kann mit einem speziell ansprechenden reagierenden Differentialverstärker 3 kombiniert werden.
Dieses Verstärker 3 weist einen ersten Eingang auf, der mit einem ersten Schaltkreisarm verbunden ist, der wenigstens eine Speicherzelle umfaßt, sowie einen zweiten Eingang, der mit einem zweiten Schaltkreisarm 4 verbunden ist, der gemäß dem Stand der Technik wenigstens eine sogenannte Bezugsspeicherzelle aufweist. Die Bezugsspeicherzelle ist grundsätzlich eine jungfräuliche Zelle, und sie ist mit einem Auswahltransistor 6 in Reihe geschaltet, der ein Enable-Signal EN an seinem Gateanschluß empfängt.
Während eines Prüfsschrittes erlaubt es die Einrichtung 1, die Bezugszelle in dem Arm 4, der mit dem Verstärker 3 verbunden ist, zu ersetzen. Die Einrichtung 1 ist zwischen einer ersten Bezugsversorgungsspannung Vdd und einer zweiten Bezugsversorgungsspannung, z. B. Signalmasse GND, angeschlossen.
Fig. 3 zeigt das Muster der Versorgungsspannung Vdd über der Zeit.
Der Kern der Einrichtung 1 umfaßt ein erstes Paar natürliche MOS-Transistoren M1 und M2 mit P-Kanal, deren Gateanschlüsse G1, G2 und Drainanschlüsse D1, D2 jeweils alle miteinander verbunden sind.
Ein zweites Paar MOS-Transistoren M3 und M4 mit P-Kanal sind mit dem erst genannten Paar über die Verbindung ihrer jeweiligen Drainanschlüsse D3, D4 und Sourceanschlüsse S1, S2 verbunden.
Dieses zweite Transistorpaar M3, M4 hat verbundene Gateanschlüsse G3, G4 und mit der Bezugsversorgungsspannung Vda verbundene Sourceanschlüsse S3, S4.
Die Source S5 und Bodyanschlüsse eines weiteren natürlichen Transistors M5 mit P-Kanal sind mit den Drainanschlüssen D1 und D2 des ersten Paares M1, M2 verbunden. Das Gate G5 und der Drainanschluß D5 dieses Transistors M5 sind miteinander sowie mit dem Drain D7 eines MOS-Transistors M7 mit N-Kanal verbunden, dessen Source S7 mit der Masse- Bezugsspannung GND verbunden ist.
Der Gateanschluß G7 des Transistors M7 und die Gateanschlüsse G3, G4 der Transistoren M3, M4, welche das zweite Paar bilden, erhalten ein Signal RIVRN. Dieses Signal RIVRN aktiviert die Einrichtung 1, wenn sie auf einem logischen niedrigen Zustand ist. Wenn der Logikwert des Signals RIVRN dagegen hoch ist, ist die Einrichtung deaktiviert und der Ausgangswert wird auf Null gezogen.
Dem Transistor M5 ist ein weiterer MOS-Transistor M6 mit P-Kanal eng zugeordnet, dessen Source S6 und Bodyanschlüsse mit den Drainanschlüssen D1 und D2 des ersten Paares verbunden sind.
Der Gateanschluß G6 dieses Transistors M6 ist mit dem Drainanschluß D5 des Transistors M5 verbunden und bildet mit diesem einen Ausgangsanschluß U der Einrichtung 1 zum Erzeugen eines Spannungswertes MVPref.
Der Drain D6 des Transistors M6 wird über einen MOS-Transistor M10 mit N-Kanal gegen Masse geführt, dessen Sourceanschluß S10 mit Masse verbunden ist.
Das Gate G10 und der Drain D10 dieses Transistor M10 entsprechen jeweils der Source S8 und dem Gate G8 eines natürlichen MOS-Transistors M8 mit N-Kanal, dessen Drainanschluß D8 mit dem Ausgang U verbunden ist.
Der Transistor M8 ist mit einem weiteren Transistor M9 mit N-Kanal, dessen Gateanschluß G9 mit dem Drain D7 des Transistors M7 verbunden ist, in Reihe gegen Masse geschaltet.
Schließlich sind die Source S11 und der Gateanschluß G11 eines MOS-Transistors M11 mit N-Kanal mit dem Gate G10 bzw. dem Drain D10 verbunden. Der Drain D11 des Transistors M11 ist mit dem Drainanschluß D12 eines MOS-Transistors M12 mit P-Kanal verbunden, dessen Gateanschluß G12 geerdet ist und dessen Source S12 mit der Bezugsversorgungsspannung Vdd verbunden ist. Das Gate G12 könnte auch das Signal RIVRN empfangen.
Der Spannungsausgang U der Einrichtung 1 ist mit dem Gateanschluß eines MOS-Transistors 5 mit N-Kanal verbunden, um ein Stromwert 12 auf den Schaltkreisarm 4 aufzuprägen, der mit der Versorgungsspannung Vad moduliert werden kann.
Insbesondere wird eine zu der Versorgungsspannung Vdd proportionale Spannung MVPref am Ausgang U erzeugt, wie in Fig. 4 gezeigt. Durch Anlegen dieser Spannung an das Gate des Transistors 5 wird ein Strom I2 = f(Vdd) mit einem Muster, wie dem in Fig. 5 gezeigten, erzeugt, der durch den Arm 4 fließt.
Dieser Strom ersetzt weitgehend den Strom, der normalerweise durch die Bezugszellenspalte fließt, und wird zu einem neuen Vergleichsterm für den Eingang des Differentialverstärkers, der mit dem Arm 4 verbunden ist.
Auf diese Weise wird es auch möglich, den maximalen Stromwert 12 zu bewerten, der durch den Bezugszweig fließt und das Lesen einer Speicherzelle als jungfräuliche Zelle bei einer vorgegebenen Gatespannung Vgace erlaubt, wobei dieser Strom dem Strom entspricht, der für dieses Gate durch die jungfräuliche Zelle fließt.
Da die Ausgangsspannung MVPref der Einrichtung 1 variiert, während die Versorgungsspannung Vdd innerhalb des Wertebereichs von 6 V bis 3,5 V variiert, wird all dies in dem Wert des Stroms I1, der durch den Transistor M9 fließt, widergespiegelt.
Der Strom I1 wird in dem Schaltkreisarm 4 gespiegelt, und dies bringt den Wert des Stroms 12 auf einen geeigneten Wert zur Modulation mit der Versorgungsspannung Vdd.
Man wird verstehen, daß Änderungen und Modifikationen an der erfindungsgemäßen Einrichtung innerhalb des Bereichs der folgenden Ansprüche vorgenommen werden können.

Claims

1. Schaltkreiseinrichtung zum Messen der Schwellspannungsverteilung unter elektrisch programmierbaren, nicht-flüchtigen Speicherzellen, wobei die Einrichtung einen Differenzverstärker (3) am ersten Eingang, der mit einem ersten Schaltkreisarm verbunden ist, welcher wenigstens eine Speicherzelle umfaßt, und einen zweiten Eingang, der mit einem zweiten oder Bezugs-Schaltkreisarm (4) verbunden ist, aufweist, und Schaltkreismittel (11), welche eine Ungleichheit zwischen den Stromwerten verursachen können, die jeweils durch jeden der Schaltkreisarme fließen, umfaßt, dadurch gekennzeichnet, daß die Schaltkreismittel (1) einen variablen Stromerzeuger umfassen, der den Bezugsarm (4) zugeordnet ist und mit einem Pol der Spannungsversorgung (Vdd) verbunden ist, um in dem Bezugsarm (4) einen Stromwert (12) zu erzeugen, der eine Funktion der Versorgungsspannung (Vdd) ist.

2. Schaltkreiseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die wenigstens einen Transistor aufweist, der in dem Bezugsarm (4) angeschlossen ist, sowie ein Spannungserzeuger (MVPref), dessen Ausgang oben mit dem Steueranschluß des Transistors verbunden ist.

3. Schaltkreiseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Stromerzeuger folgende Merkmale aufweist:

- ein erster Paar natürlicher Transistoren (M1, M2) des P-Kanal-MOS-Typs, deren jeweilige Gateanschlüsse (G1, G2) und Drainanschlüsse (D1, D2) alle miteinander verbunden sind;

- ein zweites Paar Transistoren (M3, M4) des P-Kanal-MOS-Typs, das mit dem ersten Paar verbunden ist, indem jeweils die Drainanschlüsse (D3, D4) die zweiten Transistorpaare (M3, M4) mit den Sourceanschlüssen (S1, S2) des ersten natürlichen Transistorpaars (M1, M2) verbunden sind, wobei die Gateanschlüsse (G3, G4) des zweiten Paares (M3, M4) zusammengefaßt sind und die Sourceanschlüsse (S3, S4) des zweiten Paares mit der Versorgungsspannung (Vdd) verbunden sind;

und

- ein erster natürlicher Transistor (M5) des P-Kanal-MOS-Typs, dessen Sourceanschluß (S5) und Body-Anschluß mit den Drainanschlüssen (D1, D2) des ersten Paares (M1, M2) verbunden sind und dessen Drainanschluß (D5) als Ausgang oder Einrichtung (1) dient, um einen vorgegebenen Spannungswert (MVPref) zu erzeugen.

4. Schaltkreiseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Gateanschluß (G5) und der Drainanschluß (D5) des ersten Transistors (M5) zusammengefaßt sind und mit dem Drain (D7) eines zweiten N-Kanal-MOS-Transistors (M7) verbunden sind, dessen Source (S7) mit Masse Spannung (GND) verbunden ist, wobei der Gateanschluß des zweiten Transistors (M7) und die Gateanschlüsse (G3, G4) des zweiten Transistorpaares (M3, M4) ein enable/disable-Signal (RIVRN) für die Einrichtung (1) erhalten.

5. Schaltkreiseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß in einer Zuordnung zu dem ersten Transistor (M5) ein dritter Transistor (M6) des P-Kanal-MOS- Typs vorgesehen ist, dessen jeweilige Source (S6) und Body-Anschlüsse mit den Drainanschlüssen (D1, D2) des ersten Paares (M1, M2) verbunden sind und dessen Gateanschluß (G6) mit dem Ausgang (U) verbunden ist.

6. Schaltkreiseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Drain (D6) des dritten Transistors (M6) über einen vierten N-Kanal-MOS-Transistor (M10) zur Masse geführt ist, wobei dessen Sourceanschluß (S10) mit Masse verbunden ist, und daß das Gate (G10) der Drain (D10) des vierten Transistors (M10) jeweils mit der Source (S8) bzw. dem Gate (G8) eines fünften natürlichen Transistors (M8) des N- Kanal-MOS-Typs verbunden sind, dessen Drainanschluß (D8) mit dem Ausgang (U) verbunden ist.

7. Schaltkreiseinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der fünfte natürliche Transistor (M8) in Richtung Masse seriell mit einem sechsten MOS-Transistor (M9) verbunden ist, dessen Gateanschluß (G9) mit dem Gate (G5) des ersten Transistors (M5) verbunden ist.

8. Schaltkreiseinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß sie einen siebten Transistor (M11) des N-Kanal-MOS-Typs aufweist, dessen Sourceanschluß (S11) und Gateanschluß (G11) mit dem Gate (G10) und dem Drain (D10) des vierten Transistors (M10) zusammengefaßt ist und dessen Drainanschluß (D11) mit dem Drainanschluß (D12) eines achten P-Kanal-MOS-Transistors (M12) zusammengefaßt ist, dessen Source (S12) mit dem Versorgungsspannungspol (Vdd) verbunden ist.