DE68928763T2 - Verfahren zur Herstellung von isolierten vertikalbipolaren und JFET-Transistoren und entsprechender IC - Google Patents

Description

TECHNISCHES GEBIET DER ERFINDUNG
• Diese Erfindung betrifft allgemein die Herstellung verschiedener integrierter Schaltungsbauelemente, bei denen ein einziges Halbleitersubstrat verwendet wird, und insbesondere ein Verfahren zum gleichzeitigen Herstellen eines vertikalen Bipolartransistors und eines Sperrschicht-Feldeffekttransistors (JFET) sowie die dadurch erzeugte integrierte Schaltung.
• Aus EP-A-0 006 119 ist ein Verfahren zur Bildung eines mit einem JFET zusammengefügten NPN-Transistors auf einem P-leitenden Substrat bekannt. Die Bauelemente werden in einer Epitaxieschicht gebildet. In Elektronik, Band 26, Nr. 11, November 1977, S. 22 ist ein ähnliches Verfahren offenbart, bei dem ein JFET- und ein NPN-Transistor auf einem p-leitenden Substrat mit einer n-leitenden Epitaxieschicht gebildet werden. In FR-A-1 559 609 ist ein Verfahren zur Herstellung eines PNP- Transistors und eines FETs mit einem n-leitenden Kanal auf einem p-leitenden Substrat offenbart.
HINTERGRUND DER ERFINDUNG
• Operationsverstärkerentwürfe waren stets dadurch eingeschränkt, daß herkömmliche für diese verwendete PNP- Transistoren für integrierte Schaltungen nur um 5 Megahertz herum arbeiten können. Diese PNP-Transistoren sind zusammen mit herkömmlichen NPN-Transistoren typische Bauelemente, die in integrierten Operationsverstärkerschaltungen angetroffen werden.
• Vor kurzem wurde ein isolierter vertikaler Hochfrequenz-PNP-(VPNP)-Transistor entwickelt, der den herkömmlichen und den Substrat-PNP-Transistoren überlegen ist. Dieser isolierte VPNP-Transistor ist zu einem 45-Volt-Betrieb in der Lage und weist eine um 150 Megahertz herum liegende maximale Arbeitsfrequenz auf. Die Stromverstärkung und die Durchbruchspannungen beim isolierten VPNP-Transistor sind mit denen ver gleichbar, die beim standardmäßigen doppeltdiffundierten NPN- Transistor erreicht werden. Schließlich ist der isolierte VPNP- Transistor nicht auf die Emitterfolgerkonfiguration beschränkt, die vom normalen vertikalen Substrat-PNP-Transistor angenommen wird.
• Ein 50-Volt-(p)-Kanal-JFET wurde getrennt entwickelt, um die Gate-Drain-Durchbruchspannung über 45 Volt zu erhöhen. JFETs dieser Art werden üblicherweise als Operationsverstärkereingänge verwendet. Diese JFETs werden unter Verwendung eines dicken über dem Gateoxid abgeschiedenen Oxids zum Verringern der Verstärkung des elektrischen Felds am oberen in Sperrichtung vorgespannten Gate-/Drain-p-n-Übergang erreicht. Hierdurch ist die Gate-Drain-Durchbruchspannung vom niedrigen 30-Volt- Bereich auf etwa 50 Volt erhöht. Die Überlappungskapazitäten der Gate-Drain- und der Gate-Source-Oxide sind durch das abgeschiedene Oxid auch verringert. Dies trägt zu höheren Bandbreiten und Anstiegsgeschwindigkeiten bei.
• Ein weiteres wünschenswertes Bauteil integrierter Schaltungen ist der Metall/Nitrid/Polysilicium-Kondensator. Durch die Verwendung von Nitrid an Stelle von Oxid wird ein Verdoppeln der Kapazität erzielt und ein dielektrischer Durchbruch von mehr als 100 Volt ermöglicht, und die parasitäre Sperrschichtkapazität sowie Tank-Leckströme sind durch die Herstellung dieser Kondensatoren auf Feldoxid verringert.
• Es ist daher wünschenswert, ein Verfahren zur Herstellung einer integrierten Schaltung zu entwickeln, die jedes dieser Bauelemente aufweist. Bisher wurde noch kein solches Verfahren entwickelt, wodurch die Entwickler von Schaltungen bei allen integrierten Schaltungen auf die Verwendung von einem dieser Schaltungsbauelemente ohne die anderen beschränkt waren.
ZUSAMMENFASSUNG DER ERFINDUNG
• Eine Erscheinungsform der vorliegenden Erfindung beinhaltet ein Verfahren für die gleichzeitige Herstellung eines vertikalen Bipolartransistors und eines Sperrschicht- Feldeffekttransistors (JFET) unter Verwendung eines einzigen Halbleitersubstrats. Gemäß diesem Verfahren wird eine vergrabene JFET-Zone eines zweiten Leitungstyps an einer Fläche des Halbleitersubstrats gebildet. Eine vergrabene Bipolarzone des zweiten Leitungstyps wird als nächstes derart an der Fläche gebildet, daß sie sich in einem Abstand von der vergrabenen JFET-Zone befindet. Eine Kollektorzone des ersten Leitungstyps wird an der Fläche des Halbleitersubstrats und innerhalb der vergrabenen Bipolarzone gebildet. Danach wird eine Halbleiter- Epitaxieschicht des zweiten Leitungstyps auf der Fläche des Halbleitersubstrats gebildet.
• Als nächstes wird ein thermischer Diffusionsschritt ausgeführt, um die vergrabene JFET-Zone und die bipolare Kollektorzone in die Epitaxieschicht hinein zu erweitern. Daraufhin wird eine tiefe Kollektorzone des ersten Leitungstyps derart gebildet, daß sie sich von einer Außenfläche der Epitaxieschicht zur Kollektorzone erstreckt. Eine Basiszone des ersten Leitungstyps wird an der Fläche der Epitaxieschicht über der Kollektorzone derart gebildet, daß sie sich in einem Abstand von dieser befindet. Als nächstes werden eine Emitterzone, eine JFET-Sourcezone und eine JFET-Drainzone gleichzeitig derart gebildet, daß sie vom ersten Leitungstyp sind und sich an der Fläche der Epitaxieschicht befinden. Die Emitterzone wird innerhalb der Basiszone gebildet, während die Source- und die Drainzone des JFETs über der vergrabenen JFET-Zone und in einem Abstand von dieser gebildet werden. Anschließend werden eine Basis-Kontaktzone für den Bipolartransistor und eine Gate- Kontaktzone für den JFET gleichzeitig derart gebildet, daß sie vom zweiten Leitungstyp sind und sich an der Fläche der Epitaxieschicht befinden. Die Basis-Kontaktzone wird innerhalb der Basiszone und in einem Abstand von der Emitterzone gebildet, während die Gate-Kontaktzone über der vergrabenen JFET-Zone und in einem Abstand von der Source- und der Drainzone gebildet wird.
• Eine weitere tiefe Sperrschicht-Isolationszone des ersten Leitungstyps wird zur gleichen Zeit wie wenigstens eine andere tiefe Sperrschicht-Isolationszone, die zum elektrischen Trennen der hergestellten Bauelemente verwendet wird, gebildet.
• Der Störstoff aus diesen tiefen Sperrschicht-Isolationszonen wird gleichzeitig nach oben in die Epitaxieschicht eindiffundiert. Wenigstens zwei flache Sperrschicht-Isolationszonen des ersten Leitungstyps werden in der Epitaxieschicht gebildet. Der Störstoff aus den flachen Sperrschicht-Isolationszonen wird nach unten diffundiert, so daß die tiefe Sperrschicht-Isolationszone und die flache Sperrschicht-Isolationszone zusammenhängende Sperrschicht-Isolationszonen bilden.
• Während nachfolgender Diffusionsschritte wird eine dicke Feldoxidschicht über der Sperrschicht-Isolationszone gebildet, über der der Kondensator hergestellt wird. Eine Polysiliciumschicht wird auf die Feldoxidschicht abgeschieden, strukturiert und geätzt, und sie wird vorzugsweise gleichzeitig mit der Bildung der JFET-Gate-Kontaktzone dotiert.
• Die Aufnahme der Herstellungsschritte für diese Bauelemente in einem einzigen Verfahrensablauf bringt den Vorteil mit sich, die Anzahl der für eine getrennte Herstellung von jedem erforderlichen Maskenebenen stark zu verringern. Eine diese drei Bauelemente enthaltende integrierte Schaltung bietet den Entwicklern integrierter Schaltungen mehr Spielraum und Flexibilität, als dies bei den herkömmlicheren Bauelementen, die sie ergänzen, der Fall ist. Durch die Kombination aus dem VPNP-Transistor, dem 50-Volt-(p)-Kanal-JFET, dem Metall/Nitrid/Polysilicium-Kondensator und der doppeltdiffundierten Sperrschicht-Isolation wird bei Verwendung auf einem Substrat mit der (100)-Kristallorientierung eine genaue Steuerung der Eingangs-Offsetspannung erzielt. Durch diese Verbesserungen zusammen werden Schaltungsentwürfe erzielt, die die Möglichkeit bieten, Hochleistungs- Steuerschaltungen zu entwickeln, bei denen eine 5fache Bandbreitenverbesserung, kurze Einschwingzeiten (200 Nanosekunden), eine präzise Steuerung der Eingangs-Offsetspannung (± 100 Mikrovolt) und andere wesentliche Entwurfsverbesserungen erzielt sind. Das Verfahren ist mit herkömmlicheren vertikalen 45-Volt-NPN-Transistoren, hohen Schichtwiderständen, 45-Volt-Schwellenspannungen und anderen üblichen Merkmalen von Verfahren zur Herstellung linearer Bipolar- und JFET-Transistoren verträglich. Durch die beim Aufbau der erfindungsgemäßen Bauelemente bevorzugt verwendete doppelt (nach oben und nach unten) diffundierte Isolation wird ein engeres Entwurfs-Layout ermöglicht, und es können dadurch im Verhältnis zu einer Isolation mit einer einzigen Diffusion beim Anordnen in einem Abstand bis zu 25% der Layoutfläche eingespart werden.
KURZBESCHREIBUNG DER ZEICHNUNG
• Andere Gesichtspunkte der Erfindung und ihre Vorteile werden beim Lesen der folgenden detaillierten Beschreibung in Zusammenhang mit der Zeichnung verständlich werden, wobei
• die Fig. 1-4 stark vergrößerte schematische Schnittansichten zur Darstellung aufeinanderfolgender Stufen der Herstellung eines vertikalen PNP-Transistors, eines p-Kanal-JFET-Transistors und eines vertikalen NPN-Transistors gemäß der Erfindung sind;
• Fig. 3a ein Detail der in Fig. 3 dargestellten Schnittansicht zur Darstellung weiterer JFET-Herstellungsschritte ist; und
• Fig. 5 eine stark vergrößerte schematische Schnittansicht eines Metall/Nitrid/Polysilicium-Kondensators ist, der in Zusammenhang mit den in den Fig. 1-4 dargestellten Bauelementen hergestellt werden kann.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
• In Fig. 1 ist ein (p-)-Siliciumsubstrat 10 stark vergrößert und schematisch dargestellt. Das Siliciumsubstrat 10 kann entweder eine (100)- oder eine (111)-Kristallorientierung haben, wenngleich die (100)-Orientierung bevorzugt ist. Eine anfängliche Oxidschicht 12, die hier nach einigen Strukturierungen, Ätzvorgängen und Vorgängen des erneuten Aufwachsens von Austauschoxid dargestellt ist, wird auf das Substrat 10 aufgewachsen. Hiernach wird ein Teil der Oxidschicht 12 zwischen Grenzen 13 (durch schraffierte Markierungen schematisch dargestellt) unter Verwendung herkömmlicher Strukturierungs- und Ätztechniken entfernt, um eine Maske für die Implantation einer vergrabenen (n+)- Kollektorzone 14 für einen vertikalen NPN-Transistor in einem bei 15 allgemein bezeichneten Bereich eines NPN- Bipolartransistors zu erzeugen. Gleichzeitig wird eine vergrabene (n+)-Zone 16 in der Oxidschicht 12 bis zu Grenzen 17 in einem bei 19 allgemein angegebenen (p)-Kanal-JFET-Bereich des Substrats maskiert. Der Schichtwiderstand der vergrabenen Kollektorzone 14 und der vergrabenen JFET-Zone 16 sollte etwa 15 Ohm/Quadrat betragen, und ein bevorzugter Störstoff ist Antimon.
• Nach der Implantation des Störstoffs wird das Substrat 10 einem thermischen Diffusionsschritt ausgesetzt, um die jeweiligen einen nahekommenden Leitungstyp aufweisenden Begrenzungen 18 und 20 der vergrabenen Zonen 14 und 16 zu erzielen, wie dargestellt ist. Während dieses und nachfolgender thermischer Diffusionsschritte wachsen Oxidabschnitte, die Abschnitte 22, überall dort wieder auf, wo die äußere Oberfläche 23 des Siliciumsubstrats 10 vor dem vorhergehenden Implantationsschritt freigelegen hat.
• Als nächstes wird die Oxidschicht 12 innerhalb von Grenzen 25 entfernt, und eine vergrabene (n-)-Zone 24 wird innerhalb eines bei 27 allgemein angegebenen Bereichs eines vertikalen PNP-Transistors implantiert und thermisch diffundiert. Die zum Implantieren der vergrabenen Zone 24 verwendete Störstoffkonzentration ist viel geringer als die der Kollektorzone 14 und der vergrabenen JFET-Zone 16, da die nachfolgend gebildete und unmittelbar anschließend beschriebene vertikale PNP-Kollektorzone durch die Verwendung des gleichen Störstoffniveaus überdeckt werden würde.
• In ähnlicher Weise wird die Oxidschicht 12 wiederum innerhalb von Grenzen 26 entfernt, um einen Implantationsschritt zum Bilden einer Kollektorzone 28 eines vertikalen (p)- PNP-Transistors zu maskieren. Eine bevorzugte Störstoffgattung ist Bor. Der (p)-Störstoff wird derart mittels eines Wärmezyklus diffundiert, daß die angenäherte endgültige Grenze zwischen dem (p)-leitenden und dem (n)-leitenden Material durch eine Begrenzung 30 markiert wird. Der Abstand zwischen der Begrenzung 30 der Kollektorzone 28 des VPNP-Transistors und der Begrenzung 32 der vergrabenen Zone 24 muß ausreichend sein, um die Kollektorzone 28 von dem (p-)-Substrat 10 zu isolieren und damit sie mehr als dem maximalen Betriebsspannungspotential standhält und kein Spannungsdurchbruch auftritt.
• Gleichzeitig mit dem Entfernen von Oxid von der Schicht 12 innerhalb der Grenzen 26 wird Oxid innerhalb der Grenzen 34 entfernt, so daß der in die Zone 28 implantierte (p)-Störstoff auch in mehrere tiefe Sperrschicht-Isolationszonen 36 implantiert wird. Die Zonen 36 sind vorgesehen, um die Bauelemente voneinander zu isolieren, so daß keine parasitären Transistorbauelemente gebildet werden.
• Nun auf Fig. 2 Bezug nehmend sei bemerkt, daß die Oxidschicht 12 abgehoben wird und eine (n-)-Epitaxie- Siliciumschicht 38 auf der Fläche 23 des Halbleitersubstrats 10 aufgewachsen wird. Eine zweite Oxidschicht 40 wird von einer Außenfläche 42 der Epitaxieschicht 38 her aufgewachsen.
• Die Oxidschicht 40 wird als nächstes innerhalb von Grenzen 44 entfernt, um eine Maske für den nächsten Implantationsschritt zu bilden, der eine starke Abscheidung eines (p)-Störstoffs ist. Der (p)-Störstoff wird in einem nachfolgenden Wärmezyklus diffundiert, um flache (p+)-Sperrschicht- Isolationszonen 36 und eine tiefe (p+)-Kollektorzone 48 zu erzeugen. Jede flache Isolationszone 46 liegt über einer jeweiligen tiefen Isolationszone 36, und die Zone 48 liegt über der vergrabenen VPNP-Kollektorzone 28. Die tiefe Kollektorzone 48 ist vorzugsweise ringförmig oder auf andere Weise endlos.
• Der Abscheidung des (p)-Störstoffs folgt ein Schritt eines Eintreibens durch thermische Diffusion, so daß die flachen Sperrschicht-Isolationszonen 46 mit tiefen Sperrschicht-Isolationszonen 36 zusammenhängend werden und die tiefe Kollektorzone 48 mit der vergrabenen Kollektorzone 28 zusammenhängend wird. Bei diesem Diffusionsschritt diffundiert der Störstoff vom Halbleitersubstrat 10 aus zur gleichen Zeit nach oben wie er von der Oberfläche der Epitaxieschicht 38 nach unten diffundiert. Diese aufwärts gerichtete Diffusion stellt obere Begrenzungen 50 der Kollektorzonen 14 und 16 und eine obere Begrenzung 52 der VPNP-Kollektorzone 28 her.
• Es ist bei den verschiedenen ausgeführten Diffusionsschritten wichtig, die Wärmezyklen auszugleichen, um das richtige Maß an Diffusion zu erzielen. Daher sollten die zuvor erzeugten Strukturen einem weniger starken Wärmezyklus als die später erzeugten Strukturen ausgesetzt werden, falls alle anderen Parameter die gleichen sind, weil die späteren Wärmezyklen die Maße und die Konzentrationen der zuvor erzeugten Strukturen ebenso beeinflussen wie die der späteren.
• Als nächstes wird die Oxidschicht 40 innerhalb Grenzen 57 entfernt, und ein (n)-Störstoff wird darin implantiert, um eine (n-)-Basiszone 58 für den VPNP-Transistor zu bilden.
• Nachfolgend wird die Oxidschicht 40 innerhalb von Grenzen 60 entfernt, um die Implantation eines (n)-Störstoffs, wie Antimon, zu ermöglichen. Nach dieser Implantation wird ein Schritt des Eintreibens durch thermische Diffusion an der Epitaxieschicht 38 ausgeführt, so daß der zwischen den Grenzen 57 und zwischen den Grenzen 60 implantierte (n)-Störstoff diffundiert, um Schwellenwert-Anpassungszonen 62 zu erzeugen und die VPNP-Basiszone 58 festzulegen. Schwellenwert- Anpassungszonen 62 sind wünschenswert, um parasitäre PMOS- Transistoren zwischen (p)-Diffusionen, wie den Diffusionszonen 46 und 48, zu verhindern. Schwellenwert-Anpassungszonen 62 steuern die Sperrschicht-Durchbruchspannung derart, daß sie die Standardbetriebsspannung von 45 Volt übersteigen kann.
• Nun auf Fig. 3 Bezug nehmend sei bemerkt, daß ein Abschnitt der Oxidschicht 40 innerhalb von Grenzen 64 im NPN- Transistorbereich 15, im VPNP-Transistorbereich 27 und im JFET- Bereich 19 entfernt wird. Dann wird ein (p)-Störstoff aufgebracht und thermisch diffundiert, um eine (p+)-NPN-Transistor- Basiszone 66, eine VPNP-Transistor-(p+)-Emitterzone 70, eine ringförmige oder endlose (p+)-Kontaktzone 72 innerhalb der tiefen VPNP-Kollektorzone 48, eine (p+)-JFET-Sourcezone 74 und eine (p+)-JFET-Drainzone 76 zu erzeugen. Nach diesem Schritt können Widerstände mit einem hohen Schichtwiderstand (nicht dargestellt) durch Entfernen bestimmter Abschnitte der Oxidschicht 40 (nicht dargestellt) mit einer nachfolgenden Oxidation und Implantation zur Erzeugung der Widerstände (nicht dargestellt) in der Schicht 38 strukturiert werden.
• Als nächstes wird Oxid von der Oxidschicht 40 bis zur Oberfläche 42 der Epitaxieschicht 38 hinab innerhalb von Grenzen 78 in allen drei Bauelementbereichen 15, 19 und 27 entfernt, um die Abscheidung eines (n)-Störstoffs zu maskieren. Der so abgeschiedene Störstoff wird nachfolgend thermisch diffundiert, um eine herkömmliche vertikale NPN-Emitterzone 80, eine Kollektor-Kontaktzone 82 für den herkömmlichen NPN- Transistor, eine vertikale PNP-Basis-Kontaktzone 84, eine vergrabene Kontaktzone 86 zur Herstellung von Ohmschem Kontakt zur vergrabenen Zone 24 sowie eine JFET-Gate-Kontaktzone 88 zu erzeugen. Bei der dargestellten Ausführungsform ist die Basis- Kontaktzone 84 ringförmig oder auf andere Weise endlos.
• Um weitere Schritte bei der Herstellung des JFETs zu veranschaulichen, ist in Fig. 3a eine detaillierte Schnittansicht dargestellt. Das Feldoxid 40 wird zwischen Grenzen 90 entfernt, und ein dünnes Gateoxid 92 wird auf der freigelegten Oberfläche der Epitaxieschicht 38 aufgewachsen. Ein (n)- Störstoff, vorzugsweise Phosphor, wird als nächstes durch das Gateoxid 92 hindurch implantiert, um eine obere Gate-Zone 94 zu bilden, die sich von der Gate-Kontaktzone 88 sowohl bis zur Sourcezone 74 als auch zur Drainzone 76 erstreckt. Nach diesem Implantationsschritt wird eine Photoresistschicht (nicht dargestellt) verwendet, um alle Bereiche des Gateoxids 92 mit Ausnahme eines Fensters zu maskieren, das sich von der Drainzone 76 zur Sourcezone 74 erstreckt. Dieser restliche freiliegende Bereich wird einem Bor-Implantationsschritt unterzogen, um eine JFET-Kanalzone 96 zu erzeugen, die sich von der Sourcezone 74 zur Drainzone 76 erstreckt.
• Die letzten Schritte des bevorzugten Verfahrens sind in Fig. 4 dargestellt. Der Photoresist wird abgehoben, und es wird eine Mittelebenen-Oxidschicht 98 auf die Oberfläche der Oxidschicht 40 aufgebracht. Die Mittelebenen-Oxidschicht 98 wird dann in einem thermischen Schritt verdichtet. Mehrere Kontaktöffnungen 100 werden als nächstes strukturiert und in die Mittelebenen-Oxidschicht 98 geätzt. Die Mittelebenen- Oxidschicht 98 kann dann in die Kontaktöffnungen 100 zurückfließen, um an diesen schräge Seitenwände zu erzeugen. Eine jeweilige Öffnung 102 in der Feldoxidschicht 40 wird unterhalb von jeder Kontaktöffnung 100 geöffnet, um die Oberfläche 42 der darunterliegenden Epitaxieschicht 38 freizulegen.
• Metalleitungen 104-118 werden dann gemäß herkömmlichen Verfahren abgeschieden, strukturiert und geätzt.
• Ein wichtiger Gesichtspunkt der Erfindung besteht im Vorhandensein eines Mittelebenen-Oxidabschnitts 120, der über dem JFET-Kanal 96 zurückbleibt. Eine obere Gate-Metallzuleitung 117 wird nicht nur dafür strukturiert und geätzt, damit sie Kontakt zur Gate-Kontaktzone 88 herstellt, sondern auch dafür, daß sie sich über den Kanal 96 erstreckt, der durch den Mittelebenen-Oxidabschnitt 120 in einem Abstand zu dieser gehalten ist. Durch das Vorhandensein des Mittelebenen-Oxidabschnitts 120 ist das Erreichen einer Betriebsspannung von bis zu 45 Volt ermöglicht. Der Standard-(p)-Kanal-JFET würde ohne den Mittelebenen-Oxidabschnitt 120 infolge von Problemen im Zusammenhang mit der Verstärkung des elektrischen Feldes am Übergang zwischen der Drain-Elektrode und der oberen Gate- Elektrode nur bis zu einem Grenzwert von etwa 32 bis 33 Volt arbeiten. Durch den Mittelebenen-Oxidabschnitt 120 wird die dort auftretende Feldverstärkung verringert, und es wird ermöglicht, daß die Durchbruchspannung bis auf 50 Volt erhöht wird. Der Mittelebenen-Oxidabschnitt 120 ermöglicht daher den Aufbau eines 45-Volt-Chips. Eine passivierende Nitridschicht (nicht dargestellt) wird vorzugsweise danach hinzugefügt, um die freigelegte Oberfläche der fertiggestellten integrierten Schaltung zu passivieren.
• Fig. 5 ist eine stark vergrößerte schematische Schnittansicht eines Kondensators, der während der oben beschriebenen Herstellung der anderen Bauelemente gebildet werden kann, wobei gleiche Zahlen gleiche Strukturen identifizieren, soweit dies geeignet ist. In einem separaten Bereich des (p)-leitenden Halbleitersubstrats 10 wird eine tiefe Sperrschicht-Isolationszone 121 zeitgleich mit dem Implantieren der vergrabenen Kollektorzone 28 und den tiefen Sperrschicht- Isolationszonen 36 (Fig. 1) mit einem (p)-Störstoff implantiert. Die Epitaxieschicht 38 wird dann auf dem Halbleitersubstrat 10 aufgewachsen, und die zweite Oxidschicht 40 wird auf der Epitaxieschicht 38 aufgewachsen. Eine Öffnung (nicht dargestellt) wird als nächstes in der Oxidschicht 40 hergestellt, und ein (p)-Störstoff wird zeitgleich mit dem Ausführen der (p)-Abscheidung für die flachen Sperrschicht- Isolationszonen 46 und die tiefe Kollektorzone 48 (Fig. 2) auf der Oberfläche 42 der Schicht 38 abgeschieden. Als nächstes wird ein thermischer Diffusionsschritt ausgeführt, bei dem der Störstoff aus der Zone 121 nach oben diffundiert und der auf der Oberfläche 42 der Epitaxieschicht 38 abgeschiedene Störstoff nach unten diffundiert. Durch diese kombinierte nach oben und nach unten gerichtete Diffusion wird eine zusammenhängende Sperrschicht-Isolationszone 122 erzeugt, die sich von der Epitaxiefläche 42 in das Halbleitersubstrat 10 erstreckt.
• Vor der Dotier-/Diffusionssequenz, durch die die NPN- Emitterzone 80, die VPNP-Basis-Kontaktzone 84 und die JFET- Gate-Kontaktzone 88 erzeugt wird (Fig. 3), wird eine polykristalline Siliciumschicht abgeschieden, mit einer Photoresistmaske strukturiert und geätzt, um eine Polysiliciumelektrode 124 zu bilden. Eine Elektrode 124 wird durch eine starke Abscheidung des (n)-Störstoffs, der verwendet wird, um die Emitterzone 80, die obere Gate-Kontaktzone 88 und die VPNP- Basis-Kontaktzone 84 zu erzeugen, leitend gemacht. Der Diffusionsschritt, durch den der Emitterstörstoff in die Zonen 80, 84 und 88 eindiffundiert wird, bewirkt gleichzeitig, daß eine Oxidschicht 126 auf der freigelegten Oberfläche der Polysiliciumelektrode 124 aufwächst.
• Zusammenfassend sei bemerkt, daß ein vereinheitlichtes Verfahren zur Herstellung eines vertikalen PNP-Transistors, eines (p)-Kanal-JFET-Transistors und eines Metall/Nitrid/Polysilicium-Kondensators sowie herkömmlicher vertikaler NPN-Transistoren und anderer Standardbauelemente, die bei linearen integrierten Bipolar-/JFET-Schaltungen verwendet werden, dargestellt und beschrieben wurde. Durch das vereinheitlichte Verfahren werden zahlreiche Maskierungsschritte beseitigt und es wird eine erhöhte Flexibilität in der Schaltungsauslegung ermöglicht.

Claims (15)

1. Verfahren zum Herstellen eines vertikalen Bipolartransistors und eines Sperrschicht-Feldeffekttransistors (JFET) unter Verwendung eines einzigen Halbleitersubstrats (10) eines ersten Leitungstyps, enthaltend die Schritte:

Bilden einer vergrabenen JFET-Zone (16) eines zweiten Leitungstyps an einer Fläche des Halbleitersubstrats;

Bilden einer vergrabenen Bipolarzone (24) des zweiten Leitungstyps an der Fläche und in einem Abstand von der vergrabenen JFET-Zone;

Bilden einer Kollektorzone (28) des ersten Leitungstyps an der Fläche und innerhalb der vergrabenen Bipolarzone;

Bilden einer Halbleiter-Epitaxieschicht (38) des zweiten Leitungstyps auf der Fläche des Halbleitersubstrats;

Erweitern der vergrabenen JFET-Zone und der Kollektorzone in die Epitaxieschicht durch thermische Diffusion;

Bilden einer tiefen Kollektorzone (48) des ersten Leitungstyps, die sich von einer Außenfläche der Epitaxieschicht zur Kollektorzone erstreckt;

Bilden einer Basiszone (58) des ersten Leitungstyps an der Fläche der Epitaxieschicht über der Kollektorzone und in einem Abstand von dieser;

gleichzeitiges Bilden einer Emitterzone (70), einer JFET- Sourcezone (74) und einer JFET-Drainzone (76) des ersten Leitungstyps an der Fläche der Epitaxieschicht, wobei die Emitter zone innerhalb der Basiszone gebildet wird, wobei die JFET- Sourcezone und die JET-Drainzone über der vergrabenen JFET-Zone und in einem Abstand von dieser gebildet werden und in einem seitlichen Abstand voneinander gehalten werden; und gleichzeitiges Bilden einer Basis-Kontaktzone (84) und einer Gate-Kontaktzone (88) des zweiten Leitungstyps an der Fläche der Epitaxieschicht, wobei die Basis-Kontaktzone innerhalb der Basiszone und in einem Abstand von der Emitterzone gebildet wird und wobei die Gate-Kontaktzone über der vergrabenen JFET-Zone und in einem Abstand von der Source- und der Drainzone gebildet wird.

2. Verfahren nach Anspruch 1, bei welchem der erste Leitungstyp (p) ist.

3. Verfahren nach Anspruch 1 oder Anspruch 2, weiter enthaltend die Schritte:

Bilden wenigstens einer tiefen Sperrschicht-Isolationszone (36), für die der erste Leitungstyp vorgesehen ist, im Halbleitersubstrat, gleichzeitig mit dem Schritt des Bildens der Kollektorzone darin, wobei die tiefe Sperrschicht-Isolationszone zwischen der Kollektorzone und der vergrabenen JFET-Zone gebildet wird; und Bilden wenigstens einer flachen Sperrschicht-Isolationszone (46) des ersten Leitungstyps in der Epitaxieschicht über der tiefen Sperrschicht-Isolationszone, gleichzeitig mit dem Schritt des Bildens der tiefen Kollektorzone, so daß die flache Sperrschicht-Isolationszone und die tiefe Sperrschicht-Isolationszone miteinander verbunden werden.

4. Verfahren nach Anspruch 3, weiter enthaltend den Schritt:

Bilden einer Feldanpassungszone (62) mit einem Störstoff des zweiten Leitungstyps an der Fläche der Epitaxieschicht, die zwischen der Basiszone und der flachen Sperrschicht-Isolationszone anzuordnen ist.

5. Verfahren nach Anspruch 3 oder Anspruch 4, weiter enthaltend die Schritte:

gleichzeitig erfolgendes, nach oben gerichtetes Diffundieren eines Störstoffs aus der tiefen Sperrschicht-Isolationszone und aus der Kollektorzone in die Epitaxieschicht; und

gleichzeitig erfolgendes, nach unten gerichtetes Diffundieren eines Störstoffs aus der flachen Sperrschicht-Isolationszone und aus der tiefen Kollektorzone, so daß die tiefe Kollektorzone Kontakt zur Kollektorzone herstellt und die flache Sperrschicht-Isolationszone und die tiefe Sperrschicht-Isolationszone zusammenhängend werden.

6. Verfahren nach einem der Ansprüche 1 bis 4, weiter enthaltend den Schritt des so lange erfolgenden, nach unten gerichteten Diffundierens eines Störstoffs aus der tiefen Kollektorzone, bis diese und die Kollektorzone zusammenhängend werden.

7. Verfahren nach einem der vorhergehenden Ansprüche, weiter enthaltend den Schritt des Bildens einer ersten Oxidschicht (12) über einer Außenfläche des Halbleitersubstrats; und

das vor jedem der Schritte des Bildens der Kollektorzone, des Bildens der vergrabenen Bipolarzone bzw. des Bildens der vergrabenen JFET-Zone erfolgende Entfernen eines jeweiligen vorgegebenen Abschnitts der Oxidschicht für jeden der Schritte, so daß die Oxidschicht als eine Dotierungsmaske für den jeweiligen Schritt wirkt.

8. Verfahren nach einem der vorhergehenden Ansprüche, weiter enthaltend die Schritte:

Bilden einer Oxidschicht (40) auf einer Außenfläche der Epitaxieschicht nach dem Schritt des Bildens der Halbleiter-Epitaxieschicht; und

Entfernen eines jeweiligen Abschnitts der Oxidschicht vor jedem der Schritte des Bildens der tiefen Kollektorzone, des Bildens der Basiszone und des Bildens der Emitterzone, damit die Oxidschicht als jeweilige Dotierungsmaske für den jeweiligen Schritt wirkt.

9. Verfahren nach einem der vorhergehenden Ansprüche, weiter enthaltend die Schritte:

Bilden einer Gate-Isolatorschicht (92) über der Epitaxieschicht über einer Kanalzone von dieser zwischen der Sourcezone und der Drainzone, so daß sich diese seitlich zur Gate-Kontaktzone erstreckt, nach dem Schritt des gleichzeitigen Bildens der Basis-Kontaktzone und der Gate-Kontaktzone;

Implantieren eines Störstoffs des zweiten Leitungstyps durch die Gate-Isolatorschicht zur Bildung einer oberen Gate-Elektrode, die sich von der Gate-Kontaktzone zur Source- und zur Drainzone erstreckt; und

Implantieren eines Störstoffs des ersten Leitungstyps durch die Gate-Isolatorschicht zum Dotieren der Kanalzone.

10. Verfahren nach einem der vorhergehenden Ansprüche, weiter enthaltend die Schritte:

Bilden einer tiefen Sperrschicht-Isolationszone (121) des ersten Leitungstyps in dem Substrat, gleichzeitig mit dem Schritt des Bildens der Kollektorzone; und

Bilden eines Kondensators über der Sperrschicht-Isolationszone.

11. Verfahren nach Anspruch 10, weiter enthaltend den Schritt des Bildens einer flachen Sperrschicht-Isolationszone (46) des ersten Leitungstyps in der Epitaxieschicht für den Kondensator, gleichzeitig mit dem Schritt des Bildens der tiefen Kollektorzone, so daß die tiefe Sperrschicht-Isolationszone und die flache Sperrschicht-Isolationszone zu einer zusammenhängenden Sperrschicht-Isolationszone werden.

12. Verfahren nach Anspruch 11, weiter enthaltend die Schritte:

Bilden einer Oxidschicht (40) auf der Epitaxieschicht über der Sperrschicht-Isolationszone; und

Bilden eines Kondensators auf der Oxidschicht über der Sperrschicht-Isolationszone.

13. Verfahren nach einem der vorhergehenden Ansprüche, bei welchem ein Kondensator in einem Kondensatorbereich des Halbleitersubstrats gebildet wird und das Verfahren weiter die folgenden Schritte beinhaltet:

Bilden einer Kondensatorelektrode (124) aus polykristallinem Silicium, die isoliert in einem Abstand über der Epitaxieschicht im Kondensatorbereich anzuordnen ist; und Dotieren der Elektrode aus polykristallinem Silicium, so daß diese stark leitfähig ist, gleichzeitig mit dem Schritt des gleichzeitigen Bildens der Basis-Kontaktzone und der Gate-Kontaktzone.

14. Verfahren nach einem der vorhergehenden Ansprüche, weiter enthaltend den Schritt des Bildens einer Kontaktzone (86) des zweiten Leitungstyps zu der vergrabenen Bipolarzone an der Außenfläche der Epitaxieschicht über der vergrabenen Bipolarzone und in einem Abstand von der tiefen Kollektorzone, gleichzeitig mit dem Schritt des gleichzeitigen Bildens der Basis-Kontaktzone und der Gate-Kontaktzone.

15. Integrierte Schaltung mit einem vertikalen Bipolartransistor und einem Sperrschicht-Feldeffekttransistor (JFET) auf einem einzigen Halbleitersubstrat (10) eines ersten Leitungstyps, enthaltend:

eine vergrabene JFET-Zone (16) eines zweiten Leitungstyps an einer Fläche des Halbleitersubstrats;

eine vergrabene Bipolarzone (24) des zweiten Leitungstyps an der Fläche in einem Abstand von der vergrabenen JFET-Zone;

eine Kollektorzone (28) des ersten Leitungstyps an der Fläche und innerhalb der vergrabenen Bipolarzone;

eine Halbleiter-Epitaxieschicht (38) des zweiten Leitungstyps auf der Fläche des Halbleitersubstrats;

die vergrabenen JFET-Zone und die Kollektorzone, die sich in die Epitaxieschicht hinein erstrecken;

eine tiefe Kollektorzone (48) des ersten Leitungstyps, die sich von einer Außenfläche der Epitaxieschicht zur Kollektorzone erstreckt;

eine Basiszone (58) des ersten Leitungstyps an der Fläche der Epitaxieschicht über der Kollektorzone und in einem Abstand von dieser;

eine Emitterzone (70), eine JFET-Sourcezone (74) und eine JFET- Drainzone (76) des ersten Leitungstyps an der Fläche der Epitaxieschicht, wobei die Emitterzone innerhalb der Basiszone gebildet ist, wobei die JFET-Sourcezone und die JFET-Drainzone über der vergrabenen JFET-Zone und in einem Abstand von dieser gebildet sind und in einem seitlichen Abstand voneinander angeordnet sind; und

eine Basis-Kontaktzone (84) und eine Gate-Kontaktzone (88) des zweiten Leitungstyps an der Fläche der Epitaxieschicht, wobei die Basis-Kontaktzone innerhalb der Basiszone gebildet ist und sich in einem Abstand zur Emitterzone befindet und wobei die Gate-Kontaktzone über der vergrabenen JFET-Zone gebildet ist und sich in einem Abstand von der Source- und der Drainzone befindet.