DE60213443T2

DE60213443T2 - Speicherschaltung und schaltung zur erkennung eines gültigen überganges

Info

Publication number: DE60213443T2
Application number: DE60213443T
Authority: DE
Inventors: Philippe Hauviller; Vincent Vallet
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2001-10-26
Filing date: 2002-10-10
Publication date: 2007-08-23
Anticipated expiration: 2022-10-11
Also published as: DE60213443D1; EP1438802B8; JP2005506798A; JP3813151B2; KR100634193B1; CN1692597A; ATE334523T1; EP1438802B1; CN100531026C; WO2003036853A1; EP1438802A1; KR20040045006A

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft die serielle Hochgeschwindigkeitsübertragung von binären Daten und insbesondere eine Übergangserkennungs-, Prüf- und Speicherschaltung zum Erzeugen eines Steuersignals, das anzeigt, welches aus einer Gruppe durch Abtasten eines ankommenden seriellen binären Datenstroms (Bits) erhaltenen Signale am besten zum Speichern als wiederhergestellter Datenwert geeignet ist.
HINTERGRUND DER ERFINDUNG
Bei der seriellen Hochgeschwindigkeitsübertragung von binären Daten zwischen integrierten Schaltungen (Systemen) kommt es oft vor, dass die von einer integrierten Schaltung zu einer anderen Schaltung übertragenen Signale durch ein vorgegebenes Taktsignal nicht sicher abgetastet werden können. In solchen Fällen ist es üblich, den ankommenden binären Datenstrom mit Hilfe der n Phasen eines Referenztaktsignals abzutasten, der durch einen mehrphasigen Taktgenerator erzeugt werden. Dann wird mittels eines Flankendetektors ermittelt, welches der Abtastsignale am besten geeignet ist, repräsentativ für die wiederhergestellten Daten zur nachfolgenden Verarbeitung gespeichert zu werden. Ein solches Abtastverfahren wird in großem Umfang bei der seriellen Hochgeschwindigkeitsdatenübertragung eingesetzt, bei der das Taktsignal nicht zur Empfängereinheit übertragen wird. Für dieses entscheidende Problem liegen bisher eine Reihe von Lösungen vor, zum Beispiel wird in der US-Patentschrift 5 577 078 ein Flankendetektor beschrieben, bei welchem das Eingangsdatensignal in eine Verzögerungskette eingegeben wird, die von diesem Signal phasenverschobene Versionen erzeugt. Zu jedem Zeitpunkt wird jeweils ein phasenverschobenes Paar ausgewählt und mit dem Taktsignal verglichen, um zu ermitteln, ob eine Flanke (oder ein Übergang) des Taktsignals zwischen die Flanken des Datensignals des ausgewählten phasenverschobenen Paars fällt oder nicht. Im letzteren Fall wird der Vergleich mit einem anderen Paar wiederholt. Wenn die Taktfrequenz doppelt so hoch ist wie die Datenfrequenz, können die Daten an der abfallenden Flanke des Taktsignals abgetastet werden. Dieser Flankendetektor weist einige Nachteile auf. Erstens ist bekannt, dass die Phasenverzögerungsleitungen stark vom Fertigungsprozess abhängen (die besten und schlechtesten Fälle unterscheiden sich oft um den Faktor 3). Außerdem ist diese Schaltung sehr störanfällig und ziemlich langsam, da sie eine Taktfrequenz erfordert, die doppelt so hoch wie die Datenfrequenz ist.
In der europäischen Patentanmeldung EP-A-0 317 159 wird eine Taktwiederherstellungsschaltung beschrieben. Der ankommende Datenstrom wird überabgetastet, um für jedes Datenbit eine Vielzahl von Abtastsignalen zu erzeugen. Eine Phasenerkennungsschaltung ermittelt das Verhältnis zwischen der aktuellen Taktphase und dem Übergang des Datenbits. Die Taktphase wird immer korrigiert, wenn sie auf das Datensignal abgestimmt werden muss, um den wiederhergestellten Takt bereitzustellen.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Hauptaufgabe der vorliegenden Erfindung besteht deshalb darin, eine Übergangserkennungs-, Prüf- und Speicherschaltung zum Erzeugen eines Steuersignals bereitzustellen, das anzeigt, welches aus einer Gruppe abgetasteter Signale die Daten des ankommenden Datenstroms (Bits) am besten darstellt.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Übergangserkennungs-, Prüf- und Speicherschaltung bereitzustellen, die für die serielle Hochgeschwindigkeitsübertragung von binären Daten geeignet ist.
Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Übergangserkennungs-, Prüf- und Speicherschaltung bereitzustellen, die gegenüber Störimpulsen und Falscherkennungen sehr unempfindlich ist.
Noch eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Übergangserkennungs-, Prüf- und Speicherschaltung bereitzustellen, die gemäß den LSSD-Regeln zur guten Überprüfbarkeit aufgebaut ist.
Gemäß der vorliegenden Erfindung wird eine Übergangserkennungs-, Prüf- und Speicherschaltung (Transition Detection, Validation and Memorization, TDVM) zum Erzeugen eines Steuersignals beschrieben, das die Position eines Übergangs in einem ankommenden seriellen binären Datenstrom (Bits) anzeigt. Ein solches Steuersignal kann zum Wiederherstellen der Eingangsdaten durch Auswählen desjenigen Signals aus einer Vielzahl von Abtastsignalen verwendet werden, welches für die nachfolgende Verarbeitung am besten geeignet ist. Ein ankommender serieller binärer Datenstrom (Bits) wird in einer Überabtasteinheit mit Hilfe eines mehrphasigen Taktsignals abgetastet. Die Taktfrequenz ist dabei normalerweise genauso oder halb so hoch wie die Frequenz der ankommenden Daten. Die überabgetasteten Datensignale (S) werden dann in die Übergangserkennungs-, Prüf- und Speicherschaltung eingegeben, die einen Übergang an den Positionen von zwei aufeinander folgenden Abtastsignalen durch eine spezielle Signalverarbeitung erkennt, bei der zweimal drei Vergleiche an sechs aufeinander folgenden Abtastsignalen (das mittlere Signal ist dabei jedes Mal ausgenommen) durchgeführt werden müssen, dann die Position des letzten erkannten Abtastsignals prüft und zum Schluss diese Position als Übergangsposition speichert. Zum Schluss erzeugt die Schaltung ein Auswahlsignal (G), das zum Beispiel zum Ansteuern einer Probenauswahl- und Datenausrichtungsschaltung (Sample Selection and Data Alignment, SSDA) verwendet werden kann, sodass sich das ausgewählte überabgetastete Signal etwa in der Mitte der Bitdauer befindet, d.h. am weitesten von den Bitflanken entfernt ist. Die Übergangserkennungs-, Prüf- und Speicherschaltung ist relativ störunanfällig ausgelegt, d.h., sie unterdrückt durch Störimpulse verursachte Fehler.
Die neuartigen Merkmale, die als charakteristisch für die vorliegende Erfindung angesehen werden, werden in den beiliegenden Ansprüchen dargelegt. Die Erfindung selbst sowie weitere ihrer Aufgaben und Vorteile lassen sich am besten unter Bezug auf die folgende detaillierte Beschreibung einer anschaulichen bevorzugten Ausführungsart in Verbindung mit den beiliegenden Zeichnungen verstehen.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt die Darstellung eines Bits in einem typischen seriellen Datenstrom mit einer Frequenz von 2,5 GBit/s, wenn die Übertragung schnellen Schwankungen (Jitter) unterliegt.
2 ist eine Darstellung zur Veranschaulichung der Grundprinzipien des Abtastverfahrens gemäß der vorliegenden Erfindung, bei dem n = 12 Phasen C₀ bis C₁₁ verwendet werden, die durch den Oszillator von 4 erzeugt werden.
3 zeigt schematisch die Architektur eines mehrkanaligen Empfängers, der aus einer Vielzahl von Datenwiederherstellungsschaltungen besteht, die jeweils eine Übergangserkennungs-, Prüf- und Speicherschaltung der vorliegenden Erfindung und einen lokalen mehrphasigen Taktgenerator beinhalten.
4 zeigt einen herkömmlichen sechsstufigen Oszillator, der die mehrphasigen Taktsignale erzeugt, die für die ordnungsgemäße Funktion des Empfänger erforderlich sind.
5 zeigt die LSSD-basierte Überabtastschaltung, die in der Datenwiederherstellungsschaltung der vorliegenden Erfindung verwendet wird.
6a bis 6c zeigen die Grundschaltungen, aus denen sich die Übergangserkennungs-, Prüf- und Speicherschaltung (TDVM) der vorliegenden Erfindung zusammensetzt, die einen wichtigen Bestandteil der Datenwiederherstellungsschaltung zum Erzeugen der ausgewählten Signale darstellt.
7 zeigt eine Übersichtsdarstellung der Übergangserkennungs-, Prüf- und Speicherschaltung, in der die in 6a bis 6c gezeigten Elementarschaltungen angeordnet sind.
8 zeigt die Probenauswahl- und Datenausrichtungsschaltung (SSDA), die einen weiteren wichtigen Bestandteil der Datenwiederherstellungsschaltung zur Verarbeitung eines Bits je Taktperiode darstellt.
9 zeigt eine Aufbauvariante der Probenauswahl- und Datenausrichtungsschaltung von 8 zur Verarbeitung von zwei Bits je Taktperiode.
10 zeigt eine wahlweise einsetzbare Überlauf-/Unterlauferkennungsschaltung (Overflow/Underflow Detection, OD), die zur deutlichen Verbesserung der Funktionsweise der Probenauswahl- und Datenausrichtung und somit der Gesamtfunktion der Datenwiederherstellungsschaltung verwendet werden kann.
11 zeigt die Probenauswahl- und Datenausrichtungsschaltung von 8, die für die Zusammenarbeit mit der Überlauf-/Unterlauferkennungsschaltung von 10 geeignet ist.
Die Tabelle von 12 zeigt, welches Abtastsignal (S) in Abhängigkeit von der Kombination aus den Auswahlsignalen (G) und dem durch die Überlauf-/Unterlauferkennungsschaltung von 10 erzeugten Unterlauf-/Überlaufbit (L) ausgewählt wird (wenn die Schaltung zur Verarbeitung von einem Bit je Taktperiode eingestellt ist).
BESCHREIBUNG EINER BEVORZUGTEN AUSFÜHRUNGSART
Bei herkömmlichen DR- und CDR-Schaltungen werden zwei verschiedene Phasen eines zeitverzögerten Referenztaktsignals verwendet, das eine zum Erkennen eines Übergangs und das andere zum Erfassen der Daten zur nachfolgenden Verarbeitung. Es ist jedoch klar, dass aufgrund möglicher metastabiler Zustände das durch Abtasten bei einem Übergang (Logikzustand 1 auf 0 oder umgekehrt) erhaltene Abtastsignal (oder Abtastprobe) nicht mit Sicherheit zur genauen Ermittlung der Position des Übergangs geeignet ist und die Erkennung noch komplizierter wird, wenn Störimpulse oder Falscherkennungen hinzukommen. Somit bewegen sich die bislang verwendeten Abtastverfahren dicht an der Grenze des Möglichen, da die Taktfrequenzen weiterhin stark zunehmen.
2 zeigt ein Beispiel eines typischen Datenbitstroms, dessen Taktfrequenz als halb so hoch wie die Frequenz des ankommenden Datenstroms angenommen wird (die Frequenz des mehrphasigen Taktsignals ist normalerweise gleich der Frequenz des ankommenden Datensignals oder halb so hoch). Aus dem oberen Teil von 2 ist zu ersehen, dass das Datensignal von 0 auf 1 ansteigt (erster Übergang) und dann wieder von 1 auf 0 fällt (zweiter Übergang), sodass nach einem ersten Bit mit dem Zustand 1 ein zweites Bit mit einem Zustand 0 folgt. Die Pfeile zeigen die relativen Positionen der ansteigenden Flanken der im unteren Teil von 2 gezeigten Taktsignale. In diesem Fall sind n = 12 Taktsignale C₀ bis C₁₁ zu sehen, die durch den mehrphasigen Taktgenerator erzeugt werden, der die Zeitpunkte/Positionen festlegt, an denen der ankommende Datenstrom abgetastet wird. Da der Takt im vorliegenden Fall die halbe Frequenz der ankommenden Daten aufweist, sind die Taktsignale C₀ und C₆ um eine halbe Periode verschoben und befinden sich daher genau in der entgegengesetzten Phase. Somit erhält man für jede Periode T des Taktsignals zwölf Abtastsignale S₀ bis S11, wobei S₀ bis S₅ die Abtastsignale für das erste Bit und S₆ bis S₁₁ die Abtastsignale für das zweite Bit des Datenstroms darstellen. Dabei ist zu beachten, dass bei einem fehlenden Wechsel der übertragenen Daten, z.B., wenn eine Reihe von "Einsen" gesendet wird, kein Übergang zwischen zwei aufeinander folgenden Bits vorliegt und der Zustand dazwischen durch den Ausdruck "Flanke eines Datenwertes" bezeichnet wird.
Die oben erwähnte Überabtastung und die betreffende spezielle Signalverarbeitung, die im Folgenden ausführlich beschrieben werden, weichen wesentlich von den herkömmlichen Verfahren ab. Gemäß der vorliegenden Erfindung beruht die spezielle Signalverarbeitung zur Ermittlung der Übergangsposition im Datenstrom auf drei Vergleichen, die bei jeder Abtastprobe mit einem bestimmten Satz von Abtastsignalen durchgeführt werden. In 2 beispielsweise werden an der Position (m+2) oder danach drei Vergleiche an den für die Positionen (m-2), (m-1), (m+1) und (m+2) erhaltenen Abtastsignalen S_m-2, S_m-1, S_m+1 und S_m+2 durchgeführt, um zu ermitteln, ob die folgenden mathematischen Ausdrücke erfüllt sind: Sm-2 = Sm-1 (1) Sm-1 ≠ Sm+1 (2) Sm+1 = Sm+2 (3)
Unter der Annahme, dass diese Beziehungen (1) bis (3) erfüllt sind, bedeutet dies, dass an der Position (m) ein Übergang stattgefunden hat. Somit wird ein an der Position (m) stattgefundener Übergang am Zeitpunkt der Position (m+2) oder danach erkannt. Somit sind zwei Arbeitsschritte mit drei Vergleichen an sechs überabgetasteten Signalen zum Erkennen eines Übergangs erforderlich (das mittlere Abtastsignal wird jedes Mal außer Acht gelassen). Daraus ergibt sich, dass das oben genannte Verfahren von einer "a posteriori"-Entscheidung (nachträglich) ausgeht.
Man beachte, dass gemäß der vorliegenden Erfindung jeder Übergang zweimal erkannt wird, da die Regeln (1) bis (3) durch zwei überabgetastete Signale erfüllt werden. 2 zeigt, dass die Position (m-1) sowie die Position (m) die oben angegebenen Bedingungen für die Erkennung des Übergangs erfüllen. Das bedeutet, dass sich der Übergang mittig zwischen den Positionen der Abtastsignale S_m-1 bzw. S_m befindet. Ferner wird gemäß der vorliegenden Erfindung nur der zweite erkannte Übergang berücksichtigt, da er in die folgende Schaltlogik eine zusätzliche Verzögerung einbringt.
Um im Interesse eines sicheren Verfahrens die aus einer solchen Doppelerkennung des Übergang resultierenden Fehler zu vermeiden, wenn ein an der Position (m) vorher bereits an der Position (m-1) erkannt wurde, wird gemäß der vorliegenden Erfindung diese Position (m-1) annulliert und der Übertragung der Position (m) zugeordnet. Man beachte ferner, dass das Abtastsignal S_m gemäß der vorliegenden Erfindung nicht verwendet wird, da es nicht als ausreichend sicher angesehen wird. In diesem speziellen Fall mit sechs Abtastungen je Bit wird dem Abtastsignal an der Position (m+3) der Vorzug gegeben, da es etwa in der Mitte der Bitdauer liegt und gegen Schwankungen (Jitter) am wenigsten anfällig ist. In der folgenden Beschreibung dient das Abtastsignal S_m+3 an der Position (m+3) zur sicheren Darstellung des Bitwertes (die Abtastsignale an den Positionen (m+1) und (m+2) wären jedoch auch geeignet). Allgemein gesagt, wenn ein Übergang an der Position (m) erkannt wird, muss das abgetastete Signal an der Position (m+p) verwertet werden, wobei p gleich der durch die doppelte Anzahl b der Bits in einer Periode des mehrphasigen Taktsignals geteilten Anzahl n der Abtastproben ist (p = n/2 × b). Bei dem in 2 gezeigten Beispiel heißt die Folge der Abtastsignale S₁₀ = 0, S₁₁ = 0, S₀= 0, S₁ = 1, S₂ = 1, S₃ = 1, S₄ = 1, ..., und so weiter. Der Übergang wird an den ansteigenden Flanken der Taktsignale C₀ und C₁ erkannt, wobei das Abtastsignal S₁ als für den Übergang repräsentativ angesehen wird, sodass als nächstes Abtastsignal das Signal S₄ verwendet wird, das an der ansteigenden Flanke des Taktsignals C₄ erhalten wurde. Ferner zeigt die 2, dass dieses Verfahren insofern von Interesse ist, als es sehr nahe beieinander liegende Abtastsignale miteinander vergleicht, während die für diesen Vergleich zur Verfügung stehende Zeit im Vergleich zum Zeitraum zwischen diesen Abtastsignalen lang ist.
Mehrkanalempfänger 21
3 zeigt die Architektur des Mehrkanalempfängers 21, der die Datenwiederherstellung für eine Vielzahl ankommender Datenströme bei der seriellen Hochgeschwindigkeitsdatenübertragung gemäß der vorliegenden Erfindung durchführt. Zunächst umfasst der Empfänger 21 in 3 eine Mehrphasentaktzeugungsschaltung 22 und k Datenwiederherstellungsschaltungen 23-0 bis 23-(k-1), je eine für jeden Datenstrom data-in 0 bis data-in (k-1).
Jede DR-Schaltung 23 umfasst eine Überabtastschaltung (Over Sampling, OS) 24, eine Übergangserkennungs-, Prüf- und Speicherschaltung 25 (TDVM) und eine Probenauswahl- und Datenausrichtungsschaltung (SSDA) 26. Wahlweise kann zur Verbesserung der Funktion der SSDA und somit der Leistungsfähigkeit der DR-Schaltung eine Überlauf-/Unterlauferkennungsschaltung (Overflow/Underflow Detection, OD) 27 verwendet werden. Die durch die Takterzeugungsschaltung 22 erzeugten mehrphasigen Taktsignale werden in alle Schaltungen 24 bis 27 der DR-Schaltung 23 eingegeben. In der DR-Schaltung 23-0, die den ankommenden Datenstrom data-in 0 verarbeitet, werden die Abtastsignale S aus der OS-Schaltung 24-0 in die TDVM-Schaltung 25-0 und den ersten Eingang der SSDA-Schaltung 26-0 eingegeben, die an einem zweiten Eingang auch die durch die TDVM-Schaltung 25-0 erzeugten Signale G empfängt. Die TDVM-Schaltung 26-0 wiederum erzeugt zwei Signale: das wiederhergestellte Taktsignal und das wiederhergestellte Datensignal, im vorliegenden Fall das Ausgangssignal data-out 0. Das wiederhergestellte Taktsignal hat eine vorbestimmte Phase des mehrphasigen Taktsignals, und das wiederhergestellte Datensignal ist genau darauf abgestimmt, sodass anschließend eine problemlose Verarbeitung des wiederhergestellten Datenwertes möglich ist. Die OD-Schaltung 27-0 ist mit dem Ausgang der TDVM-Schaltung 25-0 (sie wird durch zwei Signale G angesteuert, die der Mitte der Bitdauer entsprechen) und einem dritten Eingang der SSDA-Schaltung 26-0 verbunden. Die Aufgabe der OD-Schaltung 27 besteht darin, die Auswahlmöglichkeiten der SSDA-Schaltung zu erweitern und die Beständigkeit der DR-Schaltung 23 gegenüber Schwankungen (Jitter) zu verbessern, damit auch größere Schwankungen (Jitter) den ankommenden Datenstrom nicht beeinträchtigen.
Zur Veranschaulichung soll die Datenwiederherstellungsschaltung 23-0 betrachtet werden. Der serielle Datenstrom data-in 0 wird mittels der zwölf Taktsignale C₀ bis C₁₁ in der OS-Schaltung 24-0 überabgetastet, die während jeder Periode des mehrphasigen Taktsignals durch die Takterzeugungsschaltung 22 erzeugt werden. Die Frequenz des mehrphasigen Taktsignals ist aus Gründen der Stabilität normalerweise gleich der Frequenz der ankommenden Daten oder halb so hoch. Die Abtastsignale S werden in die TDVM-Schaltung 25-0 und in die SSDA-Schaltung 26-0 eingegeben. Die innovative TDVM-Schaltung 25-0 besteht aus drei Abschnitten. Der erste Abschnitt ist um eine Übergangserkennungsschaltung herum angeordnet, die speziell so ausgelegt ist, dass sie gegenüber Störimpulsen relativ unempfindlich ist, d.h. durch Störimpulse verursachte Abtastfehler nicht beeinflusst wird. Der zweite Abschnitt soll die erste Erkennung des Übergangs außer Kraft setzen, wenn unmittelbar darauf die zweite Erkennung desselben Übergangs folgt. Die Aufgabe des dritten Abschnitts besteht darin, die Position der zweiten Erkennung als Position des Übergangs zu speichern. Wesentlich ist, dass die TDVM-Schaltung 25-0 die Position eines Übergangs im ankommenden Datenstrom ermittelt und somit durch Störimpulse verursachte Fehler vermeidet und schließlich die Position des Übergangs speichert. Die durch die TDVM-Schaltung 25-0 ausgegebenen Signale steuern die innovative SSDA-Schaltung 26-0 an, damit diese mit Sicherheit ein gültiges Abtastsignal auswählt. Ferner ist die SSDA-Schaltung 26-0 in der Lage, das ausgewählte Abtastsignal mit einer vorgegebenen Phase der mehrphasigen Taktsignale zu synchronisieren. In dem oben unter Bezug auf 2 beschriebenen Beispiel, bei dem für jedes Bit der ankommenden Daten sechs Taktsignale verwendet werden, wird davon ausgegangen, dass beim Erkennen eines Übergangs an der Position (m) das Abtastsignal S_m+3 an der Position (m+3) in jeder Beziehung das sicherste Signal ist, da es sich für den Fall, dass das Bitsignal von 0 auf 1 ansteigt und dann wieder von 1 auf 0 zurückfällt, im Wesentlichen in der Mitte der Bitdauer an einer Position befindet, die von den beiden außen liegenden Flanken am weitesten entfernt ist. Wenn jedoch im ankommenden Datenstrom danach keine weitere Erkennung eines Übergangs erfolgt (z.B. in einer Folge von "Einsen"), wird dieser gespeicherte Übergang zur Ermittlung des Abtastsignals in der Mitte jedes Bits verwendet.
Im Folgenden werden ausführlich die verschiedenen Schaltungen beschrieben, aus denen der Mehrkanalempfänger 21 besteht, d.h. die Takterzeugungsschaltung 22 und eine Datenwiederherstellungsschaltung mit der Bezugsnummer 23.
Takterzeugungsschaltung (CG) 22
4 zeigt eine bevorzugte Ausführungsform einer auf einem Ringoszillator beruhenden mehrphasigen Takterzeugungsschaltung (Clock Generation, CG) 22, obwohl mehrphasige Taktsignale auch mit einer Vielzahl von herkömmlichen Oszillatorschaltungen erzeugt werden können, die dem Fachmann bekannt sind. 4 zeigt einen typischen sechsstufigen Ringoszillator, der zur Erzeugung der zwölf bei der Beschreibung der bevorzugten Ausführungsart der vorliegenden Erfindung genannten Phasen geeignet ist. 4 zeigt, dass der Ringoszillator sechs aus Stabilitätsgründen in Reihe geschaltete differenzielle Elementarpuffer 28-1 bis 28-6 umfasst. Als mehrphasige Taktsignale werden die in 2 mit C₀ bis C₁₁ bezeichneten Signale erhalten. Diese werden entweder von einem Haupt-Referenztaktsignal mit einer Frequenz von N MHz (N = 1/T) abgeleitet oder durch die Phasenerkennungsschaltung (Phase Detection, PD) aus den ankommenden Daten ermittelt. Man beachte, dass die Verzögerungen der Puffer 28-1 bis 28-6 durch eine gemeinsame PFD-/Filterschaltung gesteuert werden, die eine Taktwiederherstellungsschaltung bildet, welche sicherstellt, dass die Frequenz des durch die CG-Schaltung 22 erzeugten mehrphasigen Taktsignals im Wesentlichen gleich oder der halben Frequenz des Datenstroms ist. Dadurch kann der Takt beim Vorliegen mehrerer Kanäle (d.h. Datenübertragungsleitungen) von einem einzigen Kanal bzw. einer einzigen Leitung ermittelt und die wiederhergestellte Taktfrequenz zur Wiederherstellung der Daten in jedem anderen Kanal durch eine Phasenanpassung verwendet werden.
Datenwiederherstellungsschaltung (DR)
Diese Schaltung besteht aus einigen im Folgenden ausführlicher beschriebenen Schaltungen.
Überabtastschaltung (Over Sampling, OS) 24
Die OS-Schaltung 24 (z.B. 24-0 für den ankommenden Datenstrom data-in 0) in 5 ist so aufgebaut, dass sie an ihren Ausgängen eine ganze Taktperiode lang eine hohe Stabilität für die abgetasteten Datensignale gewährleistet. Durch den oben erwähnten Takt mit der halben Taktfrequenz erfasst die Überabtastschaltung 24 durch 12 Abtastungen zwei aufeinander folgende Datenbits. Das Abtasten eines Datenstroms, z.B. des ankommenden Datenstroms data-in 0, erfolgt durch flankensensitive Flip-Flops oder vorzugsweise durch die in 5 dargestellten Master-Slave-Signalspeicher 29-0 bis 29–11. Vorzuziehen sind die Master-Slave-Signalspeicher, da sie zur besseren Überprüfbarkeit eine Ausführungsform mit einer flankensensitiven Abtastung (Level Sensitive Scan Design, LSSD) ermöglichen. Im Folgenden soll der Signalspeicher 29-6 näher betrachtet werden. Der Dateneingang des Hauptsignalspeichers ist mit der gemeinsamen Datenleitung data-in verbunden, während das Taktsignal C₆ in den Takteingang eingegeben wird. Wenn das Haupttaktsignal wieder in den Zustand LOW (logische 0) zurückfällt, wird der Datenwert unabhängig von den daran möglicherweise erfolgenden Änderungen im ankommenden Datenstrom data-in erfasst und eine ganze Taktperiode lang gespeichert. Somit stellt das Taktsignal C₆ sicher, dass ein sehr stabiles Abtastsignal S₆ ausgegeben wird, da das in den Takteingang des Slave-Signalspeichers eingegebene Taktsignal C₀ die entgegengesetzte Phase des Taktsignals C6 hat (siehe oben).
Übergangserkennungs-/Prüf-/Speicherschaltung (TDVM) 25
Wesentlich ist, dass die TDVM-Schaltung 25 der vorliegenden Erfindung aus drei Abschnitten oder Stufen besteht, die jeweils eine andere Funktion ausführen: Erkennen, Prüfen und Speichern.
Die Schaltung des ersten Abschnitts ist in 6a dargestellt und mit der Bezugsnummer 30 bezeichnet. Die Aufgabe der Schaltung 30 besteht darin, Übergänge im ankommenden Datenstrom zu erkennen. Angenommen beispielsweise, dass die Schaltung 30 zur TDVM-Schaltung 25-0 gehört, so werden zum Erkennen eines Übergangs im ankommenden Datenstrom data-in 0 zwölf identische Schaltungen benötigt. 6a zeigt nur eine Schaltung 30 mit einer laufenden Nummer i (i gleich 0 bis 11) zum Erkennen eines Übergangs an der Position (i), welche dem Abtastsignal S_i entspricht. Sämtliche Schaltungen 30 lassen sich im Wesentlichen durch Variieren der laufenden Nummer i von 0 bis 11 ableiten, was im Folgenden unter Bezug auf 7 gezeigt wird. Ein Übergang an einer bestimmten Position wird dadurch erkannt, dass für jede Abtastung geprüft wird, ob die beiden vorangehenden Abtastsignale und die beiden folgenden Abtastsignale die obigen Beziehungen erfüllen. Wenn S_i-2 = S_i-1, S_i-1 ≠ S_i+1 und S_i+1 = S_i+2 ist, ist ein Übergang erkannt, der sich an der Position (i) befindet. Man beachte, dass gemäß dem vorliegenden Verfahren ein Übergang generell durch zwei aufeinander folgende Schaltungen 30 ermittelt wird. Der bestimmte Aufbau der Schaltung 30 weist den großen Vorteil auf, dass sie nicht auf Störimpulse anspricht, die mit Standardschaltungen zur Flankenerkennung oft als Übergang erkannt werden. Ein Störimpuls ist ein sehr kurzer parasitärer Impuls, der den oben angeführten Bedingungen (1) bis (3) auf keinen Fall genügt.
Die Schaltung 30 in 6a besteht aus einer Logikschaltung 31 und einem pegelsensitiven Signalspeicher 32. Die Logikschaltung 31 besteht aus zwei Blöcken 33-1 und 33-2 mit je drei UND-Gattern, die ein Zweiwege-ODER-Gatter 34 ansteuern. Die in die Blöcke 33-1 und 33-2 eingegebenen Abtastsignale sind in 6a angegeben. Die Logikschaltung 31 erzeugt ein Ausgangssignal D_i mit einem Logikzustand "HIGH" (z.B. einer "Eins"), wenn die drei oben angegebenen Beziehungen für einen bestimmten Wert mit der laufenden Nummer i erfüllt sind. Der Ausgang der Logikschaltung 31 ist mit dem Dateneingang des pegelsensitiven Signalspeichers 32 verbunden, während das Taktsignal C_i+2 in seinen Takteingang eingegeben wird (das Taktsignal C_i+2 wird verwendet, da es dem Abtastsignal S_i+2 entspricht, das als letztes der Signale in die Logikschaltung 31 eingegeben wird). Das vom pegelsensitiven Signalspeicher 32 ausgegebene Signal wird mit E_i bezeichnet. Der erste Abschnitt ermöglicht somit die Erkennung eines Übergangs ohne Berücksichtigung des diesem Übergang entsprechenden Abtastsignals S_i. Aufgrund möglicher Metastabilitäten ist dieses eine Abtastsignal S_i jedoch nicht sicher.
Aufgrund des bestimmten Aufbaus der Schaltung 30 ist davon auszugehen, dass jeder Übergang zweimal erkannt wird. Im Folgenden wird gemäß der vorliegenden Erfindung nur die zweite Erkennung als repräsentativ für den Übergang angesehen. Zu diesem Zweck ist der zweite Abschnitt der TDVM-Schaltung 25 so aufgebaut, dass er nur die letzte der beiden (oder mehr) aufeinander folgenden Erkennungen akzeptiert, um mögliche Konflikte zwischen beiden auszuschließen. Die Aufgabe dieses Abschnitts besteht deshalb darin, die Position der letzten Erkennung ein und desselben Übergangs zu prüfen. Dieser Abschnitt ist in 6b durch die Schaltung 35 dargestellt. Das durch die Schaltung 30 ausgegebene Signal E_i wird in den ersten Eingang des UND-Gatters 36 eingegeben. Im Inverter 37-1 wird das Komplementäre des Signals E_i+1 erzeugt und in einen zweiten Eingang des UND-Gatters 36 eingegeben. Wahlweise kann auch das Signal E_i+3 über den Inverter 37-2 in den dritten Eingang des UND-Gatters 36 eingegeben werden, um Störimpulse besser auszuschließen. Das Ausgangssignal des UND-Gatters 36 wird in den Dateneingang des pegelsensitiven Signalspeichers 38 eingegeben, während sein Takteingang durch das Taktsignal C_i+8 angesteuert wird (das Taktsignal C_i+8 wird gewählt, da es zur Verbesserung der Stabilität die entgegengesetzte Phase von C_i+2 hat). Das Signal aus dem pegelsensitiven Signalspeicher 38 wird mit F_i bezeichnet. Das zwischengespeicherte Signal E_i+1 ist somit repräsentativ für einen geprüften und als gültig erkannten Übergang und bleibt eine ganze Taktperiode lang gültig. Man beachte, dass pegelsensitive Signalspeicher 32 (6a) und 38 (8b) zur Verbesserung der Überprüfbarkeit und wegen der einfacheren Konstruktion zu einem Master/Slave-Signalspeicherpaar verknüpft werden können, dessen Taktsignale entgegengesetzte Phase haben, d.h. um eine halbe Taktperiode gegeneinander versetzt sind. Geht man beispielsweise von einem durch die CG-Schaltung 22 erzeugten Taktsignal mit einer Frequenz von 1,25 GHz und 12 Phasen aus, kann während jedes Intervalls von 70 ps (800 ps/12) ein Übergang erkannt werden. Das Signal F_i am Ausgang der Schaltung 35 bleibt während der gesamten Taktperiode von 800 ps erhalten, sodass die nachfolgenden Schaltungen über reichlich Zeit zur Verarbeitung verfügen. Ein weiterer Vorteil besteht darin, dass aufgrund des Schaltungsaufbaus beim aufeinander folgenden Eintreffen von zwei Signalen E, z.B. E_i+1 und E_i, nicht nur das Signal E_i erhalten bleibt, sondern zum Zurücksetzen des Signals E_i+1 verwendet und später zusammen mit dem Takt C_i+8 erfasst wird. Somit wird nur das Signal E_i, welches für die Position der zweiten oder letzten Erkennung (bei einer mehrfachen Erkennung) repräsentativ ist, geprüft und als Signal F_i mit einem Logikzustand HIGH im pegelsensitiven Signalspeicher 38 gespeichert. Diese Erkennung wird im Folgenden als "erkannter Übergang" bezeichnet.
Der dritte Abschnitt der TDVM-Schaltung 25 speichert die Position des erkannten Übergangs in einem Speicherelement. Jeder erkannte Übergang versetzt das Speicherelement in einen logischen Zustand HIGH ("Eins"). Jeder andere erkannte Übergang im Bereich von plus oder minus drei Abtastsignalen setzt das Speicherelement zurück. Das am Ausgang des Speicherelements anliegende Signal wird im Folgenden als "Auswahl"-Signal G bezeichnet, da es zum Auswählen des besten Abtastsignals S aus der Gesamtheit der Abtastsignale dient. Eine wichtige Besonderheit des Speicherelements besteht darin, das ein Auswahlsignal (z.B. G_i+3) erst nach dem Setzen eines anderen Auswahlsignals (z.B. G_j) zurückgesetzt werden kann. Es wird davon ausgegangen, dass ein neu ausgewähltes Abtastsignal an einer Position auftaucht, die der Position des vorigen Abtastsignals nahe kommt, sodass zwei während eines kurzen Zeitraums ausgewählte aufeinander folgende Abtastsignale kein Problem darstellen, da sie sich weit entfernt vom Übergang befinden und somit denselben Wert haben. Eine typische Hardwareausführung des dritten Abschnitts wird durch die Schaltung 39 in 6c dargestellt (es gibt natürlich ebenso viele Schaltungen 35 und 39 wie Schaltungen 30 vorhanden sind). Das Signal F_i aus der Schaltung 35 wird in einen Signalspeicher 40 eingegeben, dessen Aufgabe als Speicherelement oben erwähnt wurde. Das aus dem Signalspeicher kommende Auswahlsignal, d.h. das Signal zum Auswählen des richtigen Abtastsignals S, im vorliegenden Fall des Abtastsignals S_i+3, wird gemäß dem oben erwähnten Prinzip mit G_i+3 bezeichnet. Die Signale -G_i+3 (im Inverter 41 als Komplement des Signals G_i+3 erzeugt), -G_i+1 und -G_i+2 werden in das UND-Gatter 42 eingegeben, um das Signal K_i zu erzeugen. K_i ist somit das Signal, das intern zum Zurücksetzen der drei vorangehenden und der drei folgenden entsprechenden Signalspeicher 40 in der TDVM-Schaltung 25 verwendet wird. Die Signale -F_i, K_i-1 und K_i+3 werden in das NAND-Gatter 43 eingegeben. Das vom NAND-Gatter 43 ausgegebene Signal und das Taktsignal C_i+2 werden zum Ansteuern des Takteingangs des Signalspeichers 40 in das UND-Gatter 44 eingegeben. Durch den bestimmten Aufbau der Schaltung 39 können alle Auswahlsignale G gleichzeitig auf dem Zustand LOW gehalten werden. Im Folgenden soll für den Fall, dass es nur ein Bit je Taktperiode gibt, angenommen werden, dass G_i HIGH ist und beim Übergang des Signals G_i+1 nach HIGH in den Zustand LOW wechselt, sodass sich nach Ablauf einer Taktperiode nur noch ein Signal, d.h. G_i+1, im Zustand HIGH befindet. Im Fall von zwei Bits je Taktperiode gibt es jedoch gleichzeitig zwei aktive Auswahlsignale, also ein Signal für jedes Bit, wobei aufgrund der Eigenschaften des Signals K_i das zweite Signal nicht in der Lage ist, das erste Signal zurückzusetzen.
7 zeigt eine realistischere Darstellung des Schaltschemas der TDVM-Schaltung 25, das aus zwölf identischen Schaltungseinheiten besteht, wobei jede Einheit im Grunde einer Verknüpfung der Elementarschaltungen 30, 35 und 39 entspricht (zur Vermeidung unnötig vieler Schaltungen sind einige Logikfunktionen zusammengefasst worden). Jede Einheit führt somit die Erkennung/Prüfung/Speicherung der bei einer bestimmten Abtastung ermittelten Position eines Übergangs durch. Das gespeicherte Auswahlsignal ist das richtige Signal zum Auswählen des besten Abtastsignals. Man beachte, dass die letzte Schaltungseinheit mit der ersten verbunden ist. Die TDVM-Schaltung 25 verfügt über ebenso viele Auswahlleitungen G wie es Abtastsignale S gibt, wobei jede Auswahlleitung einem Abtastsignal entspricht. Eine Auswahlleitung mit dem Logikzustand LOW zeigt an, dass die entsprechende Abtastung übergangen werden muss, während eine Auswahlleitung mit dem Logikzustand HIGH anzeigt, dass das Abtastsignal erhalten bleiben muss. Zusammenfassend ist zu sagen, dass die TDVM- Schaltung 25 bei der bevorzugten Ausführungsart mit zwei Bits in zwölf Abtastsignalen zwölf Auswahlsignale G erzeugt, von denen zwei Auswahlsignale, z.B. G_i und G_i+6, den Logikzustand HIGH haben, um die Rangfolge der Abtastsignale, im vorliegenden Fall S_i und S_i+6, anzuzeigen, die als beste Abtastsignale für jedes Bit erhalten bleiben müssen. Es wird nicht davon ausgegangen, dass diese Auswahlleitungen mit der Datenrate der Eingangsdaten geschaltet werden. Unter idealen Umständen können die Auswahlleitungen möglicherweise einmal gesetzt werden und gar nicht schalten. Selbst bei häufigen Störungen bleiben die Schaltaktivitäten immer noch bei Frequenzen, die weit unterhalb der Datenrate der Eingangsdaten liegen.
Abtastsignalauswahl-/Datenausrichtungsschaltung (SSDA) 26
Der Index des Auswahlsignals G_i entspricht gemäß der obigen Beschreibung von 7 einem Abtastsignal S_i. Das Auswahlsignal G_i+3 wählt das Abtastsignal S_i+3 (bei zwei Bits je Taktperiode) oder das Abtastsignal S_i+6 (bei einem Bit je Taktperiode) bzw. allgemein wählt das Auswahlsignal G_i das Abtastsignal S_i+n/2b aus (wobei n gleich der Anzahl der Phasen des Referenztaktsignals und b gleich der Anzahl der Bits je Taktperiode ist). Die SSDA-Schaltung 26 ist für die Auswahl des richtigen Abtastsignals und dessen Ausrichtung auf die vorgegebene Phase des mehrphasigen Taktsignals zuständig. 8 zeigt schematisch eine bevorzugte Ausführungsform der SSDA-Schaltung 26 für die Verarbeitung eines Datenbitstroms mit einer Taktrate, die gleich der Frequenz der CG-Schaltung 22 ist, d.h. ein Bit je Taktperiode. Die Schaltung 26 besteht zunächst aus einer Folge von 12 im Wesentlichen identischen Logikblöcken 45, die jeweils aus einem Zweiwege-Multiplexer 46, einem ODER-Gatter 47 und einem pegelsensitiven Signalspeicher 48 bestehen, die gemäß 8 miteinander verbunden sind. Dabei ist zu beachten, dass der erste Logikblock 45-0 den Multiplexer 46 und das ODER-Gatter 47 nicht enthält, da das Auswahlsignal G₀ nicht übertragen wird (da es nicht benötigt wird). Der Signalspeicher 48-0 speichert das Abtastsignal S₀, wenn das Taktphasensignal C₀ logisch HIGH ist. Der Ausgang des Signalspeichers ist mit dem ersten Eingang des Multiplexers 46-1 verbunden, während das Abtastsignal S₁ in den anderen Eingang eingegeben wird. Der Multiplexer 46-1 wird über das ODER-Gatter 47 durch das Auswahlsignal G₁ gesteuert. Der Ausgang des Multiplexers 46-1 ist mit dem Dateneingang des Signalspeichers 48-1 verbunden, während das Taktphasensignal C₁ in dessen Takteingang eingegeben wird. 8 zeigt, dass die anderen Logikblöcke bis hin zum letzten Logikblock ähnlich aufgebaut sind, der die Signale S₁₁, C1₁ und G₁₁ verarbeitet und sein Ausgangssignal in den Dateneingang des Signalspeichers 49 eingibt, während in dessen Takteingang das Taktphasensignal C₅ eingegeben wird. Zu beachten ist, dass im letzten Logikblock 45-11 das ODER-Gatter 47-1 fehlt. Die Signalspeicher 48 und 49 sind pegelsensitiv. Der Datenstrom data-out (wiederhergestellte Datenwerte) ist am Ausgang des Signalspeichers 49 verfügbar und C₅ wird als wiederhergestellter Takt bezeichnet. Jeder der Signalspeicher 48 (z.B. 48-1) ist mit seinem eigenen Taktphasensignal (z.B. C₁) verbunden. In die Signalspeicher wird entweder ein Abtastsignal (S₀, ..., S₁₁) oder das Signal aus dem Ausgang des vorangehenden Signalspeichers eingegeben. Somit besteht die SSDA-Schaltung 26 im Grunde aus einer Spalte von Signalspeichern und einer entsprechenden Spalte von Multiplexern, sodass die Logikblöcke 45 in der Art einer Prioritätsverkettung (daisy chain) miteinander verbunden sind.
Durch Multiplexer wird gesteuert, welches Abtastsignal in einen bestimmten Signalspeicher eingegeben wird, und die Multiplexer sind so geschaltet, dass alle Abtastsignale vor dem gerade ausgewählten Abtastsignal in den entsprechenden Signalspeichern zwischengespeichert werden. Nach dem ausgewählten Abtastsignal befinden sich alle Auswahlleitungen im Zustand LOW. Jedes Abtastsignal vor dem gerade ausgewählten Abtastsignal wird im Signalspeicher zwischengespeichert, während jedes Abtastsignal nach dem ausgewählten Abtastsignal übergangen wird. Folglich wird das ausgewählte Abtastsignal gemäß der folgenden Beschreibung synchron bis zum unteren Ende der Spalte durchgeschoben. Wenn das ausgewählte Abtastsignal beispielsweise S₆ ist, befinden sich alle Auswahlsignale G₀ bis G₁₁ außer dem Auswahlsignal G₆ im logischen Zustand LOW (das entspricht einem an der Position 0 erkannten Übergang), d.h. nur die Leitung G₆ ist aktiv und befindet sich auf logisch HIGH ("Eins"), und der Signalspeicher im Logikblock 45-5 speichert das Abtastsignal S6, wenn sich das entsprechende Taktsignal C₆ auf logisch HIGH befindet. Dann nimmt der Ausgang des Signalspeichers den Wert des ausgewählten Abtastsignals S₆ an. Wenn das Taktsignal C₇ auf logisch HIGH wechselt, speichert der Signalspeicher im Logikblock 45-6 diesen Wert des Abtastsignals S₆. Dieser Prozess wird so lange wiederholt, bis das ausgewählte Abtastsignal im letzten Signalspeicher am unteren Ende der Signalspeicherspalte und dann im Ausgangssignalspeicher 49 ankommt. Diese Abtastsignale vor dem ausgewählten Abtastsignal werden zwar nicht verwendet, jedoch bleiben alle Abtastsignale durch die Zwischenspeicherung der SSDA 26 erhalten, wenn die Auswahl eines Abtastsignals S_i rückgängig gemacht werden muss, um ein Abtastsignal S_i-1 auszuwählen. Der Ausgangssignalspeicher 49 stellt sicher, dass das für den Datenwert repräsentative Abtastsignal während einer ganzen Taktperiode an seinem Ausgang zur Verfügung steht.
Die aus zwei Grundschaltungen 26-1 und 26-2 bestehende SSDA-Schaltung in 9 bearbeitet den Fall, dass die Frequenz des Referenztaktsignals halb so hoch ist wie die Datenrate der ankommenden Daten (d.h. zwei Bits je Taktperiode). Der obere Teil 26-1 der Schaltung dient der Verarbeitung der den Taktphasensignalen C₀ bis C₅ entsprechenden sechs Signale S₀ bis S₅ mit Hilfe der Auswahlsignale G₁ bis G₅ für das erste Bit der ankommenden Daten. Die untere Hälfte 26-2 der Schaltung ist in jeder Beziehung der Schaltung 26-1 identisch. Sie verarbeitet mit Hilfe der Auswahlsignale G7 bis G11 die sechs Signale S6 bis S11 für das zweite Bit. Da es in diesem Fall zwei Ausgangsleitungen data-out zur Weiterleitung der wiederhergestellten Daten gibt, muss die nachfolgende Schaltlogik so eingerichtet sein, dass sie abwechselnd Bits von diesen Leitungen übernehmen kann. Desgleichen gibt es zwei Taktleitungen zum Weiterleiten der wiederhergestellten Taktsignale (deren Phase einander entgegengesetzt ist).
Folglich verarbeitet die SSDA-Schaltung 26 ein Bit mit zwölf Abtastungen, während die SSDA-Schaltungen 26-1 und 26-2 während einer Taktperiode je ein Bit mit sechs Abtastungen verarbeiten. Ein genauerer Blick auf die SSDA-Schaltungen 26, 26-1 und 26-2 zeigt, dass diese sich zwar äußerlich voneinander unterscheiden, aber bis auf die Aufteilung in zwei Abschnitte ziemlich ähnlich aufgebaut sind. Bei der SSDA-Schaltung 26 von 8 besteht der erste Abschnitt aus einer Vielzahl von Logikblöcken 45 und der zweite Abschnitt aus dem Ausgangssignalspeicher 49. Jeder Logikblock 45 umfasst einen Multiplexer 46, ein ODER-Gatter 47 und einen Signalspeicher 48, die in der oben beschriebenen Weise miteinander verbunden sind. Und schließlich übernimmt ein Flip-Flop- oder Master/Slave-Signalspeicherpaar die Aufgabe des Ausgangssignalspeichers, um sicherzustellen, dass das ausgewählte Abtastsignal gemäß einem Hauptmerkmal der vorliegenden Erfindung während einer ganzen Taktperiode an der Ausgangsleitung data-out anliegt. Wenn ein einfacher Signalspeicher verwendet wird, muss das an seinem Takteingang angelegte Taktphasensignal die entgegengesetzte Phase zur Taktphase am Signalspeicher des letzten Logikblocks (z.B. 45-11 im Falle der SSDA 26) haben.
Somit ist die Datenwiederherstellungsschaltung 23-0 in der Lage, eine Phasendifferenz zwischen dem Datenstrom data-in 0 und dem wiederhergestellten Takt und/oder hochfrequente Schwankungen (in einem Frequenzbereich um die Datenrate herum) mit einer großen Amplitude (plus oder minus ein halbes Bit) zu unterstützen. Zur Optimierung der Schwankungsbeständigkeit und zur Verringerung von Phasenfehlern muss die oben erwähnte Taktwiederherstellungsschaltung so ausgelegt sein, dass sie das Taktphasensignal C₀ (so weit wie möglich) an die Übergänge der ankommenden Daten anpasst.
Überlauf-/Unterlauferkennungsschaltung 27
Wenn die Referenztakte des Senders und des Empfängers gegeneinander verschoben oder die Daten durch Schwankungen (Jitter) der Übertragungsrate stark versetzt sind, ist es äußerst wünschenswert, den Datenauswahlbereich zu erweitern. Die oben beschriebene SSDA-Schaltung 26 oder der DR-Block 23 unterstützen nur Schwankungsamplituden bis zu einem Bit, d.h., es können nur Abtastsignale aus einer Periode der ankommenden Daten verarbeitet werden. Weder die TDVM-Schaltung 25 noch die SSDA-Schaltung 26 sind in der Lage, einen Unterlauf oder einen Überlauf zu unterstützen. Im Falle von einem Bit je Periode stellt eine Auswahl von S₀ in Richtung S₁₁ (das vor S₀ liegt) einen Unterlauf und eine Auswahl von S₁₁ in Richtung S₀ (das nach S₁₁ liegt) einen Überlauf dar. Im Falle von zwei Bits je Periode stellt eine Auswahl von S₆ in Richtung S₅ oder von S₀ in Richtung S₁₁ einen Unterlauf und eine Auswahl von S₅ in Richtung S6 oder von S₁₁ in Richtung S₀ einen Überlauf dar. Theoretisch lässt sich die Schwankungsbeständigkeit bis auf 1,6 Bits steigern, indem man einen solchen Überlauf/Unterlauf erkennt und das entsprechende Abtastsignal auswählt.
10 zeigt eine bevorzugte Ausführungsform der Überlauf-/Unterlauferkennungsschaltung (OD) 27 zur Verarbeitung eines Datenbitstroms mit einer Datenrate, die gleich der Taktfrequenz ist. Für zwei Bits der ankommenden Daten je Taktperiode werden zwei identische Schaltungen benötigt. Die OD-Schaltung 27 erkennt, wann die TDVM-Schaltung 25 beim Überschreiten der Mitte den Index (i) des ausgewählten Signals G ändert. Wenn der Index der Flanke die Mitte von unten überschreitet (z.B. von G₆ nach G₅), ist das Überlauf-/Unterlaufbit L gleich einer logischen Eins und zeigt so einen Unterlauf an. Wenn der Index der Flanke die Mitte überschreitet (z.B. von G₅ nach G₆), ist das Überlauf-/Unterlaufbit L gleich einer logischen Null und zeigt so einen Überlauf an. Somit verarbeitet die OD-Schaltung die Auswahlsignale G₅ und G₆, die sich in der Mitte des ausgewählten Signalbereichs (G₀ bis G₁₁) befinden.
In 10 werden die Signale G₅ und G₆ in einen Block 50 mit einem Signalspeicherpaar 51 und 52 und einem Paar über Kreuz geschalteter Zweiwege-UND-Gatter 53 und 54 eingegeben. Die Taktsignale C₈ und C₉ werden in den Takteingang der Signalspeicher 51 bzw. 52 eingegebenen (dafür ist jedes stabilisierte Taktsignal geeignet, das nach den Auswahlsignalen G₅ und G₆ erscheint). Ein Signalspeicher 55, dessen Takteingang durch das Taktphasensignal C₉ angesteuert wird, dient zum Speicherung des Überlauf-/Unterlaufbits L. Der Dateneingang des Signalspeichers 55 wird durch den Ausgang des ODER-Gatters 56 angesteuert. Ein Eingang des ODER-Gatters 56 ist mit dem Ausgang des UND-Gatters 53 und der andere Eingang mit dem Ausgang des UND-Gatters 57 verbunden. Der Ausgang des Signalspeichers 55 ist über eine Schleife mit dem ersten Eingang des UND-Gatters und der andere Eingang mit dem Ausgang des NOR-Gatters 58 verbunden. Letzteres empfängt ein Signal RESET und das vom UND-Gatter 54 erzeugte Signal. Die vom Signalspeicher 55 ausgegebenen Signale werden im Inverter 59 in ihr Komplement umgewandelt und ergeben das oben erwähnte Überlauf-/Unterlaufbit L. Die Aufgabe der OD-Schaltung 27 besteht somit darin, einen Übergang bei der Auswahl zu erkennen. Bei einer Auswahl von G₅ in Richtung G₆ beispielsweise gilt L = 1, was einen Überlauf angezeigt und eine Änderung des Index deshalb von 5 auf 6 bedingt. Im Falle von zwei Bits je Periode sind jedoch zwei OD-Schaltungen 27-1 und 27-2 erforderlich, die dann die Auswahlsignale G₂/G₃ bzw. G₈/G₉ verarbeiten.
11 zeigt die in 8 gezeigte SSDA-Schaltung 26, jetzt mit der Bezugsnummer 26', nachdem diese zur Zusammenarbeit der OD-Schaltung 27 angepasst wurde. In 11 wird in allen Blöcken außer den Blöcken 45-5 und 45-6 das Signal G zusammen mit dem Signal L oder -L (das Komplement von L aus dem Inverter 61) im Gatter 60 einer UND-Operation unterzogen. Tabelle 1 in 12 zeigt, welches Abtastsignal S bei welcher Kombination aus Signal G und Unterlauf-/Überlaufbit L ausgewählt wird. Wichtig ist, dass hierbei außerhalb der aktuellen Taktperiode eintretende Ereignisse berücksichtigt werden können. Während der Periode T + 1 kann nun anstelle des während der Periode T + 1 erzeugten Abtastsignals S₀ das während der Periode T erzeugte Abtastsignal S₀ verwendet werden.
Wenn stattdessen die SSDA-Schaltungen 26-1 und 26-2 verwendet werden (die mit den Schaltungen 27-1 und 27-2 verknüpft werden), gelten die folgenden Tabellen 2 und 3. Tabelle 2

X = ohne Relevanz

Tabelle 3 zeigt die entsprechende Situation für das zweite Bit. In diesem Fall werden anstelle von G₂ und G₃ die Signale G₈ und G₉ verwendet.
Tabelle 3
Auf diese Weise ist der DR-Block 23 in der Lage, Daten innerhalb eines 70 ps breiten Fensters während einer Taktperiode von T = 800 ps zuverlässig voneinander zu unterscheiden, was durch den Einbau einer relativ einfachen OS-Schaltung 24 ermöglicht wird, die einige (im vorliegenden Falle zwölf) Abtastsignale S liefert. Umfangreiche Simulationen haben gezeigt, dass der DR-Block 23 Datenschwankungen (Jitter) mit einer Größe bis zum 1,5-fachen der Taktperiode der ankommenden Daten sehr gut verträgt. Der DR-Block 23 ist gegenüber Phasenfehlern zwischen dem wiederhergestellten Taktsignal und den wiederhergestellten Datensignalen unempfindlich.
Der in der Beschreibung und den Ansprüchen verwendete Begriff "verbunden" (coupled) schließt verschiedene Verbindungsarten ein, entweder direkt oder über eine oder mehrere Zwischenkomponenten.

Claims

Übergangserkennungs-/-prüf- und -speicherschaltung (25) zum Erkennen eines Übergangs in einem ankommenden seriellen binären Datenstrom, der überabgetastet wird, um eine Menge Überabtastsignale zu erzeugen, und ein Steuersignal erzeugt, welches anzeigt, welches Abtastsignal sich am besten zur weiteren Verarbeitung eignet, wobei die Schaltung Folgendes umfasst: einen Dateneingang zum Empfangen einer Menge von Überabtastsignalen S₀ bis S_n- ₁, die aus einem binären Datenstrom erhalten wurde, der mit einer bestimmten Datenrate über eine serielle Hochgeschwindigkeitsübertragungsleitung seriell übertragen und durch die n (n gleich einer natürlichen Zahl gleich oder größer als 5) Phasensignale C₀ bis C_n- ₁ eines Referenztaktsignals überabgetastet wurde, wobei das Referenztaktsignal durch einen Mehrphasentakt-Signalgenerator mit einer vorgegebenen Taktperiode erzeugt wurde; n Übergangserkennungsmittel (30), die mit dem mehrphasigen Taktsignalgenerator und dem Dateneingang verbunden sind; n Prüfmittel (35), die mit dem Mehrphasentakt-Signalgenerator und dem Übergangserkennungsmittel verbunden sind, zum Prüfen der Position der letzten Erkennung als Übergangsposition; und n Speichermittel (39), die mit dem Mehrphasentakt-Signalgenerator und dem Prüfmittel verbunden sind, zum Speichern der Position der letzten Erkennung, um entsprechende Auswahlsignale G₀ bis G_n-1 zu erzeugen, die sich alle bis auf eines in einem ersten logischen Zustand befinden und dadurch anzeigen, welches Abtastsignal am besten beibehalten werden soll; dadurch gekennzeichnet, dass die Erkennung der Übergangsposition auf drei mit den logischen Zuständen der Abtastsignale durchgeführten Vergleichen beruht, sodass, wenn beim Überabtastsignal S_i-1 kein Übergang erkannt wurde und wenn die drei folgenden Beziehungen: Si-2 = Si-1 si-1≠ Si+1 si+1 = Si+2 erfüllt sind, ein Übergang beim Abtastsignal S_i stattgefunden hat und ein weiterer Übergang beim Abtastsignal S_i+1 erkannt wird.
Schaltung nach Anspruch 1, bei welcher das Übergangserkennungsmittel Folgendes umfasst: erste UND-Gattermittel zum Ausführen einer UND-Operation mit den Abtastsignalen S_i-2 und S_i-1 und zweite UND-Gattermittel zum Ausführen einer UND-Operation mit den Abtastsignalen -S_i+1 und -S_i+2, deren Ausgänge mit einem dritten UND-Gattermittel verbunden sind; vierte UND-Gattermittel zum Ausführen einer UND-Operation mit den Abtastsignalen -S_i-2 und -S_i-1 und fünfte UND-Gattermittel zum Ausführen einer UND-Operation mit den Abtastsignalen S_i+1 und S_i+2, deren Ausgänge mit einem sechsten UND-Gattermittel verbunden sind; ODER-Gattermittel zum Empfangen der Ausgangssignale des dritten und des sechsten UND-Gatters; und Pegelsensitive Signalspeichermittel, die durch das Taktphasensignal C_i+2 gesteuert werden, zum Speichern der durch die ODER-Gattermittel erzeugten Daten als Erkennungssignal E_i, welches für die Erkennung des Übergangs an der Position i repräsentativ ist.
Schaltung nach Anspruch 2, bei welcher das Prüfmittel Folgendes umfasst: UND-Gattermittel zum Empfangen der äußersten Auswahlsignale E_i und -E_i+1 an ihren Eingängen; und Signalspeichermittel, die durch das Taktphasensignal C_i+8 gesteuert werden und mit dem Ausgang der UND-Gattermittel verbunden sind, um das Prüfsignal F_i zu erzeugen, welches die Prüfung des zuletzt erkannten Übergangs als gültigen Übergang bestätigt.
Schaltung nach Anspruch 3, bei welcher das Speichermittel Folgendes umfasst: ein Signalspeichermittel mit einem Takteingang und einem Dateneingang, das so konfiguriert ist, dass es das Prüfsignal F_i an seinem Dateneingang empfängt, um ein Auswahlsignal G_j zu erzeugen, wobei der Index j den Index des besten Abtastsignals darstellt; ein UND-Gattermittel, welches die Auswahlsignale G_i+p, G_i+1 und G_i+2 empfängt, um ein Gattersteuersignal K_i zu erzeugen; und ein UND-Gattermittel zum Steuern des Takteingangs des Signalspeichermittels, welches an einem ersten Eingang das Gattersteuersignal -F_i UND K_i-1 UND K_i+3 und am anderen Eingang das Taktphasensignal C_i+2 empfängt.
Schaltung nach Anspruch 4, bei welcher für den Index j gilt, dass j = i + p ist, wobei p = n/2 × b und b die Anzahl der Bits je Taktperiode ist.
Schaltung nach Anspruch 1, bei welcher die Frequenz des mehrphasigen Taktsignals gleich der Datenrate der ankommenden Daten oder gleich einem Bruchteil davon ist.