-
Die
Erfindung bezieht sich auf eine Daten- und Taktrückgewinnungsschaltung mit einem
ersten Eingang zum Empfangen eines ersten Signals mit einer ersten
Frequenz innerhalb eines ersten Frequenzbereichs und mit einer ersten
Phase, wobei die genannte Daten- und Taktrückgewinnungsschaltung einen
Ausgang zum Übertragen
eines ersten Ausgangssignals mit einer zweiten Frequenz und einer zweiten
Phase enthält.
Die Daten- und Taktrückgewinnungsschaltung
umfasst außerdem
einen an den Eingang gekoppelten Phasenregelkreis.
-
Die
Erfindung bezieht sich auch auf eine Anordnung mit einer Vielzahl
von Daten- und Taktrückgewinnungsschaltungen.
-
Derzeitige
Kommunikationsnetzwerke arbeiten bei sehr hohen Frequenzen, wobei
sie verschiedene Übertragungsprotokolle
verwenden. Es besteht eine kontinuierliche Nachfrage nach zunehmender Geschwindigkeit
und Kapazität
der Übertragungsleitungen
wie z.B. Radiokanäle
oder optische Netzwerke. Gleichzeitig muss der Signalempfang ungeachtet des
verwendeten Übertragungsmediums
und Datenprotokolls zuverlässig
sein. Um bei dem Empfang ein „sauberes" Signal zu erhalten,
muss der Empfänger mindestens
eine Schaltung zur Eingangssignalregeneration und zum Phasenabgleich,
oder wie es bekannt ist, Datenrückgewinnung
bereitstellen. Mit der Zunahme von Übertragungsfrequenzen ist es
erstrebenswert, dass der Empfänger
auch eine zeitlich korrigierende Eigenschaft hat. Die zeitlich korrigierende Wirkungsweise,
auch als Taktrückgewinnung
bekannt, realisiert die Erzeugung einer lokalen Taktfrequenz, um
mit den eingehenden Daten zu synchronisieren und gleichzeitig einen
Phasenabgleich zwischen dem lokalen Takt und den eingehenden Daten. Außerdem umfassen
komplex vermaschte Kommunikationsnetzwerke eine Vielzahl von Schaltern
zum Umleiten der übertragenen
Signale durch verschiedene Netzwerke. Es ist wünschenswert, dass die Schalter
mindestens das zeitliche Korrigieren der übertragenen Signale zum Umleiten
zuverlässiger Signale
bereitstellen. Es sei bemerkt, dass, wenn Signale sehr hoher Frequenzen
beteiligt sind, z.B. mehrere zehn Gigahertz (GHz), wegen der parasitären Komponenten,
die mit Hochfrequenzübertragungsleitungen
einhergehen, z.B.
-
Induktivitäten, Kapazitäten und
Widerstände, die
Signalregeneration und die Signalsynchronisierung mit dem Takt notwendig
sind.
-
Normalerweise
wird Phasenabgleich wie in US-A-5.608.357 durch Verwenden eines
Phasenregelkreises (PLL) realisiert. Das in dem oben erwähnten Patent
beschriebene zeitlich korrigierende System umfasst einen Phasenregelkreis
(PLL), wobei der genannte PLL einen Phasendetektor umfasst, der
an ein Tiefpassfilter gekoppelt ist, wobei das genannte Tiefpassfilter
weiter and einen spannungsgesteuerten Master-Oszillator (MVCO) gekoppelt
ist, und der MVCO an den Phasendetektor gekoppelt ist. Das System
verwendet einen lokalen, an den PLL gekoppelten Takt, ein an einem
Ausgang des Tiefpassfilters erhaltenes Signal, das verwendet wird,
ein Paar von Slave-VCOs zu steuern. Die eingehenden Daten werden
an ein Paar von Slave-VCOs eingegeben, wobei das Slave-VCO eine
rückgewonnene Taktfrequenz
erzeugt, die weiter verwendet wird, Eingangsdaten mit der rückgewonnenen
Taktfequenz zeitlich zu korrigieren. Wie zuvor bemerkt, könnte das Eingangssignal
wegen der parasitären
Elemente an der Übertragungsleitung
Phasenabweichungen haben und außerdem
hängt es
von Temperatur, Feuchtigkeit ab. Wenn ein fester Systemtakt verwendet wird,
sogar wenn der PLL verwendet wird, ist die Rückgewinnungsinformation nicht
so zuverlässig
und das System ist nicht flexibel, um sich an die oben erwähnten Einflüsse anzupassen.
-
US-A-5.446.416
offenbart ein Zeiterfassungssystem mit doppelt unabhängiger Frequenz und
Phasenregelkreisen, wobei jeder einen zugeordneten spannungsgesteuerten
Oszillator (VCO) enthält.
Der Frequenzregelkreis (FLL) gibt ein Frequenz-Biassignal aus, das
für grobe
Frequenzeinrastung verwendet wird, nur wenn die Differenzfrequenz zwischen
dem Eingangssignal und dem FLL-VCO außerhalb eines vorher festgelegten
Frequenzbereichs –ΔωL bis +ΔωL liegt. Das Frequenz-Biassignal ist deutlich
gleich null, wenn die Differenzfrequenz zwischen dem Eingangssignal
und dem FLL-VCO innerhalb des Frequenzbereichs –ΔωL bis
+ΔωL liegt. Also arbeitet die in D1 offenbarte
Schaltung in dieser Situation mit einer Schleife, d.h. dem Phasenregelkreis
(PLL) und folgt nicht kontinuierlich den Frequenzvariationen des
Eingangssignals wie den Variationen, die durch umgebungsbestimmten
Parameter wie Temperatur, Feuchtigkeit, Verzögerungen aufgrund der parasitären Elemente
der zur Datenübertragung
verwendeten Übertragungsleitung
erzeugt werden können.
Der PLL stellt ein zur Feinabstimmungs-Einrastung verwendetes Phasen-Biassignal bereit,
wenn die Differenzfrequenz zwischen dem Eingangssignal und dem PLL- VCO innerhalb des Frequenzbereichs –ΔωL bis +ΔωL liegt. Deshalb gibt es während des
endgültigen
Phasenabstimmungs-Einrastens keine Interaktion zwischen den Kreisen.
Es wird beobachtet, dass ein wesentliches Merkmal davon ein Addierer 142 ist,
wobei der genannte Addierer das Frequenz-Biassignal und das Phasen-Biassignal
kombiniert und ein Steuersignal für den in dem PLL enthaltenen
VCO erzeugt. Also wird der in dem PLL enthaltene VCO sowohl von
den PLL- wie auch von dem FLL-Biassignal gesteuert. Außerdem arbeitet
die Schaltung für
kleine Anpassungen, d.h. wenn das Eingangssignal innerhalb Frequenzbereichs –ΔωL bis +ΔωL liegt, mit einem Kreis, d.h. dem PLL.
-
Es
ist eine Aufgabe der vorliegenden Erfindung, eine Daten- und Taktrückgewinnungsschaltung zu
schaffen, die zur Verwendung in Hochfrequenzkommunikationssystemen
geeignet ist. Es ist eine weitere Aufgabe der Erfindung, eine Daten-
und Taktrückgewinnungsschaltung
zu schaffen, die sich an die Veränderungen
durch umgebungsbestimmte Parameter wie Temperatur, Feuchtigkeit,
Verzögerungen
aufgrund der parasitären
Elemente der zur Datenübertragung
verwendeten Übertragungsleitung anpasst.
-
Die
Erfindung wird durch die unabhängigen Ansprüche beschrieben.
Abhängige
Ansprüche
beschreiben vorteilhafte Ausführungsformen.
-
Weil
sowohl der FLL wie auch der PLL durch das erste Eingangssignal gesteuert
werden, passen sie die zweite Frequenz und die zweite Phase an jegliche
Veränderung
des ersten Signals aufgrund eines umgebungsbestimmten Parameters
wie Temperatur, Feuchtigkeit, Verzögerungen aufgrund der parasitären Elemente
der zur Datenübertragung
verwendeten Übertragungsleitung
an.
-
In
einer Ausführungsform
der Erfindung umfasst der FLL einen Frequenzdetektor, der das erste Eingangssignal
und ein zweites Eingangssignal mit einer dritten Frequenz empfängt, wobei
der Frequenzdetektor ein zweites Ausgangssignals erzeugt, das auf
die Frequenzdifferenz zwischen der ersten Frequenz und der dritten
Frequenz schließen
lässt. Der
FLL umfasst weiter einen Master-gesteuerten Oszillator mit einem
ersten Steuereingang und einem zweiten Steuereingang und erzeugt
das zweite Eingangssignal, gesteuert von einem dritten Eingangssignal,
das an den zweiten Steueranschluss angelegt wird. Der FLL umfasst
weiter ein erstes, an den FD gekoppeltes Anpassungsmittel zum Erzeugen
eines ersten Anpassungssignals, das auf die Frequenzdifferenz zwischen
der ersten Frequenz und der dritten Frequenz schließen lässt, wobei
das erste Anpassungssignal geeignet für einen Eingang eines ersten Tiefpassfilters
ist. Ein erstes Tiefpassfilter ist an das Anpas sungsmittel gekoppelt
und erzeugt das dritte Eingangssignal, wobei das genannte dritte
Eingangssignal auf die Frequenzdifferenz zwischen der ersten Frequenz
und der dritten Frequenz schließen
lässt. Ein
zweites Tiefpassfilter ist an das erste Tiefpassfilter gekoppelt,
um das dritte Eingangssignal weiter anzupassen und das erste Steuersignal
zu übertragen.
-
Der
Master-gesteuerte Oszillator hat zwei Steuereingänge zum Empfangen von Steuersignalen,
die Spannungen, Ströme,
Ladungen, optische Signale sein können. Das an dem ersten Steuereingang
empfangene Steuersignal steuert die Feinabstimmung des Oszillators,
während
das an dem zweiten Steuereingang empfangene Signal die Grobabstimmung
des Oszillators steuert. Der Oszillator erzeugt das dritte Eingangssignals,
das in den Frequenzdetektor eingegeben wird, wobei der genannte Frequenzdetektor
außerdem
das erste Eingangssignal empfängt
und das zweite Ausgangssignal erzeugt, das eine Spannung, ein Strom,
eine Ladung, ein optisches Signal sein kann. Das erste Anpassungsmittel
passt das zweite Ausgangssignal an den Eingang des ersten Tiefpassfilters
an. Das erste Tiefpassfilter löscht
Hochfrequenzoberwellen aus dem zweiten Ausgangssignal aus und erzeugt
das dritte Eingangssignal, das ein Gleichspannungssignal ist. Das
dritte Eingangssignal wird außerdem
für die Steuerung
der Grobregelung des Master-gesteuerten Oszillators in den zweiten
Steuereingang eingegeben und das Signal wird außerdem in das zweite Tiefpassfilter
eingegeben. Das zweite Tiefpassfilter filtert weiter das dritte
Eingangssignal und modifiziert dessen Amplitude, um das erste Steuersignal
zu erzeugen, wobei das genannte erste Steuersignal ein Gleichspannungssignal
ist.
-
In
einer Ausführungsform
der Erfindung umfasst der Phasenregelkreis (PLL) einen Phasendetektor,
der das erste Eingangssignal und ein erstes Ausgangssignal empfängt, wobei
der Phasendetektor ein viertes Ausgangssignal erzeugt, das auf eine Phasendifferenz
zwischen der ersten Phase und der zweiten Phase schließen lässt. Der
PLL umfasst außerdem
einen Slave-gesteuerten Oszillator mit einem dritten Steuereingang
und einem vierten Steuereingang, der das erste Ausgangssignal erzeugt,
gesteuert von dem an den dritten Eingang angelegten ersten Steuersignal
und einem an den vierten Steuereingang angelegten vierten Eingangssignal.
Der PLL umfasst ein an den Phasendetektor gekoppeltes zweites Anpassungsmittel
zum Erzeugen eines zweiten Anpassungssignals, das auf die Phasendifferenz zwischen
der ersten Phase und der zweiten Phase schließen lässt, wobei das zweite Anpassungssignal geeignet
für einen
Eingang eines dritten Tiefpassfilters ist. Das dritte Tiefpassfilter
ist an den Phasendetektor gekoppelt und erzeugt das vierte Ein gangssignal,
wobei das genannte vierte Eingangssignal auf die Phasendifferenz
zwischen der ersten Phase und der zweiten Phase schließen lässt.
-
Der
Phasenregelkreis (PLL) umfasst den Slave-gesteuerten Oszillator,
der im Wesentlichen identisch mit dem Master-gesteuerten Oszillator
sein könnte.
Der Slavegesteuerte Oszillator hat den dritten Eingang zum Steuern
seiner Grobabstimmung und den vierten Steuereingang zum Steuern
seiner Feinabstimmung. Das erste Steuersignal wird zum Steuern der
Grobabstimmung des Slave-gesteuerten Oszillators in den dritten
Steuereingang eingegeben. Das von dem dritten Tiefpassfilter erzeugte
vierte Eingangssignal wird für
die Feinabstimmung des Slave-gesteuerten Oszillators in den vierten
Steuereingang eingegeben. Das von dem Slave-gesteuerten Oszillator
erzeugte erste Ausgangssignal hat im Wesentlichen dieselbe Frequenz
wie die von dem Master-gesteuerten Oszillator erzeugte zweite Eingangsspannung,
und ist außerdem
im Wesentlichen gleich der ersten Frequenz. Das von dem Phasendetektor erzeugte
vierte Ausgangssignal könnte
eine Spannung, ein Strom, eine Ladung, ein optisches Signal sein
und wird in das zweite Anpassungsmittel eingegeben, welches das
vierte Eingangssignal an den Eingang des dritten Tiefpassfilters
anpasst. Das dritte Tiefpassfilter löscht hochfrequente Komponenten aus
dem vierten Ausgangssignal und erzeugt das vierte Eingangssignal,
das ein erhebliches Gleichspannungssignal ist.
-
In
einer Ausführungsform
der Erfindung ist die Daten- und Taktrückgewinnungsschaltung in einer
Agilen Daten- und Taktrückgewinnungsschaltung enthalten.
Die Daten- und Taktrückgewinnungsschaltung
ist an ein Frequenzanpassungsmittel gekoppelt. Das Frequenzanpassungsmittel
empfängt
ein Eingangssignal (In_S) innerhalb eines zweiten Frequenzbereichs
und übertragt
das erste Signal innerhalb des ersten Frequenzbereichs, gesteuert
von einem an einem fünften
Steuereingang gelieferten zweiten Steuersignal. Der Satz aller möglichen
Eingangssignale ist entsprechend der Datenübertragungsprotokolle groß genug
und es ist nicht zuverlässig,
wenn nicht unmöglich,
den Master-gesteuerten Oszillator und den Slave-gesteuerten Oszillator
so zu bauen, dass sie einen so großen Oszillationsbereich haben.
Gleichzeitig ist es wünschenswert,
dass die Daten- und Taktrückgewinnungsschaltung
sich an im Wesentlichen alle Eingangssignale mit Frequenzen in verschiedenen
Frequenzbereichen anpasst. Deshalb wird die Daten- und Taktrückgewinnungsschaltung
an das Frequenzanpassungsmittel angekoppelt. Das Frequenzanpassungsmittel
wandelt, gesteuert von dem fünften
Steuersignal, das Eingangssignal mit dem zweiten Frequenzbereich
in das erste Signal mit dem ersten Frequenzbereich um. Das Frequenzanpas sungsmittel
könnte
ein Prescaler, ein Frequenzteiler, ein Frequenzmultiplizierer, eine
an ein Bandpassfilter gekoppelte Frequenzmischerschaltung sein.
Das zweite Steuersignal könnte
ein Vektor digitaler Signale sein, die Schalter, durch einen zusätzlichen
Oszillator erzeugte oszillierende Frequenzen steuern.
-
Es
ist eine weitere Aufgabe der Erfindung, eine Anordnung zu schaffen,
die eine Vielzahl solcher Schaltungen umfasst, die an eine Schaltmatrix gekoppelt
sind, um zuverlässige
Signale bereitzustellen, die in einem vermaschten Kommunikationssystem
umgeleitet werden.
-
In
einer Ausführungsform
der Erfindung umfasst eine Anordnung ein Eingangsprotokoll-Anpassungsmittel
zum Empfangen eines Eingangvektors von Signalen und zum Übertragen
eines ersten angepassten Vektors von Signalen an eine Schaltmatrix. Die
Schaltmatrix leitet die Elemente des ersten angepassten Vektors
von Signalen selektiv an einen Eingang eines Ausgangsprotokoll-Anpassungsmittels. Das
Ausgangsprotokoll-Anpassungsmittel
erzeugt einen Ausgangsvektor von Signalen, der Phasen-abgeglichen
zu dem Eingangvektor von Signalen ist. Das Eingangsprotokoll-Anpassungsmittel
umfasst eine erste Vielzahl von Eingangszellen, wobei mindestens
eine Zelle der ersten Vielzahl von Eingangszellen entweder eine
Daten- und Taktrückgewinnungsschaltung
gemäß Anspruch
1 oder eine Agilen Daten- und Taktrückgewinnungsschaltung gemäß Anspruch
7 umfasst. Schaltmatrizen werden verwendet, um auf eine steuerbare
Art Eingangssignale von einem Eingang zu einem Ausgang umzuleiten.
Wenn gleichzeitig Signale mit unterschiedlichen Frequenzbereichen
an verschiedenen Eingängen
der Schaltmatrix vorhanden sind, müssen die jeweiligen Eingänge eine
Agile Daten- und Taktrückgewinnungsschaltung
bereitstellen, um sie an die entsprechenden Frequenzbereiche anzupassen
und sowohl den Takt als auch die Daten zurückzugewinnen. Sowohl die zurückgewonnenen
Daten als auch der zurückgewonnene
Takt werden durch die Schaltmatrix übertragen. Wegen möglicher
parasitärer
Phasenverschiebungen, die durch Signalpfade durch die Matrix bestimmt
werden, muss ein Phasenabgleicher an jedem Ausgang bereitgestellt
werden, um dieselbe Phasenbeziehung zwischen den Daten und dem Takt des
Signals aufrechtzuerhalten.
-
Wenn
an einem Eingang der Schaltmatrix Signale mit denselben Übertragungsgeschwindigkeiten vorgelegt
werden, ist nur ein Daten- und Taktrückgewinnungssignal an einem
der Eingänge
notwendig. An allen verbleibenden Eingängen werden nur Phasenanpasser
zum Wiederherstellen der Phasenrelation zwischen den Daten und dem
Takt bereitgestellt. Der zurückgewonnene
Takt wird zusammen mit den zurückgewonnenen
Da ten durch die Matrix übertragen
und, wie in der oben erwähnten
Situation, muss an jedem Ausgang ein Phasenabgleicher bereitgestellt
werden.
-
In
einer Paketvermittlungssituation ist es zuverlässig, nur eine Daten- und Taktrückgewinnungsschaltung
an irgendeinem Eingang aufrecht zu erhalten. Das Eingangssignal
durchläuft
eine Phasenabgleichschaltung, die Verzögerungen des Signals abhängig von
einer Phasenrelation zwischen dem zurückgewonnenen Takt und dem Eingangssignal
steuert. An irgendeinem Ausgang wird das von irgendeinem Eingang übertragene
Signal wieder durch einen Phasenabgleicher geleitet, um die Phasenrelation zwischen
dem zurückgewonnenen
Takt und den zurückgewonnenen
Daten aufrecht zu erhalten.
-
Diese
und andere Aspekte der Erfindung sind in der Zeichnung dargestellt
und werden im Folgenden näher
beschrieben. Es zeigen:
-
1 ein Blockschaltbild einer erfindungsgemäßen Daten-
und Taktrückgewinnungsschaltung;
-
2 eine detaillierte Darstellung des Frequenzregelkreises
und des Phasenregelkreises gemäß einer
Ausführungsform
der Erfindung;
-
3 ein Blockschaltbild einer Agilen Daten- und
Taktrückgewinnungsschaltung
gemäß einer
Ausführungsform
der Erfindung:
-
4 eine Kommunikationsanordnung gemäß einer
Ausführungsform
der Erfindung:
-
5 eine Eingangszelle und eine Ausgangszelle
für die
Kommunikationsanordnung gemäß einer
Ausführungsform
der Erfindung, wenn unterschiedliche Übertragungsgeschwindigkeiten
an den Eingängen
angelegt werden:
-
6 Eingangszellen der Kommunikationsanordnung
gemäß einer
Ausführungsform
der Erfindung, wenn Daten mit derselben Übertragungsgeschwindigkeit
an den Eingängen
angelegt werden; und
-
7 eine Eingangszelle und eine Ausgangszelle
für eine
Kommunikationsanordnung gemäß einer
Ausführungsform
der Erfindung, wenn Paketdaten an den Eingängen angelegt werden.
-
1 zeigt ein Blockschaltbild einer erfindungsgemäßen Daten-
und Taktrückgewinnungs- (DCR)
Schaltung 1. Die DCR 1 umfasst einen Eingang zum
Empfangen eines ersten Signals DATA mit einer ersten Frequenz innerhalb
eines ersten Fre quenzbereichs und mit einer ersten Phase. Die genannte
DCR-Schaltung 1 umfasst einen Ausgang zum Übertragen
eines ersten Ausgangssignals OUT mit einer zweiten Frequenz und
einer zweiten Phase. Die DCR 1 umfasst außerdem einen
an den Eingang gekoppelten Phasenregelkreis (PLL) 3. Die
DCR 1 umfasst außerdem
einen an den Eingang gekoppelten Frequenzregelkreis (FLL) 2,
um ein erstes Steuersignal C_S, das auf die erste Frequenz, d.h.
auf die Frequenz von DATA, schließen lässt, an den PLL 3 zu übertragen.
Der PLL 3 ist konzipiert, um, gesteuert von dem ersten
Steuersignal C_S, das Ausgangssignal OUT zu senden, wobei das Ausgangssignal
OUT die, im Wesentlichen der ersten Frequenz gleichende, zweite
Frequenz und die, im Wesentlichen der ersten Phase gleichende, zweite
Phase hat. Wenn beispielsweise DATA ein „Non Return to Zero" (NRZ)-Eingangssignal
ist, dann gewinnt der FLL 2 die Information über die
Frequenz zurück
und erzeugt das erste Steuersignal C_S, das auf die Frequenz schließen lässt. Das
Steuersignal C_S wird dann von dem PLL 3 verwendet, um
die Phasenverschiebungen zwischen DATA und der Frequenz zu minimieren,
wobei das Ausgangssignal OUT die im Wesentlichen zu der Frequenz
von DATA gleiche Frequenz und eine minimale Phasenverschiebung hat.
-
In
einer bevorzugten Ausführungsform
umfasst der FLL 2 einen Frequenzdetektor 21, der
an den Eingang und außerdem
an einen Master-gesteuerten Oszillator (MCO) 22 gekoppelt
ist, wie es in 2 gezeigt wird. Der
MCO 22 umfasst einen ersten Steuereingang C1 und einen
zweiten Steuereingang C2. Ein an dem ersten Steuereingang empfangenes
Signal steuert die Feinabstimmung des MCO 22. Ein drittes,
an dem zweiten Steuereingang C2 empfangenes Steuersignal V2 steuert
eine Grobabstimmung des MCO 22. Die an die Steuereingänge C1 und
C2 angelegten Steuersignale können
Spannungen, Ströme,
Ladungen, optische Signale sein. In einer bevorzugten Ausführungsform
ist der MCO ein spannungsgesteuerter Oszillator. Der MCO 22 stellt an
seinem Ausgang ein zweites Eingangssignal V1 bereit, das im Grunde
ein periodisches Signal mit einer Frequenz ist, die durch die an
den Steuereingängen
C1 und C2 empfangenen Steuersignale gesteuert wird. Das Signal V1
wird in dem Frequenzdetektor 21 mit dem Eingangssignal
DATA kombiniert. Der Frequenzdetektor erzeugt ein Signal, das repräsentativ
für eine
Frequenzdifferenz zwischen der Frequenz des DATA-Signals und der
Frequenz des zweiten Eingangssignals V1 ist. Das von dem Frequenzdetektor 21 erzeugte
Signal wird in ein erstes Anpassungsmittel 25 eingegeben,
welches das Signal an einen Eingang eines ersten Tiefpassfilters
(LPF) 23 anpasst. Wenn beispielsweise der Eingang des ersten
LPF 23 passend für
Ströme
und das Ausgangssignal des Frequenzdetektors 21 eine Spannung
ist, könnte das
erste Anpassungsmittel 25 eine Ladungspumpe sein. Das erste
Tiefpassfilter 23 erzeugt das dritte Eingangssignal V2,
wobei das genannte dritte Eingangssignal V2 auf die Frequenzdifferenz
zwischen der ersten Frequenz und der dritten Frequenz schließen lässt. Der
erste LPF 23 löscht
Hochfrequenzkomponenten aus dem von dem ersten Anpassungsmittel 25 empfangenen
Signal und erzeugt das dritte Eingangssignal, das im Grunde ein
Gleichspannungssignal ist, d.h. ein variables Signal mit einer konstanten
Komponente. Ein zweites Tiefpassfilter (LPF) 24 ist an
das erste LPF 23 gekoppelt. Das zweite LPF 24 löscht außerdem Hochfrequenzkomponenten
des dritten Steuersignals V2 und überträgt das erste Steuersignal C_S,
das im Grunde ein Gleichspannungssignal ist. Das LPF 24 passt
das erste Steuersignal C_S so an, dass ein Slave-gesteuerter Oszillator 32,
der in dem Phasenregelkreis 32 enthalten ist, ein periodisches
Signal mit einer, im Wesentlichen mit der ersten Frequenz gleichen, zweiten
Frequenz erzeugt.
-
Der
Phasenregelkreis (PLL) 32 umfasst einen Phasendetektor 31,
der das erste Eingangssignal DATA empfängt, um ein viertes Ausgangssignal OUT
zu erzeugen. Das vierte Ausgangssignal lässt auf eine Phasendifferenz
zwischen der ersten Phase, d.h. der Phase von DATA und der zweiten
Phase, d.h. der Phase von OUT schließen. Der PLL 32 umfasst außerdem einen
Slave-gesteuerten Oszillator (SCO) 32. Der SCO 32 hat
einen dritten Steuereingang C3 und einen vierten Steuereingang C4.
Das erste Steuersignal C_S wird in den dritten Steuereingang C3 eingeführt, um
eine Grobabstimmung des SCO 32 zu steuern. Ein viertes
Eingangssignal V3, das in den vierten Steuereingang eingegeben wird,
steuert eine Feinabstimmung des SCO 32. In einer bevorzugten Ausführungsform
sind das erste Steuersignal C_S und das vierte Steuersignal V3 Spannungen
und der SCO 32 ist ein spannungsgesteuerter Oszillator,
aber genannte Steuersignale könnten
Ströme,
Ladungen, optische Signale sein. Das von dem Phasendetektor 31 erzeugte
vierte Ausgangssignal wird in ein zweites Anpassungsmittel 34 eingegeben.
Das zweite Anpassungsmittel 34 überträgt ein zweites Anpassungssignal
zu einem dritten Tiefpassfilter (LPF) 33. Das zweite Anpassungsmittel 34 passt
das von dem Phasendetektor 31 erzeugte vierte Ausgangssignal an
einen Eingang des dritten LPF-Filters 33 an. Wenn beispielsweise
der Eingang des dritten LPF 33 für Ströme geeignet ist und das Ausgangssignal
des Phasendetektors 31 eine Spannung ist, dann könnte das
zweite Anpassungsmittel 34 eine Ladungspumpe sein. Das
dritte LPF 33 eliminiert Hochfrequenzkomponenten des zweiten
Anpassungssignals und erzeugt das viere Eingangssignal V3.
-
Das
erste Steuersignal C_S und das vierte Eingangssignal V3 bestimmen
eine Schwingungsfrequenz des SCO so, dass sie im Wesentlichen gleich der
ersten Frequenz, d.h. der Frequenz von DATA ist. Die genannten Signale
bestimmen außerdem
die zweite Phase, d.h. die Phase des Signals OUT so, dass sie im
Wesentlichen gleich der ersten Phase, d.h. der Phase von DATA ist.
-
Es
sei hier darauf hingewiesen, dass es wünschenswert ist, dass der MCO 22 und
der SCO 31 für die
Rückgewinnung
eines breiten Spektrums von Frequenzen innerhalb eines so groß wie möglichen Frequenzbereich
abstimmbar sind. In einer bevorzugten Ausführungsform der Erfindung ist
dieses Merkmal in einer Agilen Daten- und Taktrückgewinnungsschaltung (ADCR) 5 wie
in 3 gezeigt realisiert. Genannte
ADCR-Schaltung 5 umfasst die an ein Frequenzanpassungsmittel
(FAM) 51 gekoppelte DCR-Schaltung 1. Das Frequenzanpassungsmittel 51 wandelt,
gesteuert von dem fünften
Steuersignal CFR, ein Eingangssignal InS mit einem zweiten Frequenzbereich
in das erste Signal DATA mit dem ersten Frequenzbereich um. Das
Frequenzanpassungsmittel 51 könnte ein Prescaler, ein Frequenzteiler,
ein Frequenzmultiplizierer, eine Frequenzmischschaltung sein, gekoppelt
an ein an sich in der technischen Literatur bekanntes Bandpassfilter.
Das zweite Steuersignal CFR könnte
ein Vektor digitaler Signale sein, die Schalter, von einem zusätzlichen
Oszillator erzeugte Schwingungsfrequenzen steuert. Das erste Ausgangssignal
OUT hat eine Frequenz, die proportional zu der Frequenz des Eingangssignals
In_S ist, und die zweite Phase, die proportional zu einer Phase
des Eingangssignal In_S ist.
-
Wenn
Datenkommunikationsnetzwerke betrachtet werden, werden unterschiedliche
Signale durch Verwenden von z.B. Schaltmatrizen umgeleitet. Schaltmatrizen
haben n Eingangsanschlüsse
und m Ausgangsanschlüsse.
Ein an irgendeinem Eingangsanschluss empfangenes Signal wird zu
mindestens einem der Ausgangsanschlüsse umgeleitet. Wenn Signale
mit relativ hoher Frequenz, d.h. Gigahertz (GHz) beteiligt sind,
treten parasitäre
Phasenverschiebungen und Frequenzabweichungen zwischen dem Eingangssignal
in die Schaltmatrix und dem Ausgangssignal auf. Deshalb ist es wünschenswert,
die parasitären
Phasenverschiebungen und Frequenzabweichungen zu minimieren und
gleichzeitig verschiedene, gemäß verschiedener Übertragungsprotokolle
wie z.B. UMTS, CDMA übertragene Eingangssignale
anzupassen.
-
4 zeigt eine Kommunikationsanordnung 100 gemäß einer
Ausführungsform
der Erfindung. Die Anordnung 100 umfasst ein Eingangsprotokoll-Anpassungsmittel 110 zum
Empfangen eines Eingangsvektors von Signalen IN_V und Übertragen eines
ers ten angepassten Vektors von Signalen zu einer Schaltmatrix 120.
Die Schaltmatrix leitet die Elemente des ersten angepassten Vektors
von Signalen selektiv an einen Eingang eines Ausgangsprotokoll-Anpassungsmittels 130.
Das Ausgangsprotokoll-Anpassungsmittel 130 erzeugt einen
Ausgangsvektor von Signalen, der Phasen-abgeglichen zu dem Eingangsvektor
von Signalen ist, d.h. eine Phasenverschiebung zwischen dem genannten
Ausgangsvektor von Signalen und dem Eingangsvektor von Signalen
ist im Wesentlichen null. Das Eingangsprotokoll-Anpassungsmittel
umfasst eine erste Vielzahl von Eingangszellen, mindestens eine
Zelle der ersten Vielzahl von Eingangszellen mit entweder einer
Daten- und Taktrückgewinnungsschaltung 1 oder einer
Agilen Daten- und Taktrückgewinnungsschaltung 5.
Wenn gleichzeitig Signale mit unterschiedlichen Frequenzbereichen
an verschiedenen Eingängen
der Schaltmatrix 120 vorhanden sind, müssen die jeweiligen Eingänge eine
Agile Daten- und Taktrückgewinnungsschaltung
(ADRC) 5 bereitstellen, um sie an die entsprechenden Frequenzbereiche
anzupassen. Die ADCR-Schaltung 5 gewinnt sowohl den Takt
als auch die Daten zurück,
wie in 5 gezeigt ist. In 5a wird eine Zelle mit z.B. einem Index
i des Eingangsprotokoll-Anpassungsmittels 110 präsentiert.
In 5b wird eine Ausgangszelle mit z.B.
einem Index j des Ausgangsprotokoll-Anpassungsmittels präsentiert.
Die Zelle i umfasst einen Puffer 8, der an einen ADCR 5 gekoppelt
ist und außerdem
an ein D-Fliflop 6 gekoppelt ist. An einen Eingangsanschluss
des Puffers 8 wird ein Element des Eingangsvektors IN_V[i]
angelegt. Der Puffer passt das Element IN_V[i] an einen Eingang
der ADCR-Schaltung 5 an. An einem Ausgang des ADCR 5 wird
ein Signal Si2 erhalten, das im Wesentlichen in Phase ist und die
eine im Wesentlichen gleiche Frequenz wie die Frequenz des Elements
IN_V[i] hat. Das Signal Si2 wird als ein Taktsignal für das D-Flipflop 6 verwendet.
An einem Ausgang Q des D-Flipflops 6 wird ein Signal Si1
erhalten, das durch die Schaltmatrix 120 übertragen
werden muss. Da gleichzeitig Signale verschiedener Protokolle an
verschiedenen Eingängen
der Schaltmatrix 120 vorhanden sein können, sollten sowohl die zurückgewonnenen
Daten Si1 als auch der zurückgewonnene
Takt übertragen
werden. Die Signale Si1 und Si2 müssen auf ähnlichen Wegen geleitet werden,
d.h. auf Wegen mit der gleichen Länge, um den Versatz, d.h. den Unterschied
in der Ausbreitungszeit durch die Schaltmatrix 120 zwischen
den Signalen Si1 und Si2 zu minimieren, und vorzugsweise auf parallelen
Wegen. Es ist immer noch möglich,
besonders wenn Signale relativ hoher Frequenz, d.h. einige GHz,
beteiligt sind, dass kleine Phasenverschiebungen zwischen Si1 und
Si2 auftreten. Deshalb ist eine Zelle des Ausgangsprotokoll-Anpassungsmittels
wie in 5b. Die genannte Zelle des
Ausgangsprotokoll- Anpassungsmittels 130 umfasst
einen Phasenabgleicher 7, der durch das Signal Si2 gesteuert
wird. Der Phasenabgleicher 7 empfängt das Signal Si2 und erzeugt
ein Taktsignal für
ein D-Flipflop 6. Das D-Flipflop 6 empfängt das
Signal Si1 und erzeugt ein Signal an einem Ausgang Q0,
ein Signal, das im Wesentlichen in Phase mit dem Signal Si2 ist.
Das D-Flipflop 6 ist
außerdem
an einen Ausgangspuffer 9 gekoppelt, wobei der genannte
Puffer eine Komponente des Ausgangsvektors OUT_V[j] überträgt. Wenn
die Komponenten des Eingangsvektors von Signalen dieselben Übertragungsgeschwindigkeiten
haben, ist es nicht notwendig, DCR 1 – Schaltungen an jeder der
Eingangszellen des Eingangsprotnkoll-Anpassungsmittels 110 zu haben.
Diese Situation ist in 6 gezeigt.
In 6 hat eine Eingangszelle des Eingangsprotokoll-Anpassungsmittels 110,
z.B. k, dieselbe Konfiguration wie in 5a und
erzeugt die Signale Sk1 und Sk2, die ähnlich den Signalen Si1 beziehungsweise Si2
sind. Alle anderen verbleibenden Zellen des Eingangsprotokoll-Anpassungsmittels 110 haben
nicht dieselbe Konfiguration wie die in 5b präsentierte. Außerdem hat
jede der Ausgangszellen des Ausgangsprotokoll-Anpassungsmittels 130 dieselbe Konfiguration
wie in 5b.
-
In
einer Paketvermittlungssituation ist es zuverlässig, eine Daten- und Taktrückgewinnungsschaltung 1 an
einer zufällig
ausgewählten
Zelle des Eingangsprotokoll-Anpassungsmittels
11 0 aufrecht zu erhalten, wie in 6 gezeigt
ist, und alle verbleibenden Zellen des Eingangsprotokoll-Anpassungsmittels 110 können so
sein, wie in 7a gezeigt ist. Das Eingangssignal
durchläuft
eine Phasenabgleichschaltung, die das Eingangssignal IN_V[i] abhängig von
einer Phasenrelation zwischen dem zurückgewonnenen Takt Sk2 und dem
Eingangssignal IN_V[i] verzögert
oder beschleunigt. An einer Ausgangszelle des Ausgangsprotokoll-Anpassungsmittels 130 wird das
von einem Eingang übertragene
Signal wieder durch einen Phasenabgleicher 7 geleitet,
um die Phasenrelation zwischen dem zurückgewonnenen Takt Sk2 und den
zurückgewonnenen
Daten Si1 aufrecht zu erhalten, wie in 7b gezeigt
wird.
-
Es
sei bemerkt, dass der Rahmen der Erfindung nicht auf die hierin
beschriebenen Ausführungsformen
beschränkt
ist. Bezugszeichen in den Ansprüchen
beschränken
deren Schutzumfang nicht.