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Die
Erfindung bezieht sich auf eine Vorrichtung zum Prüfen einer
phasenverriegelten Schleife (PLL = phase-locked loop) und ein Verfahren
dafür.
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Die
PLL ist bei komplexen synchronen Hochfrequenzsystemen aufgrund der
Schwierigkeit bei der Verteilung eines zuverlässigen Hochfrequenztaktsignals
mit geringem Versatz überall
in verschiedenen Verpackungstechnologien eines komplexen Systems
unabdingbar.
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Die
Vorteile des Verwendens der PLL-basierten Taktverteilung für synchrone
Hochfrequenzsysteme sind besonders bei der Ausgestaltung einer komplexen
Hochleistungsmaschine, wie beispielsweise einem Server, eindeutig.
Ein synchrones Hochfrequenzsystem benutzt eine Vielfalt von Verpackungstechnologien,
die Einchip-Module (SCMs = single-chip modules), Mehrchip-Module
(MCMs = multichip modules), Karten und Platinen umfassen. Die Verteilung
eines zuverlässigen
Hochfrequenztaktsignals mit niedrigem Versatz überall in diesen verschiedenen
Verpackungstechnologien ist, gelinde gesagt, schwierig. Die PLL-basierte
Ausgestaltung erleichtert die Verteilung eines Referenzoszillators
mit relativ niedriger Frequenz an jedes der Bauteile. Jedes Bauteil
enthält
eine PLL, die dann diese Frequenz auf eine höhere Frequenz multipliziert,
die sie erfordert, während
eine ordnungsgemäße Phasenausrichtung für eine synchrone
Ausgestaltung beibehalten wird. Die Fähigkeit der PLL, die Referenzoszillator-Frequenz
zu multiplizieren, ist kritisch, da das synchrone System eine Anzahl
von Bauteilen aufweisen kann, die bei unterschiedlichen Frequenzen
arbeiten (G. A. Van Huben, T. G. McNamara und T. E. Gilbert „PLL modeling
and verification in a cycle-simulation environment", IBM Journal of
Research & Development, Band
43, Nr. 5/6, 1999).
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Ein
weiterer Vorteil des PLL-basierten Ausgestaltungskonzepts besteht
darin, dass es die Verwendung von programmierbaren Verhältnissen
zwischen einer Ansammlung von Systembauteilen erlaubt. Es sei angenommen,
dass ein Subsystem mit einer spezifischen Anzahl von Malen langsamer
als ein anderes, sagen wir einen Prozessor, läuft. Wenn die Chips des Subsystems
tatsächlich
schneller oder langsamer als die spezifizierte Frequenz laufen würden, könnten die
Multiplizierer-Bits der Subsystem-PLL mit einem neuen „Übersetzungsverhältnis" umprogrammiert werden.
Solange wie die chipintegrierte Taktlogik im Stande ist, eine unterschiedliche Frequenz
zu unterstützen,
können
die Systemverhältnisse
ohne das Risiko, frequenzempfindliche Widersprüche in den Rest des Systems
einzuführen, umprogrammiert
werden. Es ist kritisch, den Taktversatz zwischen den verschiedenen
Bauteilen eines synchronen Systems sehr niedrig zu halten. Die PLL für jedes
Bauteil richtet ihre chipintegrierte Taktverteilungs-Verzögerung mit
der Phase aus. PLLs werden ebenfalls bei Frequenzsynthesizern, analogen
und digitalen Modulatoren und Demodulatoren verwendet.
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Eine
PLL wird in der folgenden Referenz als ein System beschrieben, das
Rückkopplung
verwendet, um ein Ausgangssignal in einer spezifischen Phasenbeziehung
mit einem Referenzsignal zu halten.
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Steven
L. Maddy, „Phase-Locked
Loop", Kapitel 70,
The Electrical Engineering Handbook, Herausgeber: Richard C. Dorf,
IEEE Press, CRC Press, Seiten 1567–1575, 1993.
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1 zeigt
eine Konfiguration einer derartigen PLL. Wie oben erläutert ist,
ist die Frequenz des Ausgangssignals der PLL ein Mehrfaches der
Frequenz ihres Eingangssignals.
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Ein
Phasenkomparator 11 erzeugt eine Ausgangskombination, die
von der Phasendifferenz der beiden Eingangssignale CK und FB abhängt, wobei CK
die Bezugssignaleingabe ist. Er ist eine Zustandsmaschine, die durch
die steigenden Flanken der Eingangssignale CK und FB ausgelöst wird
und erzeugt die Ausgangssignale UP und DN. Das Zustandsdiagramm
ist, wie in 2 gezeigt. Wie in 2 dargestellt,
umfasst die Zustandsmaschine einen Entladezustand 21, einen
Haltezustand 22 und einen Ladungszustand 23. Ein
Verriegelungsdetektor 16 erzeugt ein einzelnes beobachtbares
Ausgangssignal L, das von der Phasendifferenz der beiden Eingangssignale
abhängt.
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Eine
Ladungspumpe 12 ist aus zwei CMOS-Schaltern aufgebaut,
wie in 3 dargestellt, die durch die Zustände des
Phasenkomparators 11 gesteuert werden. 4 zeigt,
wie die Ladungspumpe 12 arbeitet. Wenn das Signal UP im
Tiefpegelzustand ist (logische 0), verbindet der Schalter 31 den Knoten
des Ausgangssignals Vout mit VDD,
und wenn das Signal DN im Tiefpegelzustand ist, verbindet der Schalter 32 den
Knoten mit VSS. Wenn beide Signale UP und
DN im Hochpegelzustand sind (logische 1), ist der Knoten von VDD und VSS isoliert,
und die Spannung Vop an einem Kondensator
des Schleifenfilters (LPF = loop filter) 13 erscheint als
Vout. Das Schleifenfilter 13 ist
ein Tiefpassfilter und wird verwendet, um die PLL-Dynamik und daher
die Leistung der PLL zu steuern. Ein spannungsgesteuerter Oszillator
(VCO = voltage-controlled oscillator) 14 ist eine Schaltung, die
eine Wechselstromausgabe erzeugt, deren Frequenz Fvco proportional
zu der Eingangssteuerspannung ist. Ein 1/N-Teiler 17 ist eine Vorrichtung,
die ein Ausgangssignal Dout erzeugt, dessen
Frequenz eine ganzzahlige (mit N bezeichnet) Teilung von der eines Eingangssignals
(Ausgangssignal X der PLL) ist. Wenn die Frequenz des Signals X
gleich Fvco ist, wird die Frequenz des Signals
Dout gleich Fvco/N.
Das Signal Dout wird als das Signal FB in
den Phasenkomparator 11 eingegeben.
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Ein
2-zu-1-Multiplexer (MUX) 15 macht es möglich, die PLL mit einem Taktsignal
am Eingang A zu umgehen. S ist der Steuereingang für den Multiplexer 15.
Die PLL kann durch Einstellen des Eingangs S auf 0 und Takten durch
den Eingang A umgangen werden. Ein Nullimpuls (Impulsbreite in der Spezifikation
angegeben) an S setzt die PLL in einen Haltezustand zurück.
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Die
obige Beschreibung von PLL-Funktionen legt nahe, dass PLL-Prüfen erreicht
werden kann, indem die zu prüfenden
PLL (PUT = PLL under test) wie folgt Prüfungen unterzogen wird.
- – Prüfen der „Start"-Sequenz: Dies ist
die Verifizierung, dass die PLL auf eine Frequenz innerhalb einer
spezifizierten Zeit von der Zeit gebracht werden kann, wenn das
System gestartet wird. Dies umfasst die Verifizierung der Phasenverriegelung.
- – Normalmodusbetrieb:
Nach der Phasenverriegelung müssen
Prüfungen
durchgeführt
werden, um sicherzugehen, dass das Ausgangssignal der PLL auf der
gewünschten
Frequenz ist. Dynamisches Ändern
der Frequenz: Dies ist die Verifizierung der Tatsache, dass die
PLL in verschiedenen Moden, wie beispielsweise dem Systemprüfmodus,
Normalbetriebmodus etc., betrieben werden könnte. Dies kann das Umprogrammieren
der PLL beinhalten, um eine Frequenzänderung dynamisch zu bewirken.
- – Prüfen der „Stopp"-Sequenz: Dies ist
die Verifizierung, dass alle angesteuerten Chips beim Stopp der
PLL anhalten würden.
Dies verifiziert zusammen mit der „Start"-Sequenzprüfung, dass die angesteuerten
Chips den Betrieb gemeinsam einstellen und Wiederaufnehmen würden.
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Die
PLL ist jedoch ähnlich
wie andere Analog- und Mischsignalschaltungen hoher Frequenz schwierig
zu prüfen.
Obwohl die meisten spezifikationsbasierten Prüfschemata für die PLL die „Start"-Sequenzprüfungen und
die Normalmodus-Betriebsverifizierung durchführen, werden keine Vorkehrungen
für eine
dynamische Änderung
der Frequenz und für „Stopp"-Sequenzprüfungen durchgeführt.
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Dalmia
u.a. haben ein Betriebsstrom-Überwachungsverfahren
zur PLL-Prüfung
vorgestellt (M. Dalmia, A. Ivanov und S. Tabatabaei, „Power
Supply Current Monitoring Techniques for Testing PLLs", Proc. Sixth IEEE
Asian Test Symposium, Seiten 366–371, November 1997). Die bei
diesem Verfahren verwendete Vorgehensweise ist nicht ad hoc, jedoch ist
es gegenwärtig
schwierig, ein auf Betriebsstrommessung basierendes Testschema zu
implementieren. Kim u.a. haben ein fehlerorientiertes Verfahren präsentiert,
das ein Prüfen
verwirklicht, indem der PLL-Betrieb durch zwei dynamische Übergänge geführt wird
(S. Kim, M. Soma und D. Risbud, „An Effective Defect-Oriented BIST Architecture
for High-Speed Phase-Locked Loops", Proc. 18th IEEE VLSI Test Symposium,
April 2000). Das Verfahren misst dann die drei stabilen Frequenzen
für Vergleiche
mit den erwarteten Frequenzen. Ihr Verfahren führt jedoch nicht die „Start"-Sequenzprüfung durch, und
es erfordert die Hinzufügung
einer beträchtlichen Menge
von zusätzlicher
Hardware.
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Es
ist wünschenswert,
eine Vorrichtung zur modifizierten PLL-Prüfung bereitzustellen, die eine Verifizierung
der dynamischen Änderung
der Frequenz und/oder eine „Start"-Sequenzprüfung und ein Verfahren dafür umfasst.
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Die
Prüfvorrichtung
gemäß der vorliegenden Erfindung
umfasst eine Rücksetzschaltung,
eine Eingangsschaltung, eine Ausgangsschaltung und eine Verbindungssteuerschaltung.
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Die
Rücksetzschaltung
setzt die phasenverriegelte Schleife durch Trennen der Ladungspumpe von
dem Schleifenfilter und durch Bereitstellen eines alternativen Entladungspfads
für das
Schleifenfilter zurück.
Die Eingangsschaltung empfängt
ein Rückkopplungssignal
von einem Ausgang der phasenverriegelten Schleife und ein Steuersignal,
erzeugt ein Kombinationssignal aus den empfangenen Signalen und
gibt das Kombinationssignal in die phasenverriegelte Schleife ein.
Das Kombinationssignal veranlasst zusammen mit einem Referenzsignal,
dass die phasenverriegelte Schleife ein Aufladen des Schleifenfilters
oder ein Entladen des Schleifenfilters oder einen Normalbetrieb
durchführt.
Die Ausgangsschaltung gibt ein Signal mit einer Frequenz aus, das
einem Ausgang des spannungsgesteuerten Oszillators in Fällen entspricht,
wobei die phasenverriegelte Schleife das Schleifenfilter auflädt, die
phasenverriegelte Schleife das Schleifenfilter entlädt und die
phasenverriegelte Schleife den Normalbetrieb durchführt. Die
Verbindungssteuerschaltung steuert die Verbindung zwischen einer
Digitalschaltung und einer Analogschaltung der phasenverriegelten
Schleife, wobei die Digitalschaltung und die Analogschaltung getrennte
Leistungsversorgungen aufweisen.
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Bezug
wird beispielhaft auf die begleitenden Zeichnungen genommen, in
denen zeigen.
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1 eine
Konfiguration einer herkömmlichen
PLL;
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2 ein
Zustandsdiagramm für
einen Phasenkomparator;
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3 eine
Konfiguration einer Ladungspumpe;
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4 Funktionen
einer Ladungspumpe;
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5 ein
Prinzip einer Prüfvorrichtung
gemäß der vorliegenden
Erfindung;
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6 eine
Anordnung von Leistungsversorgungen für eine PLL;
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7 eine
Konfiguration zur PLL-Prüfung;
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8 Testmuster
für digitale
Bauteile; und
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9 ein
Timing-Diagramm, um eine PLL Prüfungen
zu unterziehen und zu prüfen.
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Die
Ausführungsformen
der vorliegenden Erfindung werden nachstehend ausführlich mit
Bezug auf die beigefügten
Zeichnungen beschrieben.
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5 zeigt
das Prinzip einer Prüfvorrichtung gemäß der vorliegenden
Erfindung. Die Prüfvorrichtung
umfasst eine Rücksetzschaltung 41,
eine Eingangsschaltung 42, eine Ausgangsschaltung 43 und eine
Verbindungssteuerschaltung 44.
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Die
Rücksetzschaltung 41 setzt
die PLL 45 durch Trennen der Ladungspumpe von dem LPF zurück und stellt
einen alternativen Entladungspfad für das LPF bereit. Die Eingangsschaltung 42 empfängt ein
Rückkopplungssignal
von einem Ausgang der PLL 45 und ein Steuersignal, erzeugt
ein Kombinationssignal aus den empfangenen Signalen und gibt das
Kombinationssignal in die PLL 45 ein. Das Kombinationssignal
veranlasst zusammen mit einem Referenzsignal, dass die PLL 45 ein
Aufladen des LPF oder ein Entladen des LPF oder einen Normalbetrieb durchführt. Die
Ausgangsschaltung 43 gibt ein Signal mit einer Frequenz
aus, die einer Ausgabe des VCO in Fällen entspricht, wobei die
PLL 45 zurückgesetzt wird,
die PLL 45 das LPF auflädt,
die PLL 45 das LPF entlädt
und die PLL 45 den Normalbetrieb durchführt. Die Verbindungssteuerschaltung 44 steuert
die Verbindung zwischen einer Digitalschaltung und einer Analogschaltung
der PLL 45.
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Durch
Trennen der Ladungspumpe von dem LPF und Bereitstellen des alternativen
Entladungspfads für
das LPF entlädt
die Rücksetzschaltung 41 das
LPF für
eine Zeitspanne, die durch die Breite des Rücksetzimpulses bestimmt wird
(eine Dauer gleich der Breite). Mit der Eingangsschaltung 42 werden das
Rückkopplungssignal
und das Steuersignal in die PLL 45 eingegeben, und die
PLL 45 kann Prüfungen
anhand von Überg ängen durch
verschiedene stabile Zustände
unterzogen werden, die einen aufgeladenen Zustand, einen teilweise
entladenen Zustand, einen voll entladenen Zustand und einen Zustand
des Normalbetriebs umfassen. Da die Frequenz des Ausgangssignals
von der Ausgangsschaltung 43 der des Ausgangssignals des
VCO entspricht, kann eine Gut/Schlecht-Entscheidung durch Messen
der Frequenz bei jedem der Zustände
durchgeführt
werden. Die Verbindungssteuerschaltung 44 isoliert die
Digitalschaltung von der Analogschaltung oder verbindet die Digitalschaltung
und die Analogschaltung nach Bedarf. Somit kann die Digitalschaltung
getrennt von der Analogschaltung geprüft werden.
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Somit
kann die PLL 45 hinreichend gut Prüfungen unterzogen werden, ohne
die Ausgabe des Phasenkomparators direkt steuerbar zu machen, und ein
modifiziertes PLL-Prüfen
wird verwirklicht.
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Die
in 5 gezeigte Rücksetzschaltung 41 entspricht
beispielsweise einem Signal S und setzt Schnittstellen zu der Ladungspumpe 12 und
dem VCO 14 zurück,
die in 7 gezeigt werden. Die in 5 gezeigte
Eingangsschaltung 42 entspricht einem UND-Gatter 51 und
Schaltern N1 und P1, die in 7 gezeigt
werden, und die in 5 gezeigte Ausgangsschaltung 43 entspricht
beispielsweise dem MUX 15 und dem 1/N-Teiler 17,
die in 7 gezeigt werden. Die in 5 gezeigte
Verbindungssteuerschaltung 44 entspricht beispielsweise
den in 7 gezeigten Transistorschaltern P2, P3 und N2. Das
in 5 gezeigte Referenzsignal entspricht dem in 7 gezeigten
Signal CK, das in 5 gezeigte Kombinationssignal
entspricht einer Signaleingabe, um die Eingänge des Phasenkomparators 11 und Verriegelungsdetektors 16,
die in 7 gezeigt werden, zu senken, und das Ausgangssignal
von der in 5 gezeigten Ausgangsschaltung 43 entspricht beispielsweise
einem in 7 bei X oder Dout gezeigten
Signal.
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Das
Prüfverfahren
der vorliegenden Erfindung ist ein systematisches Verfahren, das
alle zuvor erwähnten
Vorteile der Verfahren von Dalmia u.a. und Kim u.a. aufweist. Es
gibt eine klare Beschreibung der Prüferzeugung und führt ebenso
die „Start"-Sequenzprüfung durch.
Außerdem
weist das Verfahren der Erfindung die folgenden Merkmale auf.
- 1. Das Verfahren benutzt eine "Teile-und-Herrsche"-Strategie.
- 2. Es umfasst eine leicht verständliche Prozedur für die Prüfmustererzeugung.
- 3. Es beinhaltet ein Spannungsprüfen mit Ausgangsbeobachtungen
von Logikwerten oder Frequenzmessungen (in dem Fall, wenn der VCO
aktiv ist).
- 4. Es beinhaltet eine Leistungsversorgungs-Ruhestromprüfung (IDDQ-Prüfung) für die digitalen Einheiten
der PLL.
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6 zeigt
die Anordnung der Leistungsversorgung für die in 1 gezeigte
PLL. In 6 ist die Trennung der Leistungsversorgung
der digitalen Einheiten (Digitalschaltung) von der Leistungsversorgung
der analogen Einheiten (Analogschaltung) offensichtlich. Dies macht
die Vorstellung durchführbar, die
digitalen Einheiten von den analogen Einheiten während der Prüfung zu
trennen. Eine Zweiphasen-Vorgehensweise
wird für
das Prüfen
der PLL angenommen. In der ersten Phase (Phase 1) werden nur die
digitalen Bauteile geprüft.
In dieser Phase werden die digitalen Bauteile (Phasenkomparator 11, Ladungspumpe 12,
MUX 15 und Verriegelungsdetektor 16) der PUT von
den analogen Bauteilen (LPF 13 und VCO 14) getrennt,
und dann werden IDDQ- und Spannungsprüfungen gleichzeitig an ihnen
ausgeführt.
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Da
das LPF 13 die Leistung der PLL steuert (und die Wirkung
des LPF 13 steuerbar ist), liefert ein Verändern der
an dem Kondensator des LPF 13 gespeicherten Ladungsmenge
(d.h. Laden und Entladen des Kondensators) und ein Zuteilen von
ausreichend Zeit, um die Messungen vorzunehmen, ein Mittel zum Prüfen der
PLL, während
ihre Reaktion beobachtet wird. Bei der zweiten Phase (Phase 2) werden
die digitalen Einheiten mit den analogen Einheiten verbunden, und
die PUT wird geprüft,
indem bewirkt wird, dass sie einer Reihe von Frequenzübergängen unterzogen
wird. Durch Manipulieren der Eingangssignale CK und FB ist es möglich, den
Arbeitspunkt des VCO 14 durch die Frequenzen Fmax,
Fo und Fmin zu verschieben;
dementsprechend entsprechen VCO-Eingangsspannungen v = Vmax, v = (Vmax + Vmin)/2 Und V gleich einer Nahe-Masse-Spannung. Hier sind
Vmax und Vmin in den VCO 14 eingegeben maximalen bzw. minimalen
Spannungen (siehe 9).
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Die
PLL wird anhand von Übergängen durch vier
Arbeitspunkte, die Fmax, Fo,
Fmin und der normalen Betriebsfrequenz Fop entsprechen, Prüfungen unterzogen. Fmax, Fo, Fmin und Fop stellen
eine maximale Referenzfrequenz, eine Mittenfrequenz, eine minimale
Referenzfrequenz bzw. eine normale Betriebsfrequenz dar. Bei jedem
Arbeitspunkt wird eine Frequenzmessung nach Zeitintervallen genommen,
die durch Transientenanalyse der Schaltung bestimmt werden. Die
gemessenen Werte werden mit den guten Maschinenwerten verglichen,
um zu bestimmen, ob die PUT innerhalb vorberechneter Toleranzgrenzen
fehlerfrei ist oder nicht. Die Bestimmung der guten Maschinenwerte
und der Toleranzen an ihnen wird durch die Analyse von Referenzwerten,
die bei spezifikationsbasiertem Prüfen verwendet werden, und durch
Simulation erreicht.
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Als
nächstes
wird ein Beispiel des PLL-Prüfens
mit Bezug auf 7 bis 9 erläutert.
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7 zeigt
die Konfiguration einer Prüfvorrichtung.
Die zurückgesetzten
Schnittstellen sind tatsächlich
in der Ladungspumpe 12 und dem VCO 14 enthalten.
Das LPF 13 wird normalerweise durch den unteren Transistor
der Ladungspumpe entladen. Während
des Rücksetzens
wird jedoch ein alternativer Entladungspfad in der Rücksetzschnittstelle
zu der Ladungspumpe 12 bereitgestellt (Teilentladung). Das
LPF 13 ist grundsätzlich
eine RC-Schaltung (Widerstand-Kondensator-Schaltung), und die Entladungskurve
ist von der Form v = Vmax(l-exp(–t/CR)). Somit
kann, wenn CR bekannt ist, die Zeit (der Wert von t in der Gleichung),
die benötigt
wird, um das LPF 13 auf eine vorgegebene Spannung zu entladen,
berechnet werden. Die Breite des Rücksetzimpulses wird gleich
dieser Zeit gemacht.
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Um
die Handhabung des Rückkopplungseingangs
des Phasenkomparators 11 zu erleichtern, wurde eine Steuerfähigkeit
an dem Eingang des Phasenkomparators 11 (und somit des
Verriegelungsdetektors 16) eingeführt. Zwei Transistorschalter
N1 und P1 und ein UND-Gatter 51 stellen die Steuerbarkeit
bereit. Die Signale DT und t liefern die Steuerungen. Das UND-Gatter 51 empfängt das
Signal t und das Rückkopplungssignal
FB von dem Ausgang der PLL und erzeugt ein logisches Produkt aus
ihnen. Der Schalter N1 verbindet t mit den unteren Eingängen des
Phasenkomparators 11 und des Verriegelungsdetektors 16,
wenn DT = 1 ist, und der Schalter P1 verbindet den Ausgang des UND-Gatters 51 mit den
unteren Eingängen,
wenn DT = 0 ist.
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Drei
Transistorschalter P2, P3 und N2 wurden ebenfalls eingefügt, um ein
Mittel zum Partitionieren der PLL in digitale und analoge Subschaltungen
in Phase 1 bereitzustellen. Die Isolation der digitalen Subschaltung
wird durch das digitale Prüfsignal DT
gesteuert. Der Schalter P2 verbindet den Ausgang der Ladungspumpe 12 mit
dem Eingang des LPF 13, wenn DT = 0 ist, und der Schalter
P3 verbindet den Ausgang des VCO 14 mit dem unteren Eingang
des MUX 15, wenn DT = 0 ist. Der Schalter N2 verbindet
t mit dem unteren Eingang des MUX 15, wenn DT = 1 ist.
Während
des Normalbetriebs der PLL ist DT = 0 und t = 1, und wenn die digitale
Subschaltung getrennt zu isolieren und zu prüfen ist, ist DT = 1. Bei diesem
Verfahren sei angenommen, dass der 1/N-Teiler 17 getrennt
geprüft
und frei von Fehlern befunden wurde, die diese Prüfung ungültig machen
könnten.
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Beim
Prüfen
der Digitalschaltungen auf funktionale oder logische Fehler in Phase
1 ist es notwendig, dass nach der Anwendung der Testmuster die Schaltung
stabil wird, bevor die Ausgänge
beobachten werden (oder IDDQ beobachtet wird). Insbesondere kann
die IDDQ-Prüfung
nicht ausgeführt
werden, wenn auch nur ein Gatter einem Übergang während der Zeit der Beobachtung
unterzogen wird. Um sicherzustellen, dass die notwendigen stabilen
Bedingungen zum Prüfen
der digitalen Bauteile existieren, muss das Signal DT auf logische
1 gesetzt werden.
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Um
das Prüfen
der digitalen Bauteile zu beginnen, wird DT zuerst auf logische
1 gesetzt. 8 zeigt die Prüfmuster
zum Prüfen
der digitalen Bauteile. Wie aus 7 ersichtlich
ist, isoliert DT = 1 die digitalen Bauteile der PUT und verbindet
die unteren Eingänge
des Phasenkomparators 11, des Verriegelungsdetektors 16 und
des MUX 15 mit t. Die Spalten X und L geben die logischen
Werte, die an den Ausgängen
des MUX 15 bzw. des Verriegelungsdetektors 16 erwartet
werden. Der MUX 15 wird gemäß dem Einzelhaft-Fehlermodell
(single stuckat fault model) vollständig geprüft. Im Fall des Verriegelungsdetektors 16 und
des Phasenkomparators 11 werden alle Eingangspermutationen
von logischen Werten angelegt, und folglich werden ihre Funktionen
vollständig
verifiziert. Insbesondere wurde die passende Sequenz von Eingangsmustern
ausgewählt,
um sicherzustellen, dass die Zustandsmaschine funktionsmäßig verifiziert
wird. Selbst wenn UP und DN keine primären Eingaben sind, wird ihr
Wert gezeigt, um Beweise zu liefern, dass die Ladungspumpe hinreichend
geprüft
wird (IDDQ).
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Es
gibt vier Schritte in Phase 2, die den Stufen des in 9 gezeigten
Diagramms entsprechen. In Phase 2 wird die gesamte PUT zusammen
geprüft und
Frequenzmessungen werden genommen. Anfangs wird das Signal DT auf
logische 0 und das Signal S auf logische 0 lang genug gesetzt, um
sicherzustellen, dass der Kondensator des LPF 13 auf Massepotential
ist. In 9 stellt Vin(VCO)
die Eingangsspannung v des VCO 14 und Fout(VCO)/N
die Ausgangsfrequenz bei Dout dar. In diesem
Fall ist Dout das Zielsignal für
die Frequenzmessung. Die Prüfprozedur
bei jedem der Schritte 1 bis 4 ist wie folgt.
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Schritt
1 (Stufe zwischen t–1 und t1):
t = CK = 0 setzen. Nach Zeit T0 S auf 1
setzen und dann den Wert von CK auf 1 ändern. Für T1 Zeiteinheiten
nach dem Übergang
bei CK warten, und dann die Frequenz F1 bei
Dout zur Zeit M1 messen
(für die
fehlerfreie PLL ist F1 = Fmax).
T1 ist die Zeit, die der LPF-Kondensator benötigt, um
sich von Massespannung (0) auf Vmax zu laden.
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Schritt
2 (Stufe zwischen t1 und t2):
CK auf 0 zurücksetzen
und PUT rücksetzen,
um den LPF-Kondensator zu entladen, bis die Eingangsspannung des
VCO 14 gleich Vo = (Vmax +
Umin)/2 ist. Die Zeit zum Erreichen dieser
Teilentladung muss vorberechnet werden. Direkt nach dem Rücksetzen F2 bei Dout zur Zeit
M2 messen (für die fehlerfreie PLL ist F2 = Fo). Nach der
Messung t auf 1 setzen.
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Schritt
3 (Stufe zwischen t2 und t3):
Mit CK noch immer auf logische 0 löst der erste positive Übergang
von FB den Anfang der vollständigen
Entladung des LPF-Kondensators aus. Nach Zeit T3 vom letzten Übergang
bei t, F3 (voraussichtlich gleich Fmin)
bei Dout zur Zeit M3 messen. T3 =
2/Fo + τ;
wobei τ die
Zeit für
die vollständige
Entladung des LPF-Kondensators ist.
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Schritt
4 (Stufe zwischen t3 und t4):
Betriebstaktsignal bei CK eingeben, während t auf logische 1 gehalten
wird, um zu ermöglichen,
dass das Rückkopplungstaktsignal
von FB durchläuft.
Nach der Zeitspanne T4 (T4 ≥ Verriegelungszeit
+ l/Fop) den Wert von L beobachten, um eine
verriegelte Situation zu ermitteln. Dann F4 (vorrausichtlich
gleich Fop) bei Dout zur
Zeit M4 messen. Dieser Schritt entspricht
einer „Start"-Sequenzprüfung (verriegelten Zustand durch
Beobachten des Ausgangs des Verriegelungsdetektors 16 nach
einer spezifizierten Zeit ermitteln) und einer Normalmodus-Betriebsverifizierung
(Verifizieren der Normalmodus-Ausgangsfrequenz).
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Für eine vorgegebene
PLL (spezifizierte Technologie) werden die guten Maschinenwerte
von (und Toleranzen an) den Referenzfrequenzen Fmax, Fo, Fmin und Fop durch Simulationen und aus Ausgestaltungsspezifikationen
eingestellt. Wenn alle gemessenen Größen innerhalb des Toleranzbereichs ihrer
guten Maschinenwerte sind, hat die PUT die Prüfung „bestanden". Ansonsten ist die PUT „durchgefallen". Die Frequenzen
können
auch bei X anstatt von Dout gemessen werden,
wenn eine passende Messung dort anwendbar ist.
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Wie
oben ausführlich
erläutert
ist, wurde eine Teile-und-Herrsche-Vorgehensweise
angewendet, um ein systematisches Verfahren zum Prüfen von PLLs
zu entwickeln. Zuerst werden die digitalen Bauteile isoliert und
sowohl eine Spannungs(Logik) als auch eine IDDQ-Prüfung wird
an ihnen durchgeführt. Als
nächstes
wird die gesamte PLL Prüfungen
unterzogen, indem eine Reihe von Ladungs- und Entladungsvorgängen an
dem LPF-Kondensator durchgeführt
wird. Bei diesem Verfahren wird eine „Start"-Sequenzprüfung und eine Normalmodus-Betriebsverifizierung
durchgeführt,
eine dynamische Frequenzänderung
geprüft
und eine „Stopp"-Sequenzprüfung durchgeführt.
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Dieses
systematische Verfahren zum Prüfen der
PLL wurde durch Hinzufügen
von zwei zusätzlichen
primären
Eingängen,
fünf Transistoren
und ein Gatter mit zwei Eingängen
erreicht.
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Gemäß der vorliegenden
Erfindung wird ein modifiziertes PLL-Prüfen, das eine Verifizierung
der dynamischen Änderung
der Frequenz und/oder eine „Start"-Sequenzprüfung umfasst,
mit einfacher Hardware verwirklicht.