-
Die
vorliegende Erfindung betrifft RFID-Systeme (RFID-Radiofrequenzidentifikation)
und insbesondere das Dekodieren von Daten, die von einem elektronischen
Etikett oder einer Chipkarte zum kontaktlosen Lesen stammen.
-
Sie
findet insbesondere aber nicht ausschließlich Anwendung bei Daten,
die gemäß der EPC-Norm (EPC-Electronic
Product CodeTM) übertragen werden.
-
1 stellt
eine Vorrichtung zum Senden und Empfangen von Daten dar, die mit
einer Chipkarte 1 ausgetauscht werden. Bei der Sendung
zur Chipkarte werden die zu übertragenden
Daten an einen Modulator 4 angelegt, der zudem eine Trägerfrequenz
empfängt.
Gemäß der EPC-Global-Norm
befindet sich diese Trägerfrequenz
im UHF-Band, das zwischen 868 MHz und 925 MHz liegt. Das Ausgangssignal
des Modulators wird über
einen Koppler 3 an eine Sende-/Empfangsantenne 2 angelegt. Beim
Empfang werden die durch die Chipkarte 1 übertragenen
Daten von der Antenne 2 empfangen und über den Koppler 3 an
einen Schaltkreis 5 zur IQ-Demodulation, Filterung und
Verstärkung
angelegt, wodurch das Gewinnen der Hüllkurve der Trägerfrequenz,
die die kodierten Daten bildet, vom empfangenen Signal ermöglicht wird.
Diese kodierten Daten werden an eine Dekodierungsvorrichtung 6 angelegt,
die dekodierte Daten liefert.
-
2 veranschaulicht
das Prinzip der Kodierung der Daten gemäß dem EPC-Protokoll Class1 – gen1.
In dieser Figur wird eine binäre „0" in Form einer Periode
eines periodischen Rechtecksignals t0 übertragen, während eine
binäre „1" in Form zweier Perioden
eines periodischen Rechtecksignals t0/2 phasengleich zum Signal,
das der binären „0" entspricht, übertragen
wird. 8 stellt die Form eines kodierten Datensignals
CD gemäß dem in 2 veranschaulichten
Prinzip dar. Das Beispiel von 8 stellt
das Kodiersignal des binären
Datenelements „00110000" dar.
-
Allgemein
ist an der Dekodierung des empfangenen kodierten Datensignals, die
durch die Dekodierungsvorrichtung 6 vorgenommen wird, ein
Mikrokontroller beteiligt, der durch ein Taktsignal CLK gesteuert
werden muss, das synchron zum empfangenen kodierten Datensignal
ist.
-
Im
Stand der Technik ist das Dokument
EP 0967562 bekannt.
In diesem Dokument wird die Kodierung der Informationen durch die
Verwendung von zwei Wellenformen ausgeführt. Jede dieser Wellenformen
besitzt eine gleiche Periode T und ihre jeweilige Form ist derart,
dass ein Übergang
des niedrigen logischen Zustands zum hohen logischen Zustand zu einer
Zeit gleich T/2 stattfindet. Ein Taktsignal, das synchron zu den
Daten des kodierten Datensignals ist, wird durch einen elektronischen
Schaltkreis erzeugt, der diese steigenden Flanken detektiert.
-
Aufgabe
der vorliegenden Erfindung ist die Ausführung einer vereinfachten Vorrichtung
zur Dekodierung und Erzeugung eines Taktsignals, das synchron zum
Datensignal ist. Diese Aufgabe wird durch ein Verfahren gemäß Anspruch
1 gelöst.
-
Gemäß einer
bevorzugten Ausführungsform der
Erfindung werden die Detektionssignale für fallende und steigende Flanken
in den Daten, die als 0 kodiert sind, durch Laden und Entladen von
jeweiligen Kondensatoren in Abhängigkeit
des kodierten Datensignals beziehungsweise des vorher invertierten
kodierten Datensignals erhalten, indem die erhaltenen Signale mit
einer Schwellenspannung verglichen werden und indem steigende Flanken
in dem Vergleichssignal detektiert werden.
-
Gemäß einer
bevorzugten Ausführungsform der
Erfindung umfasst das Verfahren ferner einen Schritt des Zählens der
Anzahl der Impulse in dem Flankendetektionssignal mit Hilfe eines
2-Bit-Zählers,
der am Anfang eines ersten binären
Datenelements des kodierten Datensignals mit 0 initialisiert wird,
wobei das kodierte Datensignal abgetastet wird, wenn der Zähler den
Wert 3 hat, wobei das erzeugte Taktsignal in den hohen Zustand übergeht,
wenn der Zähler
den Wert 1 hat, und in den niedrigen Zustand übergeht, wenn der Zähler den
Wert 3 hat.
-
Die
Erfindung betrifft gleichfalls eine Vorrichtung zum Dekodieren eines
kodierten, binären
Datensignals und zur Erzeugung eines Taktsignals, das synchron zum
kodierten Datensignal ist, gemäß Anspruch
5.
-
Gemäß einer
bevorzugten Ausführungsform der
Erfindung umfasst jeder der Schaltkreise zur Detektion fallender
und steigender Flanken in den Daten mit Wert 0 des kodierten Datensignals
einen Kondensator, der als Funktion des kodierten Datensignals an einen
Lade- und Entladeschaltkreis des Kondensators geschaltet wird, einen
Komparator zum Vergleichen des Lade- und Entladesignals mit einer Schwellspannung
und einen Schaltkreis zur Detektion einer steigenden Flanke in dem
Vergleichssignal, welche das Signal der Detektion fallender Flanken und
entsprechend das Signal der Detektion steigender Flanken liefern.
-
Gemäß einer
bevorzugten Ausführungsform der
Erfindung umfasst der Lade- und Entladeschaltkreis des Kondensators
jedes Schaltkreises zur Detektion fallender und steigender Flanken
in den Daten mit Wert 0 des kodierten Datensignals eine Anordnung
aus in Reihe geschalteten Transistoren zwischen einer Gleichstromquelle
und Masse, die als Funktion des kodierten Datensignals gesteuert
werden.
-
Gemäß einer
bevorzugten Ausführungsform der
Erfindung umfasst der Komparator jedes Schaltkreises zur Detektion
fallender und steigender Flanken in den Daten mit Wert 0 des kodierten
Datensignals mehrere in Reihe geschaltete Inverter, deren Leitungs-Schwellwerte
gewählt
sind, um einer Schwellspannung zu entsprechen.
-
Im
folgenden ist eine bevorzugte Ausführungsform der Erfindung als
nicht einschränkendes Beispiel
mit Bezug auf die beigefügten
Zeichnungen beschrieben; es zeigen:
-
1 eine
Vorrichtung zum Senden und Empfangen von Daten, die mit einer RFID-Chipkarte ausgetauscht
werden;
-
2 das
Datenkodierungsprinzip gemäß dem EPC-Protokoll
Class1-gen1;
-
3 eine
schematische Darstellung einer Vorrichtung zum Dekodieren und Erzeugen
eines synchronen Taktsignals gemäß der Erfindung;
-
4 einen
ersten Flankendetektions-Schaltkreis der in 3 gezeigten
Vorrichtung;
-
5 die
Form bestimmter Signale im ersten in 4 dargestellten
Schaltkreis;
-
6 einen
zweiten in 3 gezeigten Verarbeitungsschaltkreis;
-
7 einen
Logikschaltkreis des in 6 dargestellten Verarbeitungsschaltkreises
mit mehr Einzelheiten;
-
8 Zeitablaufdiagramme
unterschiedlicher Signale, die in der in 3, 4 und 6 dargestellten
Vorrichtung umlaufen;
-
9 eine
Variante des in 4 gezeigten Flankendetektions-Schaltkreises.
-
Das
erfindungsgemäße Verfahren
besteht zuallererst im Erzeugen eines Signals FD, das für jedes
Datenelement des kodierten Datensignals CD vier Impulse umfasst,
aus einem kodierten Datensignal CD und dem anschließenden Zählen der
Impulse zum Abtasten des kodierten Datensignals CD nach jeweils
vier Impulsen, derart, dass ein dekodiertes, binäres Datensignal BD erhalten
wird, und im Erzeugen eines Taktsignals CLK, das synchron zum Signal CD
ist und seinen Zustand nach jeweils zwei Impulsen ändert.
-
3 stellt
eine erfindungsgemäße Vorrichtung
zum Dekodieren und Erzeugen eines synchronen Taktsignals dar. Diese
Vorrichtung umfasst Folgendes:
- – einen
Schaltkreis 6a zur Flankendetektion, der das kodierte Datensignal
CD empfängt
und das Signal FD liefert, und
- – einen
Verarbeitungsschaltkreis 6b, der als Eingang das kodierte
Datensignal CD, das Signal FD und ein Initialisierungssignal Reset
empfängt
und ein Signal BD der dekodierten Binärdaten, die im Eingangssignal
CD enthalten sind, und ein Taktsignal CLK, das synchron zu dem als
Eingang angelegten kodierten Datensignal CD ist, liefert.
-
Der
in 4 dargestellte Flankendetektions-Schaltkreis 6a umfasst
einen Widerstand R1, der das kodierte Datensignal CD empfängt, der
zu einem mit Masse verbundenen Kondensator C1 parallel geschaltet
ist. Das Signal DD, das am Anschlusspunkt zwischen dem Widerstand
R1 und dem Kondensator C1 übergeht,
wird an den invertierenden Eingang eines Komparators 11 angelegt,
dessen nicht invertierender Eingang eine Referenzspannung VR emp fangt.
Das Ausgangssignal OUT3 des Komparators wird an einen Eingang eines
ersten UND-Gatters 15 angelegt
und durchläuft
einen Widerstand R2, dessen anderer Anschluss über einen Kondensator C2 an
Masse gelegt und mit einem invertierenden Gatter 13 verbunden
ist. Der Ausgang des invertierenden Gatters 13 ist mit
dem anderen Eingang des UND-Gatters 15 verbunden, der ein
erstes Flankendetekionssignal FD3 liefert.
-
Das
kodierte Datensignal CD wird gleichfalls an ein invertierendes Gatter 17 angelegt,
dessen Ausgang mit einem Widerstand R'1 verbunden ist, der zu einem Kondensator
C'1 parallel geschaltet
ist, der mit Masse verbunden ist. Das Signal DDN, das am Anschlusspunkt
zwischen dem Widerstand R'1 und
dem Kondensator C'1 übergeht,
wird an den nicht invertierenden Eingang eines Komparators 12 angelegt,
dessen invertierender Eingang die Referenzspannung VR empfängt. Das
Ausgangssignal OUT2 des Komparators 12 wird an einen Eingang
eines UND-Gatters 16 angelegt und durchläuft einen Widerstand
R'2, dessen anderer
Anschluss über
einen Kondensator C'2
an Masse gelegt und mit einem invertierenden Gatter 14 verbunden
ist. Der Ausgang des invertierenden Gatters 14 ist mit
dem anderen Eingang des UND-Gatters 16 verbunden und liefert ein
zweites Flankendetektionssignal FD2.
-
Außerdem ist
der Ausgang des invertierenden Gatters 17 mit dem Eingang
eines EXKLUSIV-ODER-Gatters 18 sowie
mit einem Widerstand R3 verbunden, dessen anderer Anschluss mit
dem anderen Eingang des Gatters 18 und über einen Kondensator C3 mit
Masse verbunden ist. Das Gatter 18 liefert ein drittes
Detektionssignal FD der zwei (für eine
binäre „0") oder vier (für eine binäre „1") steigenden Flanken
jedes kodierten Datenelements.
-
Das
Signal FD1 wird mit den Signalen FD2 und FD3 an den Eingang eines
ODER-Gatters 19 angelegt, das ein Flankendetektionssignal
FD liefert, das für
jedes kodierte Datenelement vier Impulse umfasst.
-
Der
Wert der Widerstände
R1 und R'1 und der
Wert der Kondensatoren C1 und C'1
werden derart gewählt,
dass die Zeitkonstante R1·C1
= R'1·C'1, gleich t0/4 ist,
wobei t0 die Periode eines Datenelements im kodierten Datensignal
ist, wie in 2 und 8 dargestellt.
So ist, wenn t0 = 8 μs
(was bei der europäischen
EPC-Norm der Fall ist), R1 = R'1
= 200 kΩ und
C1 = C'1 = 10 pF.
Die Referenzspannung VR wird derart gewählt, um am Ausgang der zwei
Komparatoren 11 und 12 wie in 5 und 8 veranschaulicht
Folgendes zu erzeugen:
- – keinen Impuls, wenn das kodierte
Datenelement einer binären „1" entspricht,
- – einen
Impuls für
jedes kodierte Datenelement, das einer binären „0" entspricht, für den Komparator 11,
und
- – einen
Impuls für
jedes kodierte Datenelement, das einer binären „0" entspricht, für den Komparator 12.
-
Wie
in 8 ersichtlich, die das Zeitablaufdiagramm der
vorhergehend erwähnten
Signale CD, DD, OUT3 und FD3, DDN, OUT2, FD2, FD1 und FD zeigt,
weist das Signal FD3 einen Impuls pro fallende Flanke des Datenelements
gleich 0 in einem kodierten Datensignal CD auf. Das Signal FD2 stellt
einen Impuls pro steigende Flanke des Datenelements gleich 0 in
einem kodierten Datensignal CD dar. Das Signal FD1 stellt einen
Impuls pro steigende und fallende Flanke im kodierten Datensignal
CD dar. Und das Signal FD, das der Summe der Signale FD1, FD2 und
FD3 entspricht, umfasst schließlich
vier Impulse für
jedes kodierte Datenelement, das heißt für die Daten gleich 0 einen
Impuls, der durch jedes der Signale FD2 und FD3 geliefert wird,
und zwei Impulse, die durch das Signal FD1 geliefert werden. Die
vier Impulse für
die Daten gleich 1 werden durch das Signal FD1 geliefert.
-
Der
in 6 gezeigte Verarbeitungsschaltkreis 6b umfasst
einen 2-Bit-Binärzähler 21,
der das Signal FD empfängt,
und dessen Ausgang mit einem Logikschaltkreis 24 verbunden
ist, der drei Ausgänge umfasst,
deren jeweilige Werte vom Wert des Zählers 21 abhängen. Ein
erster Ausgang des Logikschaltkreises, der ein als 1 kodiertes Logiksignal
liefert, wenn der Wert des Zählers
gleich 3 ist, ist mit einem UND-Gatter 23 verbunden, das
an seinem anderen Eingang das durch ein invertierendes Gatter 22 invertierte
Signal FD empfängt.
Der Ausgang des UND-Gatters 23 ist mit dem Eingang des
Taktsignals eines D-Flip-Flops 25 verbunden, der außerdem an seinem
Eingang D das kodierte Datensignal CD empfängt und an seinem Ausgang Q
das binäre
Datensignal BD der kodierten Daten empfängt.
-
Ein
zweiter Ausgang des Logikschaltkreises 24, der ein Logiksignal
mit Wert 1 liefert, wenn der Wert des Zählers gleich 1 oder 2 ist,
ist mit dem D-Eingang eines D-Flip-Flops 28 verbunden,
das außerdem
an seinem Taktsignaleingang über
das invertierende Gatter 26 das invertierte Taktsignal
FD empfängt
und an seinem Q-Ausgang das Taktsignal CLK liefert, das synchron
zu dem kodierten Datensignal CD ist.
-
Die
Rückstelleingänge des
Binärzählers 21 und
des Flip-Flops 25 sind mit einem Reset-Signaleingang des Verarbeitungsschaltkreises 6 verbunden.
-
Ein
dritter Ausgang des Logikschaltkreises 24, der ein Logiksignal
mit Wert 1 liefert, wenn der Wert des Zählers gleich 0 oder 3 ist,
ist mit einem Eingang eines ODER-Gatters 27 verbunden,
dessen anderer Eingang mit dem Reset-Signaleingang des Schaltkreises
verbunden ist. Der Ausgang des ODER-Gatters 27 ist mit
dem Rückstelleingang
des Flip-Flops 28 verbunden.
-
Das
Funktionsprinzip des in 6 dargestellten Schaltkreises
ist in 8 dargestellt. Zu Beginn des Lesens der Chipkarte 1 wird
der Schaltkreis durch das Signal Reset mit Wert 0 initialisiert.
Der Wert CPT des Binärzählers 21 beträgt dann „000", während der
Q-Ausgang der Flip-Flops den Wert 0 hat. Sobald ein Signal CD von
der Chipkarte empfangen wird, geht das Signal Reset zu 1 über und
der Zähler
beginnt mit dem Zählen
der Impulse (steigende Flanken) des Signals FD. Wenn der Wert CPT
des Zählers „011" erreicht (3) wird
das von der Chipkarte stammende Signal durch den Flip-Flop 25 auf
einer fallenden Flanke des Signals FD abgetastet, was dem binären Dekodieren
des kodierten binären
Datensignals CD entspricht.
-
Wenn
der Wert CPT des Zählers
den Wert „001" (1) oder „010" (2) erreicht, geht
das Taktsignal CLK auf 1 über
und dieses Signal geht für
alle anderen Werte des Zählers
auf 0 über.
Das so erzeugte Taktsignal CLK ist ein Rechtecksignal mit der Frequenz
1/t0, das synchron zu den Flanken (steigende und fallende Flanken
der Daten mit Wert 0 und steigenden Flanken der Daten mit Wert 1)
des kodierten Datensignals CD ist.
-
Da
das Taktsignal CLK aus dem kodierten Datensignal CD erzeugt wird,
ist sicher, dass diese zwei Signale immer genau phasengleich zueinander sind,
sogar wenn das zu verarbeitende Signal CD leichte Phasen- oder Frequenzänderungen
beinhaltet. Es ist nicht möglich,
ein solches Ergebnis mit einer Phasenregelschleife zu erreichen.
-
In 7,
die ein Ausführungsbeispiel
des Logikschaltkreises 24 zeigt, empfängt dieser Schaltkreis als
Eingang die Bits 0 und 1 des Binärzählers 21.
Das Logiksignal mit Wert 1 wird, wenn der Wert des Schalters gleich
3 ist, mit Hilfe eines UND-Gatters 31 erhalten, das als
Eingang die Bits 0 und 1 des Binärzählers 21 empfängt.
-
Das
Logiksignal mit Wert 1 wird, wenn der Wert des Schalters gleich
0 oder 3 ist, mit Hilfe eines UND-Gatters 31 und eines
UND-Gatters 32 mit invertierten Eingängen und eines ODER-Gatters 33 erhalten,
das das gesuchte Signal liefert. Das UND-Gatter 32, das
als Eingang die Bits 0 und 1 des Binärzählers 21 empfängt. Die
Ausgänge
der UND-Gatter 31, 32 sind mit den Eingängen des
ODER-Gatters 33 verbunden.
-
Das
Logiksignal mit Wert 1 wird, wenn der Wert des Zählers gleich 1 oder 2 ist,
mit Hilfe eines invertierenden Gatters 34 erhalten, das
das Signal am Ausgang des ODER-Gatters 33 invertiert.
-
9 zeigt
eine Abwandlung des in 4 dargestellten Flankendetektions-Schaltkreises.
In diesem Schaltkreis wurden die Widerstände der RC-Anordnungen des
Schaltkreises von 4 durch eine Anordnung mit zwei
MOS-Transistoren ersetzt, die mit einer Stromquelle verbunden sind,
und jeder der Komparatoren 11, 12 wurde durch
eine Anordnung aus drei in Reihe geschalteten invertierenden Gattern
ersetzt, deren Schwellwerte von der Größe der Transistoren, aus denen
sie bestehen, bestimmt sind.
-
Jede
Anordnung aus MOS-Transistoren umfasst einen PMOS-Transistor, der
mit einem NMOS-Transistor in Reihe geschaltet ist, wobei die Source
des PMOS-Transistors mit einer Stromquelle verbunden ist, während die
Source des NMOS-Transistors mit Masse verbunden ist. Wobei die Gates und
Drains der zwei Transistoren miteinander verbunden sind und den
Eingang der Anordnung beziehungsweise den Ausgang der Anordnung
bilden.
-
Genauer
gesagt, wird der Widerstand R1 des in 4 dargestellten
Schaltkreises in 9 durch eine Anordnung aus Transistoren 41 ersetzt,
bei der die Source des PMOS-Transistors mit einer Stromquelle L14
verbunden ist. Der Komparator 11 wird durch eine Anordnung
aus drei invertierenden Gattern 42, 43, 44 ersetzt,
wobei der Ausgang des Gatters 43 mit dem Eingang des UND-Gatters 15 verbunden
ist. Der Widerstand R2 wird durch eine Anordnung aus Transistoren 45 ersetzt,
bei der die Source des PMOS-Transistors mit einer Stromquelle L11
verbunden ist. Der Widerstand R'1
wird durch eine Anordnung aus Transistoren 46 ersetzt,
bei der die Source des PMOS-Transistors mit einer Stromquelle L13
verbunden ist. Der Komparator 12 wird durch eine Anordnung
aus drei invertierenden Gattern 47, 48, 49 ersetzt,
wobei der Ausgang des Gatters 48 mit dem Eingang des UND-Gatters 16 verbunden
ist. Der Widerstand R'2
wird durch eine Anordnung aus Transistoren 50 ersetzt,
bei der die Source des PMOS-Transistors mit der Stromquelle L11
verbunden ist. Der Widerstand R3 wird durch eine Anordnung aus Transistoren 52 ersetzt,
bei der die Source des PMOS-Transistors mit einer Stromquelle L12
verbunden ist, und die Source des NMOS-Transistors ist mit einer
Stromquelle Ld1 verbunden. Der Eingang des kodierten Datensignals
CD ist über
ein invertierendes Gatter 51 mit dem Gate der zwei Transistoren
der Anordnung 52 verbunden und direkt mit dem Eingang des
EXKLUSIV-ODER-Gatters 18 verbunden. Die Ströme L11, L12,
L13 und L14 werden mit Hilfe einer Spannungsquelle Vdd und einer
Stromquelle 57 und von jeweiligen PMOS-Transistoren 53, 54, 55, 56,
die parallel geschaltet sind, erzeugt, wobei die Source und das Gate
dieser Transistoren mit dem Anschlusspunkt zwischen der Spannungsquelle
und der Stromquelle 57 verbunden sind, wobei der Drain
dieser Transistoren abhängig
von der Größe der jeweiligen
Transistoren den entsprechenden Strom L11, L12, L13 und L14 liefert.
Der andere Anschluss der Stromquelle 57 ist mit Masse und
dem Gate eines NMOS-Transistors 58 verbunden,
dessen Source mit Masse verbunden ist und dessen Drain den Strom
Ld1 liefert.
-
Der
in 9 dargestellte Schaltkreis 6a hat den
Vorteil, dass die Widerstände,
deren Werte in Abhängigkeit
der Temperatur variieren, beseitigt und nur diejenigen Bauteile
zum Einsatz gebracht werden, die leicht in einen integrierten Schaltkreis
integriert werden können.