-
GEBIET DER ERFINDUNG
-
Die
Erfindung bezieht sich allgemein auf eine elektronische nicht-flüchtige Multi-Niveau-Speichervorrichtung,
die monolithisch in einem Halbleiter integriert ist und eine Schaltungsstruktur
zum Lesen von in dem Speicher enthaltenen Daten enthält.
-
Insbesondere
bezieht sich die Erfindung auf eine Schaltungsstruktur zum Erzeugen
einer Stromreferenz in einem nicht-flüchtigen Multi-Niveau-Speicher
und die folgende Beschreibung deckt diesen Anwendungsbereich nur
der Einfachheit der Erklärung halber
ab.
-
STAND DER TECHNIK
-
Wie
auf diesem technischen Gebiet gut bekannt ist, richten sich neueste
Entwicklungen in der Herstellung von nicht-flüchtigen Speichern, speziell Speichern
vom EPROM-, EEPROM- und Flash-Typ, auf eine Zunahme deren Speicherkapazität durch
die Verwendung von Multi-Niveau-Architekturen, das heißt, Speichermatrizen,
deren Zellen mehrere Logikzustände
speichern können.
-
Ein
einleitender vergleichender Überblick über die
Schaltungsstrukturen herkömmlicher Zwei-Niveau-Speicher
kann bei einem klareren Verständnis
der Aspekte dieser Erfindung behilflich sein.
-
Elektronische
Speichervorrichtungen weisen normalerweise mindestens eine Matrix
von in Reihen und Spalten angelegten Speicherzellen auf. Durch geeignetes
Vorspannen einer entsprechenden der Reihen oder Spalten kann Logikinformation
in jede Zelle geschrieben oder aus ihr gelesen werden.
-
Eine
typische Speicherzelle weist einen Feld-Effekt-Transistor mit einem
Steuer-Gate-Anschluss, einem Floating-Gate-Bereich, einem Source-Anschluss
und einem Drain-Anschluss auf. Ein Potentialbereich trennt die zwei
möglichen
Logikzustände
einer Zwei-Niveau-Speicherzelle – z. B. eine Logik "0", um eine programmierte Zelle anzuzeigen, und
eine Logik "1", um eine gelöschte Zelle
anzuzeigen.
-
Im
Betrieb wird die Speicherzelle zum Zweck der Unterscheidung des
informatorischen Inhalts einer nicht-flüchtigen Zwei-Niveau-Speicherzelle
mit einer Referenzzelle verglichen, die strukturell mit der Speicherzelle
identisch ist, aber keine Programmierschaltungen aufweist.
-
Die
Operation des Auswählens
einer Speicherzelle, um ihren Informationsinhalt zu lesen, besteht
in der Anlegung einer geeigneten Vorspannungsspannung an den Steuer-Gate-Anschluss
der Zelle. Wenn die Speicherzelle vorher programmiert wurde, dann
ist eine elektrische Ladung innerhalb ihres Floating-Gate-Bereichs
eingefangen und ist die Schwellenspannung der Zelle eine derartige,
dass ihr Strom unterhalb dem der Referenzzelle ist.
-
Auf
der anderen Seite ist, wenn die Zelle gelöscht wurde, keine Ladung innerhalb
ihres Floating-Gate-Bereichs eingefangen und kann der Zellenzustand
durch einen Vergleich unsymmetrischer Last identifiziert werden.
Folglich besteht ein am häufigsten
zum Lesen aus einem Flash-Typ von Speicherzelle verwendetes Verfahren
in dem Vergleich der Stromaufnahme der zu lesenden Zelle mit der
Stromaufnahme der Referenzzelle. Ein einfacher Komparator, bekannt
als Erfassungsverstärker,
wird verwendet, um den Vergleich auszuführen und ein entsprechendes
Ergebnis auszugeben.
-
Im
Fall einer Multi-Niveau-Speichervorrichtung werden nicht weniger
als 2n-1 Referenzen benötigt, um eine Zelle mit einer
n-Bit-Speicherkapazität zu
unterscheiden, wobei diese Referenzen in Abhängigkeit von dem angewendeten
Leseverfahren spannungs- oder stromorientiert sein können.
-
Als
ein Beispiel ist in dem
US-Patent
mit der Nummer 5 748 546 ein Verfahren des Standes der Technik
zum Bestimmen des Zustands einer n-Niveau-Speicherzelle beschrieben,
in dem die Schwellenspannung einer zu lesenden Zelle mit einer Mehrzahl
(n-1) von Referenzspannungen verglichen wird.
-
In
struktureller Hinsicht sind bei herkömmlichen Zwei-Niveau-EPROMs
die Referenzzellen und Speicherzellen der gleichen Matrix zugeordnet.
Jedoch ist diese Lösung
nicht leicht auf Multi-Niveau-Speicher auszuweiten, weil dies dazu
führen würde, dass
die erforderliche Fläche
mit der Anzahl von Bits zunimmt, und weil die Referenzzellen eines Multi-Niveau-Speichers
geeignet programmiert werden müssen.
-
Diese
Schwierigkeiten werden durch die Verwendung unterschiedlicher Referenzzellen
zum Lesen und Programmieren noch hervorgehoben. Tatsächlich könnte eine
Referenzleitung, die so viele Referenzzellen wie Matrixzellen beinhalten
würde, die
Referenzzellenlese- und/oder Programmierzeit in einem wesentlichen
Ausmaß beeinträchtigen.
Dies ist zum Beispiel der Fall bei der in
EP 0 978 844 offenbarten Lösung.
-
Eine
andere alternative Lösung
ist in
US 5 936 906 offenbart,
aber in diesem Dokument ist eine Referenzzellenanordnung mit den
Wortleitungen der Speichermatrix verbunden.
-
Das
dieser Erfindung zugrunde liegende technische Problem besteht darin,
eine Schaltungsstruktur bereitzustellen, durch die die Zellenzustände eines
Multi-Niveau-Speichers mit nur geringfügiger Auswirkung auf die erforderliche
Fläche
der Speichervorrichtung und die Referenzzellenlesegeschwindigkeit
bestimmt werden können.
-
ZUSAMMENFASSUNG DER ERFINDUNG
-
Das
Konzept hinter dieser Erfindung besteht darin, für jeden in einem bestimmten
Lesesektor enthaltenen Matrixblock eine entsprechende Anordnung zu
schaffen, die alle für
den Vergleich mit den ausgewählten
Matrixzellen erforderlichen Referenzzellen enthält.
-
Kurz
gesagt werden alle Referenzzellen in einer Sub-Matrix platziert,
die mit der Speicherzellenmatrix assoziiert ist. Auch werden verbindende
Pfade geschaffen, um eine echte Anpassung der Matrix und der Sub-Matrix
aufrecht zu erhal ten, ohne die Lesezugriffszeit zu beeinträchtigen.
-
Auf
der Basis dieses Konzepts wird das technische Problem durch eine
wie zuvor aufgezeigte und in den anhängenden Ansprüchen definierte
Schaltungsstruktur gelöst.
-
Die
Merkmale und Vorteile einer Schaltungsstruktur gemäß der Erfindung
werden aus der folgenden Beschreibung einer Ausführungsform davon offensichtlich,
die mittels eines nicht einschränkenden Beispiels
mit Bezug auf die beiliegenden Zeichnungen gegeben wird.
-
KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 zeigt
schematisch eine Schaltungsstruktur gemäß der Erfindung für eine elektrisch
programmierbare/löschbare
nicht-flüchtige
Speichervorrichtung, die eine Matrix von Speicherzellen enthält.
-
2 zeigt
schematisch eine Schaltungsstruktur gemäß der Erfindung für eine nicht-flüchtige Speichervorrichtung,
die eine Matrix von Multi-Niveau-Speicherzellen
enthält.
-
DETAILLIERTE BESCHREIBUNG
-
Mit
Bezug auf die Zeichnungen ist in schematischer Form eine Schaltungsstruktur
für eine nicht-flüchtige Speichervorrichtung,
die eine Matrix 2 von Speicherzellen 3 enthält, gemäß dieser
Erfindung allgemein bei 1 gezeigt.
-
Diese
Speichervorrichtung ist monolithisch in einem Halbleiter integriert
und ist elektrisch programmierbar/löschbar, wobei sie zum Beispiel
vom EEPROM- oder
vom Flash-Typ ist. Ferner kann diese Speichervorrichtung vom Einzel- oder vom Dualversorgungstyp
sein.
-
Die
folgenden Überlegungen
gelten jedoch sowohl für
andere Typen von EEPROM- oder Flash-Speichern als auch für EPROMs.
-
Die
Speichermatrix 2 ist in m Reihen oder Wortleitungen wl
und n Spalten oder Bitleitungen bl organisiert. Jede Zelle 3 weist
im Wesentlichen einen Floating-Gate-Transistor
mit einem Drain- und einem Source-Bereich auf, die in einem Halbleitersubstrat gebildet
und durch einen Kanalbereich getrennt sind. Das Floating-Gate ist
auf der Oberseite des Substrats gebildet und durch eine dünne Schicht
von Gate-Oxid davon isoliert. Ein Steuer-Gate ist durch eine dielektrische
Schicht kapazitiv mit dem Floating-Gate gekoppelt. Das Steuer-Gate
ist der Steueranschluss des Transistors und der Drain- und der Source-Anschluss
sind seine Leitungsanschlüsse.
-
Die
Matrix 2 von Speicherzellen 3 ist vorzugsweise
in mehrere elektrisch programmierbare Sektoren 6 unterteilt,
die als einzelne Bytes programmiert werden können. Um den Punkt zu erläutern, kann
die Matrix 2 in dem Diagramm aus 1 entweder
als ein Ganzes oder von einem gegebenen Sektor dargestellt betrachtet
werden. In 2 werden die Matrixsektoren 6 stattdessen
mit BLOCK0, ..., BLOCK7 bezeichnet.
-
Speicherzellen 3 in
derselben Wortleitung wl nutzen die Elektrizitätsleitung gemeinsam, die ihre
jeweiligen Steuer-Gates treibt, während Speicherzellen 3 in
derselben Bitleitung bl die Drain-Anschlüsse gemeinsam nutzen. Die Source-Anschlüsse der Speicherzellen 3 sind
alle mit einer Massereferenz verbunden.
-
Wenn
geeignete Spannungswerte an die Anschlüsse einer Speicherzelle 3 angelegt
werden, kann der Zustand der letzteren durch das Ändern der Ladungsmenge
in dem Floating-Gate geändert
werden. Die Operation des Speicherns von Ladung in das Floating-Gate
wird als "Programmierung" bezeichnet und besteht
im Vorspannen des Steuer-Gates und der Drain-Anschlüsse auf
einen vorherbestimmten Spannungswert, der über dem Potential des Source-Anschlusses
liegt.
-
Ein
Flashspeicher kann entweder sektorweise (Seitenmodus) oder byteweise
(Byte-Modus) programmiert werden. Im Seitenmodus werden alle Zellen
in derselben Matrixreihe gleichzeitig adressiert. Im Byte-Modus
wird ein einzelnes Byte der in derselben Reihe verfügbaren Mehrzahl
von Bytes adressiert.
-
Zum
Löschen
einer Flashspeicherzelle wird an ihren Source-Anschluss eine Spannung
angelegt, die ungefähr
gleich der Programmierspannung ist, wird ihr Drain-Anschluss floatend
gehalten und wird ihr Steuer-Gate entweder mit Masse oder mit einer negativen
Spannungsreferenz verbunden. Ähnlich wie
beim Programmieren kann eine Zelle in Einheiten von einzelnen oder
mehreren Sektoren gelöscht
werden.
-
Zum
Lesen wird die Stromaufnahme einer Speicherzelle 3 einfach
mit der einer Referenzzelle 4 verglichen, wobei die letztere
normalerweise eine 'jungfräuliche' Zelle mit der gleichen
Konstruktion wie der der Zelle 3 der Matrix 2 ist.
-
Die
Leseoperation, durch die eine Zelle 3 ausgewählt wird,
um ihren informatorischen Inhalt zu lesen, besteht in der Anlegung
einer geeigneten Vorspannungsspannung an den Steuer-Gate-Anschluss der
Speicherzelle. Wenn die Zelle 3 vorher programmiert wurde,
dann ist eine elektrische Ladung innerhalb ihres Floating-Gate-Bereichs
eingefangen und ist die Schwellenspannung der Zelle eine derartige, dass
ihr Drain-Stromfluss unterhalb dem der Referenzzelle 4 ist.
-
Auf
der anderen Seite ist, wenn die Zelle 3 gelöscht wurde,
keine Ladung innerhalb ihres Floating-Gate-Bereich eingefangen und
leitet die Zelle einen größeren Drain-Source-Strom
als die Referenzzelle 4.
-
Vorteilhafterweise
sind in dieser Erfindung die Referenzzellen 4 zum Vergleich
mit den Zellen 3 der Matrix 2 während einer
Lesephase in einer Sub-Matrix 5 enthalten, die strukturell
von der Speichermatrix 2 unabhängig ist.
-
Die
Sub-Matrix 5 von Referenzzellen 4 ist in ihrer
Konstruktion der Matrix 2 von Speicherzellen 3 ähnlich.
Kurz gesagt nutzen die Referenzzellen 4 in derselben Wortleitung
wlref auch die elektrische zum Treiben ihrer jeweiligen Steuer-Gates
verwendete Leitung gemeinsam und haben die Referenzzellen 4 in
derselben Bitleitung blref ihre Drain-Anschlüsse gemeinsam.
-
Es
versteht sich, dass Leitungspfade dafür vorgesehen sind, die Matrix 2 und
die Sub-Matrix 5 miteinander zu verbinden.
-
Genauer
erstrecken sich die Bitleitungen blref der Sub-Matrix 5 von
Referenzzellen 4 kontinuierlich in die Speicherzellenmatrix 2.
Diese sich in die Matrix 2 erstreckenden Bitleitungen blref
werden als Dummy-Bitleitungen bezeichnet.
-
Geeigneterweise
wird die kapazitive Gesamtladung der Dummy-Bitleitungen effektiv
durch als Dummy-Zellen bezeichnete Mehrfachzellen 7 kompensiert,
die mit den Dummy-Bitleitungen blref in der Matrixstruktur 2 verbunden
sind.
-
Die
jeweiligen Source-Anschlüsse
dieser Dummy-Zellen 7 werden im Gegensatz zu den Speicherzellen 3 in
der Matrix 2 floatend und nicht masseverbunden gehalten.
-
Folglich
würde das
Auswählen
irgendeiner der Wortleitungen wl der Speichermatrix 2 tatsächlich keine
Aktivierung von Dummy-Zellen 7 beinhalten, da letztere
nie leitend sind.
-
In
der Praxis werden während
einer Lesephase eine zu lesende Matrixzelle 3 und eine
entsprechende Dummy-Zelle 7 gleichzeitig ausgewählt, wobei
sich die Dummy-Zelle verhält,
als ob sie vollständig
geschrieben worden wäre.
Auf diese Weise werden die kombinierten kapazitiven Gewichtungen der
Gate- und Sperrschichtkapazitäten
sowohl der Dummy-Zelle 7 als auch deren Bitleitung berücksichtigt,
was eine genaue Anpassung an die Matrixzellen 3 fördert.
-
Jedoch
sollten die Referenzzellen 4 als außerhalb der Matrix 2 und
mit entsprechenden zusätzlichen,
immer auswählten
Wortleitungen wlref assoziiert betrachtet werden.
-
Es
ist so, als ob die Sub-Matrix 5 von Referenzzellen 4 mit
einer Sub-Matrix 8 von getrennten Dummy-Zellen 7 verbunden
wäre.
-
Es
mag dem Fachmann in den Sinn kommen, einige redundante Referenzwortleitungen
hinzuzufügen,
um für
den Fall, dass eine dieser Zellen beschädigt wird, ein Minimum an Redundanz
für die Referenzzellen 4 zu
schaffen. Tatsächlich
würde die Beschädigung einer
einzelnen Referenzzelle 4 ausreichen, um die Betriebsfähigkeit
der ganzen Speichervorrichtung zu beeinträchtigen.
-
Eine
modifizierte Ausführungsform
wird jetzt mit Bezug auf das in 2 gezeigte
Beispiel beschrieben, das für
eine Speichervorrichtung mit Multi-Niveau-Speicherzellen 3' geeignet ist.
-
2 zeigt
schematisch eine Mehrzahl von Matrixsektoren 6, wobei mit
jedem eine entsprechende Sub-Matrix 5' von Referenzzellen 4' assoziiert
ist.
-
Folglich
ist die Sub-Matrix 5' von
Referenzzellen 4' für jeden
gelesenen Sektor BLOCK0, ..., BLOCK7 dupliziert.
-
Jeder
Sektor 6 kann zwei oder mehr Ausgänge O0; O1; ...; Oi, Oi + 1
haben, abhängig
von der Anzahl von in der Basiszelle 3' gespeicherten Bits. Deren Ausgaben
werden natürlich
von einem mit jedem Sektor 6 der Zellenmatrix assoziierten
Leseverstärkerblock
oder Erfassungsverstärker
SA erzeugt.
-
2 stellt
den Fall einer Multi-Niveau-Speichervorrichtung mit einer Zwei-Bit-Zelle 3' dar. Die Referenzzellen 4' sind mit jedem
Sektor assoziiert, um alle Arten von Asymmetrie entlang des Leitungspfads,
der das Lesen der Speicherzellen 3 erlaubt, zu vermeiden.
Tatsächlich
wäre, wenn
eine einzelne Matrix von Referenzzellen 4' angeordnet wäre, um durch die Duplizierung
von Referenzströmen
oder -spannungen der gesamten Matrix von Speicherzellen 3' zu dienen,
die Referenzzellenmatrix auf Grund einer unvermeidlichen Fehlanpassung
der Leseoperation außerstande,
echte Duplikate zu schaffen. Bei Multi-Niveau-Zellen sollte die Leseoperation so genau
wie möglich
sein.
-
Die
Schaltungsstruktur dieser Erfindung löst das technische Problem und
bietet eine Anzahl von Vorteilen, an vorderster Stelle den, dass
sie eine optimale Anpassung der Matrix und der Referenzzellen schafft.
Und dies mit einem bloßen
Minimum von eingenommener Fläche
und Schaltungskomplexität.
-
Ferner
wird die Lesezugriffszeit für
jeden zu lesenden Matrixsektor im Wesentlichen gleich gehalten.
-
Es
sollte zu verstehen sein, dass innerhalb des Umfangs der folgenden
Ansprüche
von einem Fachmann Änderungen
und Modifikationen der Schaltungsstruktur dieser Erfindung vorgenommen werden
können.