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Die
Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiteranordnung,
die einen Halbleiterkörper
aus Silizium enthält,
der auf einer Fläche
einen Feldeffekttransistor mit einer isolierten Gate-Elektrode aufweist,
bei dem die Fläche
des Halbleiterkörpers
mit einer Gate-Isolierschicht überzogen
wird, auf die eine Siliziumschicht aufgebracht wird, auf der eine Ätzmaske
gebildet wird, die die Gate-Elektrode definiert, wonach die Gate-Elektrode aus
der Siliziumschicht durch Ätzen
gebildet wird, wonach neben der Gate-Elektrode dotierte Regionen durch
Implantieren von Ionen auf der Fläche des Halbleiterkörpers gebildet
werden, welche Regionen eine Source-Region und eine Drain-Region
des Transistors bilden, wonach in einem nächsten Schritt eine Metallschicht
aufgebracht wird, die einen Kontakt mit den Source- und Drain-Regionen
in dem Halbleiterkörper
und mit einer oberen Fläche
der Gate-Elektrode bildet und die von den Seitenwänden der Gate-Elektrode
durch eine dazwischen liegende Isolierschicht getrennt ist, die
die Seitenwände
der Gate-Elektrode bedeckt, wonach durch Beheizen Silizid-Kontakte
an Orten gebildet werden, an denen die Metallschicht das Silizium
berührt,
und anschließend
nicht umgewandelte Teile der Metallschicht durch selektives Ätzen entfernt
werden.
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Ein
solches Verfahren ist unter anderem in dem Patendokument
US-A 5.753.557 beschrieben worden.
Bei der Herstellung von integrierten Schaltungen werden sowohl die
gebildeten Source- und Drain-Regionen als auch die Gate-Elektrode üblicherweise
mit Kontakten niedriger Impedanz aus einer Metall-Silizium-Legierung versehen,
die nachfolgend als Silizid bezeichnet wird. Die Bildung dieser Silizid-Kontakte
findet üblicherweise
in selbstausrichtender Weise statt durch Aufbringen eines geeigneten
Metalls, wie Ti, über
die gesamte Fläche
und anschließendes
Durchführen
eines Aufheizschrittes. An den Stellen, an denen das Ti das Silizium
direkt berührt,
wie in den Source- und Drain-Regionen des Transistors und auf den
Gate-Elektroden, die üblicherweise
aus dotiertem Polysilizium hergestellt werden, wird das Titan in
Silizid umgewandelt. An der Stelle, an der das Titan das Silizium
nicht berührt,
wie oberhalb des Feldoxids oder ober halb von Nut-Isolationen und
auf durch Distanzstücke
bedeckten Seitenflächen
der Gate-Elektrode, wird das Titan nicht umgewandelt. Das nicht
umgewandelte Titan kann in einem selektiven Ätzschritt entfernt werden.
In der Praxis wurde festgestellt, dass dies häufig zu einem Kurzschluss zwischen
der Source-Region und/oder der Drain-Region einerseits und der Gate-Elektrode andererseits über eine
Verbindung entlang der Distanzstücke
führt.
In der Literatur wird dieses Phänomen
häufig
als „Überbrücken (bridging)" bezeichnet. Um diesen
Kurzschluss auszuschließen,
wurde bereits in dem vorstehend genannten Patentdokument
US-A 5.753.557 vorgeschlagen,
die Distanzstücke auf
der Gate-Elektrode
so weit wie die obere Fläche der
Gate-Elektrode zu verlängern,
so dass der Abstand zwischen den Silizid-Kontakten vergrößert wird.
Ein Nachteil dieses Verfahrens besteht unter anderen darin, dass
der Kontakt auf der Gate-Elektrode
in seiner Größe reduziert
und somit der Eingangswiderstand des Transistors vergrößert wird. Darüber hinaus
erfordert dieses Verfahren einen verhälnismäßig kritischen Ätzschritt,
um die den Kontakt der Gate-Elektrode definierende Maske herzustellen.
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Der
Erfindung liegt die Aufgabe zugrunde, unter anderem ein Verfahren
vorzuschlagen, bei dem „Überbrücken" ausgeschlossen wird,
ohne die Kontaktwiderstände
zu erhöhen
und ohne zusätzliche
kritische Verfahrensschritte zu erfordern. Um dies zu erreichen,
ist ein Verfahren der am Anfang genannten Art gemäß der Erfindung
dadurch gekennzeichnet, dass die Implantation von Ionen bei Vorhandensein der Ätzmaske
auf der Gate-Elektrode und in einem derartigen Winkel zu der Normalen
zu der Fläche
des Halbleiterkörpers
erfolgt, dass auf eine Seitenwand der Ätzmaske auftreffende Ionen
in Richtung auf die Fläche
des Halbleiterkörpers
gestreut werden und Sub-Regionen in den Source- und Drain-Regionen neben der
Gate-Elektrode bilden, wobei die Sub-Regionen eine höhere Dotierungsdichte
als Teile der Source- und Drain-Regionen haben, die sich in einem
größeren Abstand
von der Gate-Elektrode befinden, dass danach durch Mittel zur thermischen
Oxidation auf den Source- und Drain-Regionen eine Oxidschicht gebildet
wird, die eine größere Dicke
auf den Sub-Regionen hat als an den erwähnten, sich in einem größeren Abstand
von der Gate-Elektrode befindlichen Teilen der Source- und Drain-Regionen, dass
danach anschließend
ein Ätzschritt
durchgeführt
wird, in dem die Oxidschicht auf den weiter entfernten Teilen der
Source- und Drain-Regionen vollständig entfernt wird und die
Oxid schicht auf den Sub-Regionen nur über einen Teil der Dicke entfernt wird,
so dass über
den Sub-Regionen eine Oxidschicht verbleibt, und dass in einem nachfolgenden Schritt
die Metallschicht aufgebracht wird, die auf den weiter entfernten
Teilen mit der Fläche
des Halbleiterkörpers
Kontakt herstellt und an den Orten der Sub-Regionen von der Fläche durch
die Oxidschicht getrennt ist. Die Erfindung macht Gebrauch von dem an
sich bekannten Phänomen,
dass bei der Oxidation von Silizium die Oxidationsrate mit der Dotierungskonzentration
zunimmt (siehe z. B.
US 4 635
344 ). Als Resultat der Ionen-Streuung an der Maske ist
die Dotierungs-Konzentration in kleinen Bereichen in der Nähe der Gate-Elektrode zusätzlich erhöht, so dass bei
einer Oxidation ein dickeres Oxid über diesen Bereichen wächst und
während
des Silizid-Bildungsprozesses ein zusätzliches Distanzstück bildet.
Diese Distanzstücke
werden in einfacher und selbstausrichtender Weise ohne zusätzliche
Verfahrensschritte erzielt.
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Vorteilhafte
Ausführungsformen
des Verfahrens gemäß der Erfindung
sind in den abhängigen Ansprüchen beschrieben.
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Diese
und andere Aspekte der Erfindung gehen aus den nachfolgend beschriebenen
Ausführungsformen
hervor.
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In
den Zeichnungen zeigen die 1 bis 8 eine
Schnittansicht eines Feldeffekttransistors, der unter Benutzung
eines Verfahrens gemäß der Erfindung
hergestellt wurde, in den verschiedenen Stufen des Herstellverfahrens.
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Nachfolgend
erfolgt eine Beschreibung eines Verfahrens gemäß der Erfindung anhand eines
Beispiel zur Herstellung einer nicht-flüchtigen Speicherzelle, die
einen n-Kanal-Feldeffekttransistor mit einem Floating-Gate enthält. Natürlich kann
ein Verfahren gemäß der Erfindung
auch dazu benutzt werden, sowohl gewöhnliche n-Kanal- oder p-Kanal-Feldeffekttransistoren
als auch integrierte Schaltungen mit Transistoren beider Leitfähigkeitstypen
herzustellen. Es wird weiter bemerkt, dass in erster Linie Verfahrensschritte
beschrieben werden, die sich spezifisch auf die Erfindung beziehen. Übliche Verfahrensschritte,
wie Anti-Punch-Through-Implantierung,
die als Standard-Verfahrensschritte für die Erfindung nicht wichtig
sind, werden nicht beschrieben.
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Es
wird begonnen mit einem Halbleiterkörper 1 aus Silizium
mit einem Flächenbereich 3 einer
ersten Leitfähigkeitstype,
im vorliegenden Beispiel der p-Type, welcher Flächenbereich an eine Fläche 2 angrenzt.
In dem Flächenbereich 3 wird
eine aktive Region in üblicher
Weise definiert, zum Beispiel durch dickes Feldoxid, das in der
Zeichnung nicht gezeigt ist, entlang dem Umfang der aktiven Region.
Alternativ ist es natürlich
möglich,
eine Nut-Isolierung entlang des Umfanges der aktiven Region aufzubringen. Die
Fläche 2 der
aktiven Region wird zum Beispiel durch thermische Oxidation mit
einer Oxidschicht 5 überzogen,
die eine Dicke von zum Beispiel 11 nm hat und die Gate-Isolierung
des herzustellenden Floating-Gate-MOS-Transistors bildet. Auf diese Oxidschicht
wird in üblicher
Weise eine polykristalline oder amorphe Siliziumschicht 6 aufgebracht,
die eine Dicke von zum Beispiel 0,2 μm hat und in situ oder in einem
späteren
Schritt p-dotiert
wird. Auf der Schicht 6 wird eine Maske aus einer Photoresist-Schicht 7 gebildet,
die die Floating-Gate-Elektrode des MOS-Transistors definiert. Die
Maske 7 kann direkt auf der Schicht 6 gebildet
werden. Vorzugsweise wird die Schicht 6 jedoch zuerst mit
einer Schicht 4 aus Siliziumoxid oder Siliziumoxidnitrid
versehen und danach wird die Maske 7 auf der Schicht 4 aufgebracht. 1 zeigt
die Anordnung bei dieser Stufe des Herstellverfahrens.
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Die
unmaskierten Teile der Schicht 4 und der Schicht 6 (nachfolgend
kurz als Vielfachschicht bezeichnet) werden in üblicher Weise durch Ätzen entfernt
und es entsteht hierdurch das Floating-Gate oder die Gate-Elektrode 8 (2).
Die nicht bedeckten Teile der Oxidschicht 5 können ebenfalls
entfernt werden, wie in 2 gezeigt, aber dies ist nicht
erforderlich. Falls gewünscht,
können
diese Teile der Oxidschicht 5 in einem späteren Schritt
entfernt werden. Im Unterschied zu üblichen Verfahren wurde die Maske 7 noch
nicht entfernt.
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In
einem nächsten
Schritt, siehe 3, werden As-Ionen implantiert,
was durch Linien 9 angedeutet wird. Die Ionen werden in
einem Winkel θ,
in diesem Beispiel von 7 Grad, gegenüber der Normalen 10 zu der
Fläche
implantiert. Die Implantationsenergie beträgt zum Beispiel 60 keV. Es
wurde festgestellt, dass unter diesen Bedingungen die auf die Maske 7 auftreffenden
As-Ionen in Richtung der Fläche 2 gestreut
werden. In den an das Floating-Gate 8 angrenzenden Regionen 11a werden
nicht nur As-Ionen direkt implantiert, wie im Fall der benachbarten
Regionen 11b, sondern zusätzlich auch die Ionen, die
durch die Maske 7 gestreut werden. Als Resultat erhalten
die Regionen 11a eine höhere
Dotierungskonzentration als die zu bildenden Regionen 11b der
Source- und Drain-Regionen
des Transistors. Nach der Implantation wird die Maske 7 entfernt.
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In
einem anschließenden
Schritt wird die Temperatur in einer oxidierenden Umgebung für 10 Minuten
auf etwa 800°C
erhöht.
Auf der Fläche
des Halbleiterkörpers
wird eine Siliziumoxidschicht von ungleichmäßiger Dicke gebildet, die aus
einer verhältnismäßig dünnen Schicht 14 mit
einer Dicke von 40 nm über
den weniger stark dotierten Regionen 12a und 13a der
Source- bzw. Drain-Regionen und einer verhältnismäßig dicken Schicht 15 mit
einer Dicke von etwa 80 nm über
den höher
dotierten Regionen 12b und 13b der Source- und
Drain-Regionen besteht (4). Zur gleichen Zeit wird auf
den Seitenflächen
des Poly-Gate 8 eine Oxidschicht 16 gebildet.
Die obere Fläche
des Gate 8 wird gegen Oxidation maskiert durch die Oxidnitrid-Schicht 4,
die nach dem Oxidationsschritt selektiv entfernt werden kann. Durch
anisotropes Ätzen
wird die verhältnismäßig dünne Oxidschicht 14 über den
Sub-Regionen 12a und 13a entfernt. Wegen der Unterschiede
zwischen den Oxidschichten 14, 15 kann der Ätzschritt in
solcher Weise ausgeführt
werden, dass die höher dotierten
Regionen 12b und 13b mit Oxid 15 bedeckt bleiben.
Anschließend
wird das Floating-Gate 8 mit einer dünnen Interpoly-Isolierschicht 17 bedeckt,
die zum Beispiel durch eine Oxid-Nitrid-Oxid-Schicht gebildet wird. Das Ganze wird
mit einer zweiten Vielfachschicht 18 überzogen und anschließend dotiert. 5 zeigt
diesen Schritt des Verfahrens.
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In üblicher
Weise wird die Vielfachschicht 18 mit einem Muster versehen,
um das Steuer-Gate 19 zu bilden. Die Seitenwände des
Steuer-Gate werden mit Oxid-Distanzstücken 20 versehen.
Das Oxid über den
Regionen 12a und 13a wird entfernt, während die
Regionen 12b und 13b mit dem Oxid 15 bedeckt bleiben
(6).
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In
einem nächsten
Schritt (7) wird eine Metallschicht 21,
zum Beispiel aus Ti, in einer Dicke von zum Beispiel etwa 30 nm
aufgebracht. Diese Schicht 21 kontaktiert hauptsächlich die
Regionen 12a und 13a der Source- und Drain-Regionen sowie die
obere Fläche
des Steuer-Gate 19 und ist von den Regionen 12b und 13b neben
der Gate-Elektrode 8 durch die Oxidschichten 15 und
von den Seitenwänden
des Steuer-Gate 19 durch die Distanzstücke 20 getrennt.
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Durch
Beheizen mit einer Temperatur von zum Beispiel 700°C wird Titan,
das Silizium berührt, in
eine Titan-Silizium-Legierung umgewandelt, während das verbleibende Titan,
das Siliziumoxid berührt,
keine Legierung bildet. Durch selektives Ätzen kann das nicht legierte
Titan entfernt werden, was den in 8 gezeigten
Schritt zur Folge hat. Die Source-Region 12 und die Drain-Region 13 werden mit
einem Silizid-Kontakt 22 bzw. 23 versehen, die sich
hauptsächlich über die
Regionen 12a bzw. 13a erstrecken, die sich im
Abstand von der Gate-Elektrode
befinden. Das Steuer-Gate 19 wird ebenfalls mit einem Silizid-Kontakt 24 versehen,
der sich quer über die
Breite der Gate-Elektrode erstreckt. Ein Kurzschluss zwischen den
Silizid-Kontakten 22 und 23 einerseits und dem
Silizid-Kontakt 24 andererseits wird durch die vorhandenen
Oxidschichten 15 vermieden, die in selbst ausrichtender
Weise hergestellt werden.
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Wie
aus dem Vorstehenden klar hervorgeht, kann die Breite der Regionen 12b und 13b und
somit die der Oxidschichten 15, unter anderem durch den Implantationswinkel θ, die Dicke
der Photoresist-Schicht 7 und der Vielfachschicht 6 sowie
durch die Energie und Art der implantierten Ionen eingestellt werden.
Es wurde festgestellt, dass bei einem Implantationswinkel von 7
Grad und einer üblichen Dicke
der Vielfachschicht (etwa 250 nm) und der Photoresist-Schicht 7 (etwa
1,35 μm)
Oxidschichten mit einer Breite von etwa 300 nm erhalten werden.
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Vorstehend
wurde die Erfindung anhand einer nicht flüchtigen Speicherzelle beschrieben.
Es ist klar, dass die Erfindung auch auf einfache Weise zur Herstellung
eines MOS-Transistors benutzt werden kann, der als aktives Element
einen Teil einer elektronischen Schaltung bildet.
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Es
ist selbstverständlich,
dass dem Fachmann viele Variationen möglich erscheinen. Zum Beispiel
kann die Breite der Oxid-Distanzstücke 15 innerhalb bestimmter
Grenzen durch die Höhe
der Photoresist-Schicht 7, den Implantationswinkel θ, die Implantationsenergie
und die benutzte Verunreinigung eingestellt werden. Das Verfahren
kann nicht nur für
die Herstellung von n-Kanal-Transistoren, sondern auch für die Herstellung
von p-Kanal-Transistoren benutzt werden.