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Bereich der Erfindung
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Die
vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung,
und insbesondere einen dynamischen Direktzugriffspeicher (DRAM,
Dynamic Random Access Memory) zum Durchführen eines Auffrischungsvorgangs
zum Nachladen gespeicherter Daten.
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Hintergrund der Erfindung
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Halbleiterspeichervorrichtungen
werden grob in dynamische Direktzugriffspeicher (DRAM) und statische
Direktzugriffspeicher (SRAM, Static Random Access Memory) klassifiziert.
In einem SRAM ist durch vier Transistoren eine Zelleinheit implementiert,
die einen Latching-Mechanismus (Verklinkung) bildet. Die gespeicherten
Daten sind nicht flüchtig,
es sei denn, die Energiezufuhr wird unterbrochen. Daher ist kein
Auffrischungsvorgang notwendig. Bei einem DRAM ist eine Zelleinheit
jedoch durch einen Transistor und einen Kondensator implementiert,
und Daten werden im Kondensator gespeichert. Ein auf einem Halbleitersubstrat
ausgebildeter Kondensator kann nicht vollständig von peripheren Schaltungen
isoliert sein, was aufgrund von Streustrom bei in einer Speicherzelle
gespeicherten Daten Schäden
verursachen kann. Daher ist ein Auffrischungsvorgang zum periodischen
Nachladen der in der Speicherzelle gespeicherten Daten erforderlich.
Ein Auffrischungsvorgang einer Halbleiterspeichervorrichtung wird
durchgeführt,
während
interne Adressen von einem extern aufgegebenen Befehlssignal sequentiell
verändert
werden.
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Gemäß der jüngsten Trends
bei hochintegrierten Halbleiterspeichervorrichtungen mit hoher Kapazität, sind
eine Mehrzahl von Speicherbänken
in einem Speicherchip eingebracht. Jede Speicherbank ist in der
Lage, eine bestimmte Datenmenge auszugeben. DRAMs, die in jüngst entwickelten
Systemen installiert sind, darunter schnurlose Telefone, Datenbanken,
Pentium-Computer kombiniert mit persönlichen Datenassistenten(PDA,
Personal Data Assistance)-Systemen, verwenden überwiegend Speicherbänke bei
der Datenkommunikation, während
sie nur spezifische Speicherbänke
zum Speichern von Daten verwenden, die für das System in einem Standby-Modus
notwendig sind. Zur Implementierung von PDA-Systemen ist es notwendig,
den Energieverbrauch zu minimieren.
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1 ist
ein Blockdiagramm von Schaltungen, die einen Selbstauffrischungsvorgang
bei einem herkömmlichen
DRAM betreffen. Bei dieser Beschreibung wird zum Zwecke der deutlicheren
Darstellung, ein DRAM mit vier Speicherbänken 101_i (i ist
eine ganze Zahl von 1 bis 4) dargestellt. In 1 sind Teile,
die den Selbstauffrischungsvorgang betreffen, schematisch gezeigt,
während
Teile, die nicht den Selbstauffrischungsvorgang betreffen, nicht
gezeigt sind.
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Die
jeweiligen Speicherbänke 101_i weisen
eine Mehrzahl von Speicherzellen auf, die in Spalten und Zeilen
angeordnet sind. Zeilendecoder 103_i definieren Zeilenadressen
in der entsprechenden Speicherbank. Spaltendecoder 105_1 und 105_2 definieren
Spaltenadressen in der entsprechenden Speicherbank. Ein Auffrischungseintrittsdetektor 107 erfasst
den Eintritt in einen Selbstauffrischungsvorgang, so dass ein Auffrischungsinstruktionssignal
PRFH erzeugt wird. Ein interner Adressgenerator und ein Zählwerk 109 erzeugen spontan
Abzähladressen
FRA1 bis FRAn für
einen Selbstauffrischungsvorgang, wobei die internen Adressen sequentiell
verändert
werden. Ein Schalter 111 empfängt externe Adressen A1 bis
An im Normalmodus und empfängt
die Abzähladressen
FRA1 bis FRAn in einem Auffrischungsmodus, so dass diese zu den
Zeilendecodern 103_i als interne Adressen RA1 bis RAn übermittelt
werden.
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Der
Selbstauffrischungsvorgang wird auf folgende Weise ausgeführt. Eine
Halbleiterspeichervrorrichtung tritt in Reaktion auf ein extern
eingegebenes Befehlssignal in einen Selbstauffrischungsmodus ein.
Dann werden Zeilenadressen in bestimmten Intervallen sequentiell
erhöht
oder vermindert. Wortleitungen einer Speicherzelle werden sequentiell
durch Verändern
der Zeilenadressen ausgewählt.
Die im Kondensator akkumulierte Ladung, die der ausgewählten Wortleitung
entspricht, wird durch einen Leseverstärkter verstärkt und dann erneut im Kondensator
gespeichert. Durch einen solchen Auffrischungsvorgang werden die
gespeicherten Daten verlustfrei gehalten. Der Selbstauffrischungsvorgang
verbraucht eine hohe Strommenge beim Leseverstärken der im Kondensator gespeicherten
Daten.
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Bei
dem in 1 gezeigten herkömmlichen DRAM wird ein Selbstauffrischungsvorgang
in Bezug auf alle Speicherbänke
durchgeführt.
Mit anderen Worten, selbst wenn Daten nur in einer spezifischen
Speicherbank gespeichert sind, wird der Selbstauffrischungsvorgang
bei allen Speicherbänken
durchgeführt.
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Ebenso
werden, obwohl ein interner Spannungsgenerator 113_i (i
ist eine ganze Zahl von 1 bis 4) mit einem Back-Bias-Spannungsgenerator
oder einem internen Energiezufuhrspannungsgenerator allgemein für jede Speicherbank
vorhanden ist, sie alle in einem Auffrischungsvorgang betrieben.
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Wie
oben beschrieben führt
der herkömmliche
DRAM einen Selbstauffrischungsvorgang in Bezug auf alle Speicherbänke durch,
was zu einem unnötigen
Stromverlust führt.
Ebenso werden, wenn ein Selbstauffrischungsmodus beginnt, alle internen
Spannungsgeneratoren für
jede Speicherbank betrieben, wodurch der Stromverlust weiter erhöht wird.
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US 5798976 offenbart einen
DRAM. In einem normalen Betriebsmodus werden eine Mehrzahl von Speichermatten
des DRAM gleichzeitig ausgewählt.
Bei einem Auffrischungsvorgang wird Auffrischung gleichzeitig bei
einer Mehrzahl von Speicherunteranordnungen in einer der Speichermatten
bewirkt. Es ist daher ein Steuersignal für nur eine der Speichermatten
erforderlich, wodurch der Stromverbrauch bei einem Datenhaltemodus
reduziert wird.
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Zusammenfassung der Erfindung
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Gemäß der vorliegenden
Erfindung wird ein DRAM zur Verfügung
gestellt, der eine Mehrzahl von Speicherbänken mit einer Mehrzahl von
Speicherzellen beinhaltet, die in Spalten und Zeilen angeordnet
sind, wobei der DRAM in der Lage ist, in einem Selbstauffrischungsmodus
selektiv Daten aufzufrischen, die in jeder Speicherbank gespeichert
sind, wobei der DRAM umfasst: eine Mehrzahl von Zeilendecodern zum
Auswählen von
Wortleitungen der Speicherzellen der Speicherbänke; einen Adressgenerator
zum Erzeugen interner Adressen, die bei einem Selbstauffrischungsmodus
sequentiell variieren; eine Auffrischungsbankbezeichnungsschaltung
zum Erzeugen von Auffrischungsbankbezeichnungssignalen zum Bezeichnen
einer Speicherbank, die aufgefrischt werden soll; und einen Bankauswahldecoder
zum Bezeichnen einer oder mehrerer Speicherbänke, die durch die Auffrischungsbankbezeichnungssignale
aufgefrischt werden sollen, und Zuführen von Auffrischungsadressen
zu den Zeilendecodern entsprechend der bezeichneten Speicherbänke gemäß der Information
der internen Adressen, dadurch gekennzeichnet, dass die Auffrischungsbankbezeichnungsschaltung
umfasst: eine Auffrischungssteuerung zum Erzeugen von Auffrischungssteuersignalen
in Reaktion auf ein bestimmtes externes Adressensignal zum Steuern
einer Auswahl von Speicherbänken,
die aufgefrischt werden sollen; und einen Decoder zum Decodieren
der Auffri schungssteuersignale zum Erzeugen der Auffrischungsbankbezeichnungssignale.
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Bei
der vorliegenden Erfindung wird ein Selbstauffrischungsvorgang in
Bezug auf nur eine ausgewählte
Speicherbank oder Speicherbänke,
in denen Daten gespeichert sind, durchgeführt, statt alle Speicherbänke aufzufrischen
wie beim herkömmlichen
DRAM, wodurch Stromverlust minimiert wird. Ebenso wird nur der interne
Spannungsgenerator betrieben, der der Speicherbank entspricht, bei
der der Auffrischungsvorgang durchgeführt wird, wodurch der Stromverlust
weiter reduziert wird.
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Kurze Beschreibung der Zeichnungen
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Beispiele
der vorliegenden Erfindung werden nun ausführlich mit Bezug zu den begleitenden
Zeichnungen beschrieben, in denen:
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1 ein
Blockdiagramm ist, das Schaltungen darstellt, die einem Auffrischungsvorgang
bei einem herkömmlichen
DRAM zugeordnet sind;
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2 ein
Blockdiagramm ist, das Schaltungen darstellt, die einem Auffrischungsvorgang
bei einem DRAM zugeordnet sind, der selektiv einen Selbstauffrischungsvorgang
für jede
Speicherbank durchführen kann,
gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung;
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3 ein
detailliertes Schaltungsdiagramm ist, das den in 2 gezeigten
Auffrischungseintrittsdetektor darstellt;
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4 ein
Taktdiagramm verschiedener in 3 gezeigter
Signale darstellt;
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5 ein
Schaltungsdiagramm ist, das den in 2 gezeigten
Schalter darstellt;
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6 ein
Schaltungsdiagramm ist, das die in 2 gezeigte
Auffrischungssteuerung darstellt, in der ein Auffrischungssteuerungssignal
von einer externen Adresse erzeugt ist;
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7 ein
Schaltungsdiagramm eines anderen Beispiels der in 2 gezeigten
Auffrischungssteuerung darstellt, in der ein Auffrischungssteuerungssignal
von einer Steuersicherung gesteuert ist;
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8 ein
anderes Schaltungsdiagramm der in 2 gezeigten
Auffrischungssteuerung darstellt;
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9 ein
detailliertes Schaltungsdiagramm des in 2 gezeigten
Decoders darstellt;
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10 ein
Schaltungsdiagramm des in 2 gezeigten
Bankauswahldecoders darstellt, in dem eine Bank durch ein Auffrischungsbankbezeichnungssignal
ausgewählt
wird;
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11 ein
detailliertes Schaltungsdiagramm des in 10 gezeigten
Predecoders ist;
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12 ein
anderes detailliertes Schaltungsdiagramm eines der in 10 gezeigten
Predecoder ist;
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13 ein
anderes Schaltungsdiagramm des in 2 gezeigten
Bankauswahldecoders darstellt, in dem die Anzahl an aufgefrischten
Bänken
veränderlich
gesteuert werden kann; und
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14 ein
Schaltungsdiagramm des in 2 gezeigten
internen Spannungsgenerators ist.
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Ausführliche Beschreibung
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2 ist
ein Blockdiagramm, das Schaltungen darstellt, die einem Auffrischungsvorgang
bei einem DRAM zugeordnet sind, der selektiv einen Selbstauffrischungsvorgang
für jede
Speicherbank, gemäß einer bevorzugten
Ausführungsform
der vorliegenden Erfindung, durchführen kann.
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Mit
Bezug zu 2 weist der DRAM, der selektiv
einen Selbstauffrischungsvorgang für jede Speicherbank durchführen kann,
gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung eine Mehrzahl von Speicherbänken auf.
In der Beschreibung wird zum Zwecke der deutlicheren Darstellung
ein DRAM mit vier Speicherbänken 201_i (i
ist eine ganze Zahl von 1 bis 4) als Beispiel beschrieben.
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Die
jeweiligen Speicherbänke 201_i weisen
eine Mehrzahl von Speicherzellen auf, die in Spalten und Zeilen
angeordnet sind. Zeilendecoder 230_i, die so angeordnet
sind, dass sie den jeweiligen Speicherbänken entsprechen, bezeichnen
Zeilenadressen in den entsprechenden Speicherbänken. Zum Beispiel wählt der
Zeilendecoder 203_1 eine Zeilenadresse in der Speicherbank 201_1.
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Spaltendecoder 205_1 und 205_2 bezeichnen
Spaltenadressen in den jeweiligen Speicherbänken. Zum Beispiel wählt der
Spaltendecoder 205_1 Spaltenadressen in den Speicherbänken 201_1 und 201_2.
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In
Reaktion auf einen Eintritt in einen Selbstauffrischungsmodus erzeugt
ein Auffrischungseintrittsdetektor 207 ein Auffrischungsinstruktionssignal
PRFH. Mit anderen Worten, wenn der Selbstauffrischungsmodus beginnt,
wird das Auffrischungsinstruktionssignal PRFH in ein logisch "hohes" Niveau aktiviert.
Die Struktur und Funktionsweise des Auffrischungseintrittsdetektors 207 werden
später
ausführlich
mit Bezug zu 3 beschrieben.
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Ein
interner Adressgenerator und ein Zählwerk 209 erzeugen
Impulse für
jede vorgegebene Periode in einem Selbstauffrischungsvorgang und
erzeugen Abzähladressen
FRA1 bis FRAn, die in Abhängigkeit
von den Impulsen sequentiell ansteigen. Die Kombination der Abzähladressen
FRA1 bis FRAn verändert
die bezeichneten Zeilenadressen sequentiell. Ein Schalter 211 empfängt externe
Adressen A1 bis An in einem Normalmodus und empfängt die Abzähladressen FRA1 bis FRAn in
einem Auffrischungsmodus, so dass in Reaktion auf das Auffrischungsinstruktionssignal
PRFH, das vom Auffrischungseintrittsdetektor 207 erzeugt ist,
interne Adressen RA1 bis RAn erzeugt werden. Die Funktion des Schalters 211 wird
später
mit Bezug zu 5 ausführlich beschrieben.
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Wiederum
mit Bezug zu 2 weist der DRAM der Erfindung
zusätzlich
zu den im herkömmlichen DRAM
vorhandenen Schaltungen ferner einen Bankauswahldecoder 213,
einen Decoder 215 und eine Auffrischungssteuerung 217 auf.
Der Decoder 215 und die Auffrischungssteuerung 217 können durch
eine Auffrischungsbankbezeichnungsschaltung der vorliegenden Erfindung
implementiert sein. Ebenso können
der Bankauswahldecoder 213, der Decoder 215 und
die Auffrischungssteuerung 217 durch eine Auffrischungssteuerschaltung
der vorliegenden Erfindung implementiert sein.
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Der
Decoder 215 erzeugt erste bis vierte Auffrischungsbankbezeichnungssignale
PREF_i (hier ist i eine ganze Zahl von 1 bis 4). Aufzufrischende
Speicherbänke
werden durch die ersten bis vierten Auffrischungsbankbezeichnungssignale
PREF_1 bis PREF_4 bestimmt.
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Die
Auffrischungssteuerung 217 erzeugt Auffrischungssteuersignale
RCON1 und RCON2 und führt diese
zum Decoder 215. Es können
mehr als die beiden Auffrischungssteuersignale RCON1 und RCON2 vorhanden
sein. Die Auffrischungssteuersignale RCON1 und RCON2 steuern die
Auswahl der aufzufrischenden Speicherbänke. Die Auffrischungssteuerung 217 wird
später
mit Bezug zu den 6, 7 und 8 ausführlich beschrieben.
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Der
Decoder 215 decodiert die Auffrischungssteuersignale RCON1
und RCON2 in einem Selbstauffrischungsmodus, so dass die ersten
bis vierten Auffrischungsbankbezeichnungssignale PREF_1 bis PREF_4 erzeugt
werden. Der Decoder 215 wird später mit Bezug zu 9 ausführlich beschrieben.
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Der
Bankauswahldecoder 213 empfängt die ersten bis vierten
Auffrischungsbankbezeichnungssignale PREF_1 bis PREF_4 und die internen
Adressen RA1 bis RAn im Selbstauffrischungsmodus. Der Bankauswahldecoder 213 führt Auffrischungsadressen
DRAai (wobei i eine ganze Zahl von 1 bis 4 ist) zu den Zeilendecodern
der von den ersten bis vierten Auffrischungsbankbezeichnungssignalen
PREF_1 bis PREF_4 und einer Kombination davon ausgewählten Speicherbänken.
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Zum
Beispiel werden bei dem Fall, in dem die Speicherbank 201_1 (2)
von den ersten bis vierten Auffrischungsbankbezeichnungssignalen
PREF_1 bis PREF_4 ausgewählt
ist, da sie aufgefrischt werden soll, die Daten der internen Adressen
RA1 bis RAn als Auffrischungsadressen DRAa1 bis DRAa4 dem Zeilendecoder 203_1 zugeführt, der
eine Zeilenadresse der Speicherzelle der Speicherbank 201_1 auswählt. Der
Bankauswahldecoder 213 wird später mit Bezug zu den 10 bis 13 ausführlich beschrieben.
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Die
internen Spannungsgeneratoren 219_i (i = 1~4) leiten Gleichstromspannungen
(DC) zu den jeweiligen Speicherbänken 201_i zugeordneten
Schaltungen, und können
eine oder mehrere Schaltungen aufweisen, die ausgewählt sind
aus einem Back-Bias-Spannungsgenerator, einem internen Energiezufuhrspannungsgenerator
und anderen internen Spannungserzeugerschaltungen. Beim DRAM der
vorliegenden Erfindung sind die internen Spannungsgeneratoren 113_i für jede Speicherbank
vorhanden und sind geeignet, dass sie nur betrieben werden, wenn
ein Selbstauffrischungsvorgang an der entsprechenden Speicherbank ausgeführt wird.
Hier wird zum Zwecke der deutlicheren Darstellung in Bezug auf einen
Selbstauffrischungsmodus der Fall repräsentativ beschrieben, bei dem
die internen Spannungsgeneratoren 219_i für jede Speicherbank
freigegeben werden. Es ist jedoch für einen Fachmann ersichtlich,
dass die vorliegende Erfindung bei allen Betriebsweisen neben dem
Selbstauffrischungsmodus angewendet werden kann.
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Typische
Beispiele der internen Spannungsgeneratoren 219_i (i =
1~4) werden später
mit Bezug zu 14 ausführlich beschrieben.
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3 ist
ein detailliertes Schaltungsdiagramm, das den in 2 gezeigten
Auffrischungseintrittsdetektor 207 darstellt, und 4 ist
ein Taktdiagramm verschiedener in 3 gezeigter
Signale. Mit Bezug zu den 3 und 4 werden
nun die Struktur und Funktionsweise des Auffrischungseintrittsdetektors 207 beschrieben.
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Der
Auffrischungseintrittsdetektor 207 weist einen Auffrischungseintrittsdetektor 301,
einen Latchingteil 303 und einen Beendigungserfassungsteil 305 auf.
Der Auffrischungseintrittsdetektor 301 erfasst den Eintritt
in einen Selbstauffrischungsmodus mittels eines internen Taktsignals
PCLK, eines ersten internen Taktfreigabesignals PCKE1, eines Chipauswahlsignals/CS,
eines Spaltenadressenabtastsignals/RAS und eines Schreibfreigabesignals/WE.
Mit anderen Worten, wenn eine Halbleiterspeichervorrichtung in einen
Selbstauffrischungsmodus eintritt, erfährt das Ausgangssignal N302
des Eintrittsdetektorteils 301 einen Übergang zu einem logisch "hohen" Zustand.
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Der
Latchingteil 303 latcht das Ausgangssignal N302 des Eintrittsdetektorteils 301,
so dass ein Auffrischungsinstruktionssignal PRFH erzeugt wird. Wenn
der Selbstauffrischungsvorgang beendet ist, zieht der Beendigungserfassungsteil 305 das
Ausgangssignal N302 des Eintrittsdetektorteils 301 in Reaktion
auf ein zweites internes Taktfreigabesignal PCKE2 zu einem logisch "tiefen" Zustand.
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Der
interne Taktfreigabesignalgenerator 307 erzeugt erste und
zweite interne Taktfreigabesignale PCKE1 und PCKE2 in Reaktion auf
das Taktfreigabesignal CKE. Der interne Taktgenerator 309 erzeugt
das interne Taktsignal PCLK in Reaktion auf ein Taktsignal CLK.
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Mit
Bezug zu 4 ist das Taktsignal CLK ein
Mastertakt einer Halbleiterspeichervorrichtung und das interne Taktsignal
PCLK ist ein Impuls, der in einem synchronen Verhältnis zur
Anstiegsflanke des Taktsignals CLK aktiviert wird. Das Taktfreigabesignal
CKE ist ein Signal, das die Wirkung eines nächsten Takts instruiert. Das
Taktfreigabesignal CKE geht in der vorliegenden Erfindung nach "unten", wenn der Selbstauffrischungsvorgang
durchgeführt
wird. Das erste interne Taktfreigabesignal PCKE1 wird in Reaktion
auf die Abstiegsflanke des Taktfreigabesignals CKE als logisch "hoher" Impuls erzeugt.
Das zweite interne Taktfreigabesignal PCKE2 wird in Reaktion auf
eine Anstiegsflanke des Taktfreigabesignals CKE als logisch "tiefer" Impuls erzeugt.
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Wenn
daher das Chipauswahlsignal/CS, das Spaltenadressenabtastsignal/RAS
und das Zeilenadressabtastsignal/RAS alle in einen logisch "tiefen" Zustand freigegeben
werden und das Taktfreigabesignal CKE in einen logisch "tiefen" Zustand kommt, wird
das Auffrischungsinstruktionssignal PRFH in einem logisch "hohen" Zustand gelatcht,
was einen Eintritt in einen Selbstauffrischungsmodus bedeutet. Ebenso
wird, wenn das Taktfreigabesignal CKE in einen logisch "hohen" Zustand kommt, das
Auffrischungsinstruktionssignal PRFH in einem logisch "tiefen" Zustand gelatcht,
was eine Beendigung eines Selbstauffrischungsmodus bedeutet.
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5 ist
ein Schaltungsdiagramm des in 2 gezeigten
Schalters 211. Mit Bezug zu 2 empfängt der
Schalter 211 externe Adressen A1 bis An oder Abzähladressen
FRA1 bis FRAn, so dass interne Adressen RA1 bis RAn erzeugt werden.
Mit anderen Worten, in einem Selbstauffrischungsmodus, bei dem das Auffrischungsinstruktionssignal
PRFH in einem logisch "hohen" Zustand ist, wird
ein Transfergate 501 angeschaltet. Auf diese Weise werden
die internen Adressen RA1 bis RAn auf Daten gelatcht, die zu denen
der Abzähladressen
FRA1 bis FRAn identisch sind. Ebenso wird in einem Normalmodus,
bei dem das Auffrischungsinstruktionssignal PRFH in einem logisch "tiefen" Zustand ist, ein
Transfergate 503 angeschaltet. Auf diese Weise werden die
internen Adressen RA1 bis RAn auf Daten gelatcht, die zu denen der
externen Adressen A1 bis An identisch sind.
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6 ist
ein Schaltungsdiagramm der in 2 gezeigten
Auffrischungssteuerung 217, in der ein Auffrischungssteuerungssignal
von externen Adressen erzeugt wird. Zum Zwecke der einfacheren Darstellung werden
zum Beispiel Auffrischungssteuersignale RCON1 und RCON2 von externen
Adressen A10 bis A11 erzeugt. Die externen Adressen sind jedoch
nicht notwendigerweise A10 oder A11. Es wird gleichzeitig in der vorliegenden
Erfindung beschrieben, dass die Auffrischungssteuersignale RCON1
und RCON2 von den externen Adressen A10 bis A11 erzeugt werden.
Es wird jedoch ein Auffrischungssteuersignal von einer externen Adresse
erzeugt.
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Mit
Bezug zu 6 weist die Auffrischungssteuerung 217 ein
Transfergate 601, einen NMOS-Transistor 603 und
ein Latch 605 auf. Das Transfergate 601 empfängt spezifische
externe Adressen A10 und A11 in einer Periode, in der ein Modusregistereinstellsignal
PMRS in einem logisch "hohen" Zustand ist. Hier
wird das Modusregistereinstellsignal PMRS in einer Periode, in der
eine Kombination von DRAM-Steuersignalen, zum Beispiel/RAS, /CAS,
/CS und /WE alle aktiviert sind, auf einen logisch "hohen" Zustand aktiviert.
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Der
NMOS-Transistor 603 wird von einem Vorladungssignal PRE,
das auf einen logisch "hohen" Zustand aktiviert
ist, über
eine bestimmte Zeit in einer Anfangsenergiezufuhrperiode einer Energiezufuhrspannung
gegatet. Ebenso latcht das Latch 605 ein Signal N602, das
von den externen Adressen A10 und A11 erzeugt und vom Transfergate 601 übertragen
ist, oder das Vorladungssignal PRE.
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Auf
diese Weise werden die Auffrischungssteuersignale RCON1 und RCON2
in einer Vorladeperiode auf einen logisch "tiefen" Zustand gelatcht. Nachdem das Vorladungssignal
auf einen logisch "tiefen" Zustand gelatcht
ist, werden die in der Periode eingegebenen externen Adressen A10
und A11, in der das Modusregistereinstellsignal PMRS in einem logisch "hohen" Zustand ist, durch
das Transfergate 601 übertragen.
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In
diesem Schritt werden die Auffrischungssteuersignale RCON1 und RCON2
von den externen Adressen A10 und A11 erzeugt. Mit anderen Worten,
in dem Fall, bei dem die externen Adressen A10 und A11 in einem
logisch "hohen" Zustand sind, sind
die Auffrischungssteuersignale RCON1 und RCON2 in einem logisch "hohen" Zustand gelatcht.
Ebenso sind in dem Fall, bei dem die externen Adressen A10 und A11
in einem logisch "tiefen" Zustand sind, die
Auffrischungssteuersignale RCON1 und RCON2 in einem logisch "tiefen" Zustand gelatcht.
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In
der in 6 gezeigten Auffrischungssteuerung 217 wird
in dem Fall, bei dem die externen Adressen A10 und A11 Speicherbänke zum
Speichern von Daten bezeichnen, der Auffrischungsvorgang im DRAM
der vorliegenden Erfindung nur in Bezug auf die Speicherbänke durchgeführt, in
denen Daten gespeichert sind.
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7 ist
ein anderes Schaltungsdiagramm der in 2 gezeigten
Auffrischungssteuerung 217, in der Auffrischungssteuerungssignale
RCON1 und RCON2 von einer Steuersicherung gesteuert werden. Hier
werden zum Zwecke der deutlicheren Darstellung, Auffrischungssteuerungssignale
RCON1 und RCON2 von Steuersicherungen FUSE1 und FUSE2 erzeugt.
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Die
in 7 gezeigte Auffrischungssteuerung 217 beinhaltet
Steuersicherungen FUSE1 und FUSE2, einen NMOS-Transistor 701,
ein Latch 703 und einen Puffer 705. Der NMOS-Transistor 701 weist
ein relativ großes
Widerstandselement auf. Wenn daher die Steuersicherungen FUSE1 und
FUSE2 unterbrochen werden, fällt
ein Drainport N702 des NMOS-Transistors 701 auf "tief". Hier sind die Auffrischungssteuerungssignale
RCON1 und RCON2 auf einen logisch "hohen" Zustand gelatcht.
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In
einer solchen Auffrischungssteuerung wie in 7 gezeigt,
kann in dem Fall, bei dem ferner eine Vorrichtung zum Ausführen einer
Unterbrechung der Steuersicherungen FUSE1 und FUSE2 durch Adressinformation
zum Bezeichnen der Speicherbank zum Datenspeichern vorgesehen ist,
der Auffrischungsvorgang im DRAM der vorliegenden Erfindung nur
in Bezug auf die Speicherbank durchgeführt werden, in der Daten gespeichert
sind.
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8 ist
ein anderes Schaltungsdiagramm der in 2 gezeigten
Auffrischungssteuerung 217, in der Auffrischungssteuerungssignale
von externen Adressen erzeugt werden, wie in 6. Mit Bezug
zu 8 beinhaltet die Auffrischungssteuerung 217 ein
Transfergate 801 und ein Latch 803. Das Transfergate 801 empfängt externe
Adressen A10 und A11 in einer Periode, in der ein erstes internes
Taktfreigabesignal PCKE1 und ein internes Taktsignal PCLK in einem
logisch "hohen" Zustand sind. Das
Latch 803 latcht die vom Transfergate 801 übertragenen
externen Adressen A10 und A11, so dass Auffrischungssteuerungssignale
RCON1 und RCON2 erzeugt werden. Mit anderen Worten, in dem Fall,
bei dem die externen Adressen A10 und A11 in einem logisch "hohen" Zustand sind, werden
die Auffrischungssteuerungssignale RCON1 und RCON2 in einem logisch "hohen" Zustand gelatcht.
Ebenso werden in dem Fall, bei dem die externen Adressen A10 und
A11 in einem logisch "tiefen" Zustand sind, die
Auffrischungssteuerungssignale RCON1 und RCON2 in einem logisch "tiefen" Zustand gelatcht.
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9 ist
ein detailliertes Schaltungsdiagramm des in 2 gezeigten
Decoders 215. Mit Bezug zu 9 beinhaltet
der Decoder 215 vier NAND-Gates 909, 911, 913 und 915,
die in einem Auffrischungsmodus freigegeben sind, bei dem das Auffrischungsinstruktionssignal
PRFH in einem logisch "hohen" Zustand ist, und weitere
vier NAND-Gates 901, 903, 905 und 907 zum
Decodieren der Auffrischungssteuerungssignale RCON1 und RCON2.
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Wenn
im Auffrischungsmodus die Auffrischungssteuerungssignale RCON1 und
RCON2 beide in einem logisch "tiefen" Zustand sind, geht
das Ausgangssignal N902 des NAND-Gates 901 nach "unten". Das erste Auffrischungsbankbezeichnungssignal
PREF_1, das das Ausgangssignal des NAND-Gates 909 ist,
geht nach "oben".
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Wenn
im Auffrischungsmodus das Auffrischungssteuerungssignal RCON1 in
einem logisch "hohen" Zustand ist, und
RCON2 in einem logisch "tiefen" Zustand ist, geht
das Ausgangssignal N904 des NAND-Gates 903 nach "unten". Das zweite Auffrischungsbankbezeichnungssignal
PREF_2, das das Ausgangssignal des NAND-Gates 911 ist,
geht nach "oben".
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Wenn
im Auffrischungsmodus das Auffrischungssteuerungssignal RCON1 in
einem logisch "tiefen" Zustand ist, und
RCON2 in einem logisch "hohen" Zustand ist, geht
das Ausgangssignal N906 des NAND-Gates 905 nach "unten". Das dritte Auffrischungsbankbezeichnungssignal
PREF_3, das das Ausgangssignal des NAND-Gates 913 ist,
geht nach "oben".
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Wenn
im Auffrischungsmodus die Auffrischungssteuerungssignale RCON1 und
RCON2 beide in einem logisch "hohen" Zustand sind, geht
das Ausgangssignal N908 des NAND-Gates 907 nach "unten". Das vierte Auffrischungsbankbezeichnungssignal
PREF_4, das das Ausgangssignal des NAND-Gates 915 ist,
geht nach "oben".
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10 ist
ein Schaltungsdiagramm des in 2 gezeigten
Bankauswahldecoders 213, in dem eine Bank von einem Auffrischungsbankbezeichnungssignal
ausgewählt
wird. Mit Bezug zu 10 beinhaltet der Bankauswahldecoder 213 vier
Puffer 1001, 1003, 1005 und 1007 und
vier Predecoder 1011, 1013, 1015 und 1017.
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Die
Puffer 1001, 1003, 1005 und 1007 puffern
die ersten bis vierten Auffrischungsbankbezeichnungssignale PREF_1
bis PREF_4, so dass erste bis vierte Decodiersignale PREF_j (j =
a, b, c und d) erzeugt werden. Auf diese Weise weisen die ersten
bis vierten Decodiersignale PREF_a bis PREF_d die selbe Information auf
wie die ersten bis vierten Auffrischungsbankbezeichnungssignale
PREF_1 bis PREF_4. Wiederum mit Bezug zu 2 werden
die ersten bis vierten Decodiersignale PREF_a bis PREF_d entsprechend
den internen Spannungsgeneratoren 219_1 bis 219_4 zugeführt, um
diese zu steuern.
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Wiederum
mit Bezug zu 10 werden die Predecoder 1011, 1013, 1015 und 1017 in
Reaktion auf die ersten bis vierten Decodiersignale PREF_a bis PREF_d
freigegeben. Ebenso empfangen die freigegebenen Predecoder 1011, 1013, 1015 und 1017 interne
Adressen RA1 bis RAn, so dass Auffrischungsadressen DRAji (wobei
j = a, b, c und d ist und i = 1 bis n ist) erzeugt werden. Die Predecoder 1011, 1013, 1015 und 1017 werden
später
mit Bezug zu den 11 und 12 ausführlicher
beschrieben.
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Die
Funktionsweise des in 10 gezeigten Bankauswahldecoders 213 wird
nun für
den Fall beschrieben, in dem das erste Auffrischungsbankbezeichnungssignal
PREF_1 aktiviert ist. Wenn das erste Auffrischungsbankbezeichnungssignal
PREF_1 aktiviert ist, wird das erste Decodiersignal PREF_a aktiviert. Wenn
das erste Decodiersignal PREF_a aktiviert ist, wird der erste Predecoder 1011 freigegeben.
Auf diese Weise besitzen die ersten Auffrischungsadressen DRAai
(i = 1 bis n) die selbe Information wie die internen Adressen RA1
bis RAn. Die ersten Auffrischungsadressen DRAai (i = 1 bis n) werden
zum Decodieren von Zeilen der ersten Speicherbank 201_1 (2)
zum ersten Reihendecoder 203_1 übertragen, so dass dann Speicherzellen
der ersten Speicherbank 201_1 aufgefrischt werden.
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Wenn
das erste Auffrischungsbankbezeichnungssignal PREF_1 im Bankauswahldecoder 213 aktiviert ist,
werden die zweiten bis vierten Auffrischungsbankbezeichnungssignale
PREF_2 bis PREF_4 deaktiviert und die zweiten bis vierten Predecoder 1013, 1015 und 1017 gesperrt.
Auf diese Weise werden die zweiten bis vierten Auffrischungsadressen
DRAji (j = b, c und d, und i = 1 bis n) auf einem logisch "tiefen" Zustand gehalten,
der ein Vorladungszustand ist. Daher wird der Auffrischungsvorgang
bei den Speicherzellen der zweiten bis vierten Speicherbänke 201_2 bis 201_4 nicht
durchgeführt.
Im Falle der Implementierung eines DRAM, der geeignet ist, einen
Auffrischungsvorgang für
jede Bank unter Verwendung des in 10 gezeigten
Bankauswahldecoders 213 selektiv durchzuführen, wird
nur eine Speicherbank ausgewählt
und dieser dann Auffrischungsadressen zugeführt.
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Wiederum
mit Bezug zu den
9 und
10 werden
Bänke basierend
auf den Auffrischungssteuerungssignalen RCON1 und RCON2 wie folgt
ausgewählt. Tabelle
1
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11 ist
ein detailliertes Schaltungsdiagramm des in 10 gezeigten
Predecoders. Da die ersten bis vierten Predecoder in der selben
Konfiguration implementiert sind, wird der erste Predecoder 1011 repräsentativ
beschrieben.
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Mit
Bezug zu 11 ist der erste Predecoder 1011 durch
ein NAND-Gate 1101 und
einen Inverter 1103 implementiert. Das NAND-Gate 1101 wird
durch Aktivierung des ersten Decodiersignals PREF_a freigegeben.
Auf diese Weise besitzen die ersten Auffrischungsadressen DRAai
(i = 1 bis n) die selbe Information wie die interne Adresse RAi
(i = 1 bis n).
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12 ist
ein anderes detailliertes Schaltungsdiagramm des in 10 gezeigten
Predecoders. Mit Bezug zu 12 beinhaltet
der in 12 gezeigte erste Predecoder 1011 ein
NAND-Gate 1201, ein Transfergate 1203, einen NMOS-Transistor 1205 und
ein Latch 1207. Das NAND-Gate 1201 empfängt das
erste Decodiersignal PREF_a und das erste Vorladesteuerungssignal
PDRE. Ebenso steuert das Ausgangssignal N1202 des NAND-Gates 1201 das
Transfergate 1203. Das erste Vorladesignal PDRE ist in
einer Vorladeperiode in einem logisch "tiefen" Zustand und geht nach der Vorladeperiode "hoch".
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Das
Transfergate 1203 empfängt
interne Adressen RAi (i = 1 bis n) in Reaktion auf das Ausgangssignal
N1202 des NAND-Gates 1201. Der NMOS-Transistor 1205 lädt die ersten
Auffrischungsadressen DRAai (i = 1 bis n), die Ausgangssignale des
ersten Predecoders 1011 sind, in Reaktion auf ein zweites
Vorladesteuersignal PDRA, das in der Vorladeperiode aktiviert ist,
auf einen logisch "tiefen" Zustand. Das Latch 1207 latcht das
vom Transfergate 1203 übermittelte
Signal oder das vorgeladene Signal vom NMOS-Transistor 1205.
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Wenn
daher die Vorladeperiode beendet ist und das erste Decodiersignal
PREF_a aktiviert ist, werden die Auffrischungsadressen DRAai (i
= 1 bis n) gelatcht, so dass sie die selbe Information besitzen
wie die internen Adressen RAi (i = 1 bis n).
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13 ist
ein anderes Schaltungsdiagramm des in 2 gezeigten
Bankauswahldecoders, in dem die Anzahl an aufzufrischenden Bänken veränderlich
gesteuert werden kann. Mit Bezug zu 13 weist
der Bankauswahldecoder 213 vier logische Elemente 1301, 1303, 1305 und 1307 und
vier Predecoder 1311, 1313, 1315 und 1317 auf.
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Das
erste logische Element 1301 empfängt das erste bis vierte Auffrischungsbankbezeichnungssignal PREF_i
(i = 1 bis 4) als Eingangssignale und führt eine ODER-Verknüpfung (OR)
durch, so dass ein erstes Decodiersignal PREF_a' erzeugt wird. Das zweite logische Element 1303 empfängt das
zweite bis vierte Auffrischungsbankbezeichnungssignal PREF_i (i
= 2 bis 4) als Eingangssignale und führt eine ODER-Verknüpfung durch,
so dass ein zweites Decodiersignal PREF_b' erzeugt wird. Das dritte logische Element 1305 empfängt das
dritte und vierte Auffrischungsbankbezeichnungssignal PREF_i (i
= 3 und 4) als Eingangssignale und führt eine ODER-Verknüpfung durch,
so dass ein drittes Decodiersignal PREF_c' erzeugt wird. Das vierte logische Element 1307 empfängt das
vierte Auffrischungsbankbezeichnungssignal PREF_4 als Eingangssignal
und erzeugt ein viertes Decodiersignal PREF_d'.
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Die
Decodiersignale werden entsprechend der Aktivierung der ersten bis
vierten Auffrischungsbankbezeichnungssignale PREF_i (i = 1 bis 4)
wie folgt gesteuert.
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Wenn
das erste Auffrischungsbankbezeichnungssignal PREF_1 aktiviert ist,
wird das erste Decodiersignal PREF_a' aktiviert und das zweite bis vierte
Decodiersignal PREF_b' werden
deaktiviert. Während
auf diese Weise die ersten Auffrischungsadressen DRAai (i = 1 bis
n) die selbe Information besitzen wie die internen Adressen RA1
bis RAn, werden die zweiten bis vierten Auffrischungsadressen DRAbi,
DRAci und DRAdi (i = 1 bis n) auf einem logisch "tiefen" Zustand gehalten, der ein Vorladezustand
ist. Auf diese Weise führt
die erste Speicherbank 201_1 (2) einen
Auffrischungsvorgang durch und die zweiten bis vierten Speicherbänke 201_i (i
= 2 bis 4) führen
keinen Auffrischungsvorgang durch.
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Wenn
das zweite Auffrischungsbankbezeichnungssignal PREF_2 aktiviert
ist, wird das erste Decodiersignal PREF_a' und die zweiten Decodiersignale PREF_b' aktiviert und die
dritten und vierten Decodiersignale PREF_c' und PREF_d' werden deaktiviert. Während auf
diese Weise die ersten und zweiten Auffrischungsadressen DRAai und
DRAbi (i = 1 bis n) die selbe Information besitzen wie die internen
Adressen RA1 bis RAn, werden die dritte und vierte Auffrischungsadresse
DRAci und DRAdi (i = 1 bis n) auf einem logisch "tiefen" Zustand gehalten, der ein Vorladezustand
ist. Auf diese Weise führen
die erste und zweite Speicherbank 201_1 und 201_2 einen
Auffrischungsvorgang durch und die dritte und vierte Speicherbank 201_3 und 201_4 führen keinen
Auffrischungsvorgang durch.
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Wenn
das dritte Auffrischungsbankbezeichnungssignal PREF_3 aktiviert
ist, wird das erste bis dritte Decodiersignal PREF_a', PREF_b' und PREF_c' aktiviert und das
vierte Decodiersignal PREF_d' deaktiviert. Während auf
diese Weise die ersten bis dritten Auffrischungsadressen DRAai,
DRAbi und DRAci (i = 1 bis n) die selbe Information besitzen wie
die internen Adressen RA1 bis RAn, werden die vierten Auffrisehungsadressen
DRAdi (i = 1 bis n) auf einem logisch "tiefen" Zustand gehalten, der ein Vorladezustand
ist. Auf diese Weise führen
die erste bis dritte Speicherbank 201_1, 201_2 und 201_3 einen
Auffrischungsvorgang durch und die vierte Speicherbank 201_4 führt keinen
Auffrischungsvorgang durch.
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Wenn
das vierte Auffrischungsbankbezeichnungssignal PREF_4 aktiviert
ist, werden das erste bis vierte Decodiersignal PREF_a', PREF_b', PREF_c' und PREF_d' alle aktiviert.
Auf diese Weise besitzen die ersten bis vierten Auffrischungsadressen
DRAai, DRAbi, DRAci und DRAdi (i = 1 bis n) die selbe Information wie
die internen Adressen RA1 bis RAn. Daher führen die erste bis vierte Speicherbank 201_1, 201_2, 201_3 und 201_4 einen
Auffrischungsvorgang durch.
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Die
in 13 gezeigten ersten bis vierten Predecoder 1311, 1313, 1315 und 1317 können durch
die selbe Konfiguration implementiert sein wie die in 10 gezeigten 1011, 1013, 1015 und 1017,
so dass eine detaillierte Beschreibung hierzu ausgelassen wird.
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Der
in 13 gezeigte Bankauswahldecoder 213 kann
eine variable Anzahl an Predecodern aufweisen. Ebenso werden im
DRAMi, das selektiv einen Auffrischungsvorgang gemäß der vorliegenden
Erfindung durchführen
kann, nur Speicherbänke
mit Speicherzellen, in denen Daten gespeichert sind, selektiv aufgefrischt.
Auch kann die Anzahl an aufgefrischten Speicherbänken unter Verwendung des in 13 gezeigten Bankauswahldecoders
variiert werden.
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14 ist
ein Schaltungsdiagramm eines in 1 gezeigten
internen Spannungsgenerators, bei dem ein interner Energiezufuhrspannungsgenerator
als ein Beispiel des internen Spannungsgenerators dargestellt ist.
Es ist jedoch für
einen Fachmann offensichtlich, dass die Erfindung auch bei einem
Back-Bias-Spannungsgenerator angewendet werden kann. Ebenso kann,
obwohl ein erster interner Spannungsgenerator 219_1 repräsentativ
dargestellt ist, die vorliegende Erfindung auch bei zweiten bis
vierten internen Spannungsgeneratoren 219_i (i = 2 bis
4) angewendet werden.
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Zunächst geht
in dem Fall, bei dem ein Auffrischungsvorgang in Bezug auf eine
erste Speicherbank 201_1 durchgeführt wird, ein erstes Decodiersignal
PREF_a nach "oben". Dann werden die
PMOS-Transistoren 1401 und 1405 abgeschaltet und
ein NMOS-Transistor 1407 angeschaltet. Auf diese Weise
ist der in 14 gezeigte interne Energiezufuhrspannungsgenerator
freigegeben, so dass er eine interne Energiezufuhrspannung PIVG
erzeugt, wie im Stand der Technik. Da das Funktionsprinzip zur Erzeugung
der internen Energiezufuhrspannung PIVG dem Fachmann bekannt ist,
wird eine detaillierte Erläuterung
hierzu ausgelassen.
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In
dem Fall, bei dem ein Auffrischungsvorgang nicht in Bezug auf eine
erste Speicherbank 201_1 durchgeführt wird, geht das erste Decodiersignal
PREF_a nach "unten". Dann werden die
PMOS-Transistoren 1401 und 1405 angeschaltet und
der NMOS-Transistor 1407 und ein PMOS-Transistor 1403 werden
abgeschaltet. Dadurch wird der in 14 gezeigte
interne Energiezufuhrspannungsgenerator gesperrt, so dass er nicht
mehr in Betrieb ist.
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Wie
oben beschrieben, funktioniert der in 14 gezeigte
interne Energiezufuhrspannungsgenerator derart, dass nur der interne
Spannungs generator in Betrieb ist, der einer Speicherbank entspricht,
in der der Auffrischungsvorgang durchgeführt wird. Auf diese Weise beendet
der interne Spannungsgenerator, der einer Speicherbank entspricht,
bei der kein Auffrischungsvorgang durchgeführt wird, seinen Betrieb, wodurch
der Energieverbrauch stark reduziert wird.
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Obwohl
die vorliegende Erfindung mit Bezug zu bevorzugten Ausführungsformen
beschrieben wurde, können
verschiedene Modifikationen vorgenommen werden. Zum Beispiel kann,
obwohl ein DRAM gebildet aus vier Speicherbänken beschrieben wurde, die
Anzahl an Speicherbänken
erhöht
oder vermindert sein. Ebenso wurde als Beispiel in der Beschreibung
der Erfindung beschrieben, dass Auffrischungssteuersignale von Adressensignalen
erzeugt werden. Die Auffrischungssteuersignale können jedoch auch von Signalen
erzeugt werden, die nicht in einem Auffrischungsmodus verwendet
werden.