DE69421108T2

DE69421108T2 - Halbleiterspeicheranordnung und Speicher-Initialisierungsverfahren

Info

Publication number: DE69421108T2
Application number: DE69421108T
Authority: DE
Inventors: Okuzawa Kiyotaka Okuzawa Kiyotaka
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-01-22
Filing date: 1994-01-21
Publication date: 2000-05-25
Anticipated expiration: 2014-01-22
Also published as: US5517451A; DE69421108D1; EP0617428A1; EP0617428B1; JP3358030B2; JPH06223561A

Description

Diese Erfindung bezieht sich auf einen Halbleiterspeicherbaustein, wie er im Oberbegriff des Anspruchs 1 definiert ist, und auf ein Verfahren zum Initialisieren eines Halbleiterspeicherbausteins, wie es in dem Oberbegriff des Anspruchs 4 definiert ist.
Beim Bauelementtest eines Halbleiterspeicherbausteins müssen die verschiedenen Speicherzellen den vorgeschriebenen Wert als darin gespeicherte Information aufweisen. Wenn jedoch die Energieversorgung eingeschaltet wird, wird der Wert für jede Speicherzelle unbestimmt. Daher ist es vor dem Durchführen des Tests notwendig, das Speicherbauelement durch Schreiben eines vorherbestimmten Datums (0 oder 1) in alle Speicherzellen zu initialisieren. Bei herkömmlichen Halbleiterspeicherbausteinen, z. B. denen vom DRAM-Typ, ist der Speicherzellenbereich in mehrere Speicherblöcke unterteilt, die als Speicherzellenmatrizen bezeichnet werden. Daher muß die Initialisierung für jede Speicherzellenmatrix durchgeführt werden.
Die Fig. 5 ist ein Schaltbild, das einen typischen Aufbau einer DRAM-Speicherzellenmatrix zeigt. Der Einfachheit der Darstellung wegen ist in dieser Figur die Matrixgröße schematisch durch 16 Spalten (X-Adresse) und 8 Zeilen (Y-Adresse) dargestellt. Bei dieser Speicherzellenmatrix ist für jede Zeile ein Paar komplementärer Bitleitungen BLi, BLi- über Transfergates TR1 und TR2 mit einem Differenzleseverstärker SAi und einer Voraufladungsschaltung PRi verbunden, die für die Zeile ausgebildet sind. An den Kreuzungspunkten zwischen einer Bitleitung BLi und geradzeiligen Wortleitungen WL0, WL2, ... WL14, sind Speicherzellen in den geradzeiligen Spalten MCi,0, MCi,2, ... MCi,14 angeschlossen. Andererseits sind an den Kreuzungspunkten zwischen der anderen Bitleitung BLi- und den ungradzahligen Wortleitungen WL1, WL3, ... WL15, Speicherzellen in den ungradzahligen Spalten MCi,1, MCi,3, ... MCi,15 angeschlossen, und die gesamte Speicherzellenmatrix besitzt 8 Zeilen · 16 Spalten an Speicherzellen, die in einer Matrixkonfiguration aufgebaut sind. Jede Speicherzelle MCi,j umfaßt einen Transistor und einen Speicherkondensator.
Mit Hilfe der Fig. 6 läßt sich die Datenlese-/Schreib-Operation in die Speicherzellen der Speicherzellenmatrix erläutern. Betrachtet man den Standby-Zustand vor der Lese-/Schreib-Operation, so befindet sich das Anpassungssteuersignal ΦE auf H-Pegel und die Transistoren TR3, TR4, TR5 der Voraufladungsschaltung PRi jeder Zeile sind durchgeschaltet. Eine Spannung Vcc/2 wird an die Voraufladungsspannungsversorgungsleitung BLR angelegt. Von dieser Spannungsversorgungsleitung BLR aus werden die Bitleitungen BLi, BLi- jeder Leitung auf eine Spannung von Vcc/2 über die Transistoren TR3, TR4 und TR5 voraufgeladen. Wenn das externe Zeilenadreßfreigabesignal RAS- auf den L-Pegel für die Lese-/Schreib-Operation fällt, nimmt das Anpassungssteuersignal ΦE den L-Pegel an, und die Transistoren TR3, TR4 und TR5 der Voraufladungsschaltung PRi jeder Zeile werden gesperrt. Dann wird die Wortleitung WLj der ausgewählten Spalte aktiviert, und das Potential der Bitleitung (z. B. BLi-) variiert entsprechend der gespeicherten Informationen in den verschiedenen Speicherzellen MC0,j, MC1,j, ... MC7,j, die mit der Wortleitung WLj verbunden sind. Bei dem in der Fig. 6 dargestellten Beispiel ist die gespeicherte Information "0", und das Potential der Bitleitung BLiverändert sich von dem Pepel Vcc/2 ausgehend, ein wenig zum kleineren Bereich hin.
Dann wird, während ein Leseverstärkersteuersignal NC nach unten auf Vss (L-Pegel-Spannung) gedrückt wird, das andere Leseverstärkersteuersignal PC nach oben auf Vcc (H-Pegel-Spannung) gezogen. Entsprechend dieser Veränderung wird für den Leseverstärker SA jeder Zeile das Bitleitungspotential auf das Potential der digitalen Logik verstärkt, so daß eines der Bitleitungspaare BLi, BLi- auf Vss gedrückt wird, während das andere nach oben auf Vcc gezogen wird. Zu diesem Zeitpunkt sind, da das Signal ΦT sich auf dem H-Pegel befindet, die Transistoren TR1 und TR2 durchgeschaltet und das Bitleitungs paar BLi, BLi-ist mit dem Leseverstärker SAi verbunden. Da die gespeicherten Informationen der mit der Bitleitung BLiverbundenen Speicherzelle "0" sind, wird in dem in der Fig. 6 dargestellten Beispiel die Bitleitung BLi- nach unten auf Vss (L-Pegel-Spannung) gezogen. Andererseits wird die Bitleitung BLi nach oben auf Vcc (H-Pegel-Spannung) gezogen.
Dann wird in der durch die Y-Adresse ausgewählten Zeile die Y-Adreß-Leitung YSi aktiviert, so daß die Transfergates TR6 und TR7 der Zeile durchgeschaltet werden und der Leseverstärker SAi der Zeile mit der Dateneingangs-/-ausgangs-Leitung I/O verbunden wird. Auf diese Weise wird, im Fall einer Schreiboperation, das Datum von der Daten-Eingangs-/-ausgangs- Leitung I/O über den Transistor TR6, den Leseverstärker SAi und das Transfergate TR1 zur Bitleitung BLi- geschickt und wird in die Speicherzelle MCi,j an dem Schnittpunkt der Bitleitung BLi- und der Wortleitung WLj geschrieben. In dem Fall einer Leseoperation wird das aus der Speicherzelle MCi,j ausgelesene Datum über die Dateneingangs-/-ausgangs-Leitung I/O über das Transfergate T1, den Leseverstärker SAi und das Transistorgate TR6 zur Bitleitung BLi- geschickt.
Um bei der vorher beschriebenen Speicherzellenmatrix eine Initialisierung durchzuführen, sind bisher die folgenden drei Verfahren verwendet worden:
(1) Initialisierung mittels einer normalen Schreiboperation
(2) Initialisierung mittels einer parallelen Schreiboperation
(3) Initialisierung mittels einer Testoperation (Spalten- oder Zeilen-Kopiermodus)
Bei der Initialisierung mittels der normalen Schreiboperation wird die vorher erwähnte Schreiboperation für alle Speicherzellen durchgeführt. Daher wird für die in der Fig. 5 dargestellte Speicherzellenmatrix der Schreibzyklus 16 · 8 mal wiederholt. Betrachtet man das gesamte Speicherbauelement, so entspricht die Zahl der durchzuführenden Schreibzyklen der Größe des Speicherbauelements. So ist es z. B. bei einem 64 Mbit-Speicher erforderlich, 64 · 10&sup6; Schreibzyklen durchzuführen.
Bei der Initialisierung mittels der parallelen Schreiboperation werden bei der vorher beschriebenen Schreiboperation nach dem Ansteuern der Leseverstärker SAO-SA7 jeder Zeile für die durch die Y-Adresse ausgewählte Zeile, z. B. die Zeile 0, mehrere (z. B. zwei) Y-Adreßleitungen YS0, YS4 parallel ausgewählt, und es werden Daten in die beiden Speicherzellen MC0,j, MC4,j parallel (gleichzeitig) geschrieben. Als Folge davon kann, im Vergleich zu dem Schema der Initialisierung mittels einer normalen Schreiboperation, die Anzahl an Schreibzyklen halbiert werden.
Bei dem Verfahren der Initialisierung mittels der Testoperation wird zunächst die normale Operation oder die parallele Schreiboperation durchgeführt, so daß die Daten in sämtliche der Speicherzellen MC0,0, MC1,0, ... MC7,0 geschrieben werden, die mit einer Wortleitung verbunden sind, z. B. die Spalte 0 der Wortleitung WL0. Dann wird in die Testoperation mittels der Steuerung unter Verwendung von WE/CAS-bevor-RAS [Steuerung] etc. eingetreten. In dem Testoperationsmodus werden die Daten, die in den Speicherzellen MC0,0, MC1,0, ... MC7,0, die mit der Wortleitung WL0 verbunden sind, gespeichert und, in die Bitleitungen BL0, BL1, ... bzw. BL7 geschrieben. Die gelesenen gespeicherten Daten werden in den Leseverstärkern SA0-SA7 jeder Zeile gespeichert. Dann werden, während das Ansteuern verschiedener Leseverstärker SA0-SA7 fortdauert, die X-Adressen der gradzahligen Spalten der Spalte 2 bis Spalte 14 abgetastet, die Wortleitungen WL0, WL2, ... WL14 werden in sequentieller Weise aktiviert und die sequentielle Schreiboperation wird durchgeführt, so daß die gespeicherten Daten der Spalte 0 in die anderen gradzahligen Spalten kopiert werden. Dann wird die gleiche Operation für die ungeradzahligen Spalten wiederholt. Das heißt, daß zuerst die Daten in sämtliche der Speicherzellen in der Spalte 1, MC0,1, MC1,1, ... MC7,1 geschrieben werden; dann werden diese gespeicherten Daten in der Zeile 1 sequentiell in die Speicherzellen der anderen ungeradzahligen Spalten über die Leseverstärker SA0-SA7 und die Bitleitungen BL0-, BL1-, ... BL7- jeder Zeile kopiert.
Jedoch besteht bei dem Bauelementtesten von jüngst entwickelten Halbleiterspeicherbausteinen ein Bedarf danach, die Testzeit zu verkürzen, während das Speichervolumen erhöht wird, und es besteht daher ein Bedarf, die Zeit für die Initialisierung zu verkürzen. Sämtliche herkömmlichen Verfahren versagen jedoch dabei, diesen Bedarf zum Verkürzen der Initialisierungszeit zu erfüllen.
Insbesondere ist für das den normalen Schreibmodus verwendete Initialisierungsverfahren, da die Anzahl der Entwicklungszyklen der Anzahl an Speicherzellen entspricht, eine lange Zeit erforderlich.
Für das die parallele Schreiboperation verwendende Initialisierungsverfahren gibt es, obwohl die in diesem Fall erforderliche Zeit halbiert oder auf einen kleinen Anteil in bezug auf die für das die normale Schreiboperation verwendende Initialisierungsverfahren erforderliche Zeit halbiert oder auf einen kleinen Bruchteil vermindert werden kann, nichtsdestotrotz eine Grenze in bezug auf das Verhältnis, das der parallelen Zahl entspricht, und die Zeit kann nicht weiter verkürzt werden.
Da die in die Speicherzellen einer Zeile geschriebenen Daten in die Speicherzellen anderer Spalten kopiert werden, ist bei der Initialisierungsoperation, die die Testoperation verwendet, der Zeitverkürzungseffekt deutlich spürbar. Jedoch ist es in diesem Fall erforderlich, die Lese-/Schreib-Operation in zwei Runden für die Speicherzellen in den geradzahligen Spalten, die mit den Bitleitungen BL0, BL1, ... BL7 verbunden sind, und für die Speicherzellen in den ungeradzahligen Spalten durchzuführen, die mit den Bitleitungen BL0-, BL1-, ... BL7- verbunden sind. Bei jüngst entwickelten DRAMs wird darüber hinaus eine verflechtete Konfiguration normalerweise verwendet, um Rauschen zu vermeiden, was durch parasitäre Kapazitäten zwischen den Bitleitungen hervorgerufen wird. Bei dieser Konfiguration werden die komplementären Bitleitungen BL1, BLijeder Zeile nach einem vorgeschriebenen Abstand einmal gedreht, so daß deren Positionen vertauscht sind. Bei dieser Konfiguration wird die Verbindungskonfiguration zwischen der Bitleitung und der Wortleitung an jeder Verflechtungsstelle umgedreht. Daher ist es, um das gleiche Datum (physikalischen logischen Wert) in sämtliche Speicherzellen zu schreiben, erforderlich, die Schreib-Übertragungs-Operation für jede geteilte Verflechtungsregion durchzuführen. Als Folge davon wird die Steuerung sehr kompliziert und der Effekt der Verkürzung der Zeit wird weniger stark. Das ist ein Nachteil.
EP-A-0 468 463 offenbart ein Verfahren zum Initialisieren einer gesamten Speichermatrix auf den logischen Wert "0", indem ein negatives Potential an sämtliche Bitleitungen angelegt wird. Da die Wortleitungen ungefähr auf einer Spannung von OV gehalten werden, werden die NMOS-Transistoren in jeder Speicherzelle gleichzeitig durch die negative Spannung an den Bitleitungen durchgeschaltet, und ein logischer "0"-Wert wird dadurch in jeder Speicherzelle gespeichert. Jedoch kann dieses Verfahren nicht dazu verwendet werden, nur einen Teil der Matrix auf "0" zu initialisieren oder einen Teil der Matrix auf "1" zu initialisieren, wodurch das Testen eines Speicherbauelements im allgemeinen erfordert, daß ein Teil des Speichers auf "0" gesetzt wird und ein anderer Teil des Speichers auf "1" gesetzt wird.
Eine Aufgabe dieser Erfindung besteht darin, ein Halbleiterspeicherbauelement und ein dafür vorgesehenes Initialisierungsverfahren zu schaffen, bei dem das Schreiben der Initialisierungsdaten in die Speicherzellen einfach und in einer kurzen Zeitdauer durchgeführt werden können, und die Initialisierungszeit wesentlich vermindert werden kann, wobei die Basisschaltungskonfiguration für die Peripherieschaltung der Speicherzellenmatrix erhalten werden kann.
Die Erfindung schafft ein Halbleiterspeicherbauelement, wie es anfangs definiert wurde und das die Merkmale des kennzeichnenden Teils des Anspruchs 1 umfaßt. Darüber hinaus schafft die Erfindung ein Verfahren zur Initialisierung eines Halbleiterspeicherbausteins, wie es zu Beginn definiert wurde und das die Schritte des kennzeichnenden Teils des Anspruchs 4 umfaßt.
Bei dem Halbleiterspeicherbauelement dieser Erfindung werden mittels des Initialisierungsmittels die beiden Bitleitungen des komplementären Bitleitungspaars auf den gleichen logischen Wert (H-Pegel oder L-Pegel) gezwungen. In diesem Zustand wird, wenn eine bestimmte Wortleitung mit Energie versorgt wird, das gleiche Datum in die mit beiden Bitleitungen des komplementären Bitleitungspaars verbundenen Speicherzellen geschrieben, in dem einfach die gleichen mehreren (Wort-)Leitungen (oder alle [die Wortleitungen] können gleichzeitig mit Energie versorgt werden) für alle Speicherzellen mit Energie versorgt werden, die durch diese Wortleitung ausgewählt wurden.
Gemäß der Erfindung werden, wenn die Initialisierung durchgeführt wird, wobei die Operation der Leseverstärker pausiert, d. h. daß keine Leseverstärkersteuerspannung an die Speicherzellen angelegt wird, das Bitleitungspaar jeder Zeile auf nahezu den gleichen Spannungspegel (H-Pegel oder L-Pegel) gesetzt. In diesem Zustand wird, wenn eine bestimmte Wortleitung aktiviert wird, das Datum mit einem physikalischen logischen Wert, der dem vorher erwähnten Spannungspegel entspricht, in sämtliche Speicherzellen geschrieben, die mit der Wortleitung verbunden sind. Als Konsequenz daraus werden, wenn eine Wortleitung oder mehrere Wortleitungen gleichzeitig sequentiell aktiviert werden (sie können auch alle gleichzeitig aktiviert werden), die Daten mit dem gleichen logischen Wert in die Speicherzellen der verschiedenen Zeilen und Spalten geschrieben.
In diesem Falle kann, wenn die Bitleitungspaare für jede Zeile praktisch auf den gleichen Spannungspegel durch die Vor aufladungsschaltung der Zeile gesetzt werden, die Basisschaltung der Peripherieschaltung der Speichermatrix direkt verwendet werden.
Fig. 1 ist ein Blockschaltbild, das die Schaltungskonfiguration der zur Durchführung der Initialisierung bei einer Ausführungsform dieser Erfindung verwendeten Vorrichtung zeigt.
Fig. 2 ist ein Schaltplan, der die Schaltungskonfiguration einer Leseverstärkersteuerschaltung bei der in der Fig. 1 dargestellten Vorrichtung zeigt.
Fig. 3 ist ein Schaltplan, der die Schaltungskonfiguration einer Anpassungssteuersignalerzeugungseinheit bei der in der Fig. 1 gezeigten Vorrichtung darstellt.
Fig. 4 ist ein Schaltplan, der die Schaltungskonfiguration einer Bitleitungssteuerschaltung bei der in der Fig. 1 dargestellten Vorrichtung zeigt.
Fig. 5 ist ein Schaubild, das die Schaltungskonfiguration einer typischen Speicherzellenmatrix eines DRAMs zeigt.
Fig. 6 zeigt Signalformen, die die Signale an den verschiedenen Teilen in dem Fall einer Schreib-/Lese-Operation in der in der Fig. 5 gezeigten Speicherzellenmatrix darstellen.
In den Zeichnungen werden die folgenden Bezugszeichen verwendet:
16, Wortleitungstreiberschaltung
18, Blockauswahlsteuereinheit
20, Leseverstärkersteuerschaltung
22, Anpassungssteuersignalerzeugungseinheit
24, Initialisierungssteuereinheit
26, Bitleitungstreiberschaltung
SA0, Leseverstärker
PR0, Voraufladungsschaltung
Eine Ausführungsform der Erfindung wird mit Bezug auf die Fig. 1-4 erläutert werden. Bei dieser Ausführungsform wird, der Einfachheit der Darstellung wegen, das Verfahren zur Initialisierung der in der Fig. 5 dargestellten Speicherzellenmatrix erläutert.
Die Fig. 1 zeigt die Schaltungskonfiguration eines bei dieser Ausführungsform zur Initialisierung der in der Fig. 5 dargestellten Speicherzellenmatrix verwendeten Bausteins. Bei diesem Baustein sind der Adreßpuffer 10, der Spaltendekodierer 12, die Leseverstärkerblockschaltung 14, die Wortleitungstreiberschaltung 16, die Blockauswahlsteuereinheit 18, die Leseverstärkersteuerschaltung 20, die Anpassungssteuersignalerzeugungseinheit 22 und die Bitleitungstreiberschaltung 26 Schaltungen, die auch für Schreib-, Lese- und Auffrischoperationen neben der Initialisierungsoperation verwendet werden können. Darüber hinaus kann der Schaltungsaufbau des Adreßpuffers 10, des Spaltendekodierers 12, der Leseverstärkerblockschaltung 14, der Wortleitungstreiberschaltung 16, der Blockauswahlsteuereinheit 18 und der Initialisierungssteuereinheit 24 dem bei einem herkömmlichen Speicher entsprechen. Auf der anderen Seite sind die Leseverstärkersteuerschaltung 24, die Anpassungssteuersignalerzeugungseinheit 22 und die Bitleitungstreiberschaltung 26 speziell für die Durchführung einer Initialisierungsoperation bei dieser Ausführungsform gemäß der Erfindung angepaßt.
Bei dem Adreßpuffer 10 wird das X-Adreßsignal aus den Speicheradreßsignalen von dem (nicht in der Figur dargestellten) Adreßbus aus eingegeben, wobei das Zeilenadreßfreigabesignal RAS- als das Freigabesignal verwendet wird. Das in den Adreßpuffer 10 eingegebene X-Adreß-Signal wird mittels eines Spaltendekodierers 12 dekodiert, und wenn das X-Adreßsignal der Spalte in der Speicherzellenmatrix zugeordnet ist, führen die Leseverstärkertaktschaltung 14, die Wortleitungssteuerschaltung 16 und die Blockauswahlsteuereinheit 18 die folgenden beschriebenen Operationen durch.
Das bedeutet, daß die Leseverstärkertaktschaltung 14 ein H-Pegel-Taktsignal SDXWD zum Betreiben der Leseverstärker SA0- SA7 der verschiedenen Zeilen erzeugt. Die Wortleitungstreiberschaltung 16 aktiviert die Wortleitung WLi der durch das X- Adreßsignal zugeordneten Spalte. Die Blockauswahlsteuereinheit 18 erzeugt das H-Pegel-Steuersignal RF,SDTEN, um vorübergehend die Vcc/2-Wiederaufladung in bezug auf die Bitleitungen während der Speicherzugriffsperiode in der vorher erwähnten Speicherzellenmatrix zu unterbrechen.
Die Initialisierungssteuereinheit 24 erzeugt das H-Pegel- Initialisierungsmodussignal DFT, das zum Eintreten in den Initialisierungsmode verwendet wird, in dem Fall, wenn das WE/CAS vor dem RAS-Steuersignal auftritt, d. h., wenn das Steuersignal WE- und das Spaltenadreßfreigabesignal CASschneller fallen als das Zeilenadreßfreigabesignal RAS-. Dieses Initialisierungsmodussignal DFT wird zur Leseverstärkersteuerschaltung 18, zur Anpassungssteuersignalerzeugungsschaltung 22 und zur Bitleitungstreiberschaltung 26 geliefert.
Die Fig. 2, 3 und 4 zeigen die Schaltungskonfigurationen der Leseverstärkersteuerschaltung 20, der Anpassungssteuersignalerzeugungseinheit 22 bzw. der Bitleitungstreiberschaltung 26.
Wie in der Fig. 2 zu erkennen, umfaßt die Leseverstärkersteuerschaltung 20 die Inverter 30, 32, 34, die NAND-Schaltung 36, den P-Typ-MOS-Transistor 38 und den N-Typ-MOS-Transistor 40. Ein Eingangsanschluß der NAND-Schaltung 36 ist mit dem Ausgangsanschluß der Leseverstärkerschaltung 14 verbunden, und der andere Eingangsanschluß ist über den Inverter 30 mit dem Ausgangsanschluß der Initialisierungssteuereinheit 24 verbunden.
Während der Zeit, während der die Initialisierungsoperation nicht durchgeführt wird, nimmt das Ausgangssignal DFT der Initialisierungssteuereinheit 24 den L-Pegel an. Als Folge davon wird eine H-Pegel-Spannung von dem Inverter 30 an den anderen Eingangsanschluß der NAND-Schaltung 36 angelegt. Darauf wird, wenn eine Schreib-/Lese-Operation durchgeführt wird, das H-Pegel-Taktsignal SDXWD von der Leseverstärkertaktschaltung 14 gesendet, und das Ausgangssignal der NAND-Schaltung 36 nimmt den L-Pegel an. Auf diese Weise wird, während der P-Typ-MOS- Transistor 38 über die Inverter 32, 34 durchgeschaltet wird, der N-Typ-MOS-Transistor 40 über den Inverter 32 durchgeschaltet. Als Folge davon wird über den P-Typ-MOS- Transistor 38 die Versorgungsspannung Vcc als ein Leseverstärkersteuersignal PC angelegt, und über den N-Typ-MOS-Transistor 40 wird das Massepotential Vss als das andere Leseverstärkersteuersignal NC an die Leseverstärker SA0-SA7 jeder Zeile angelegt, und diese Leseverstärker SA0-SA7 werden betrieben.
Jedoch nimmt, wenn die Initialisierung durchgeführt wird, das Ausgangssignal DFT der Initialisierungssteuerschaltung 24 den H-Pegel an. Als Folge davon wird das Ausgangssignal der NAND-Schaltung 36 auf den H-Pegel gezwungen. In diesem Falle werden sowohl der P-Typ-MOS-Transistor 38 als auch der N-Typ- MOS-Transistor 40 gesperrt, wobei ihre Ausgangsanschlüsse PC, NC hochohmig werden, und die Operation stoppt für die Leseverstärker SA0-SA7 jeder Zeile. Auf diese Weise wird, während die Initialisierung durchgeführt wird, das Taktsignal SDXWD von der Leseverstärkertaktschaltung 14 durch das Initialisierungsmodussignal DFT von der Initialisierungssteuerschaltung 24 maskiert.
Wie in der Fig. 3 dargestellt, umfaßt die Anpassungssteuersignalerzeugungseinheit 22 (equalization control signal generating unit) den Inverter 42 und die NAND-Schaltung 44. Der erste Eingangsanschluß und der zweite Eingangsanschluß der NAND-Schaltung werden mit dem Ausgangsanschluß der Blockauswahleinheit 18 verbunden, und der dritte Eingangsanschluß der NAND-Schaltung 44 wird mit dem Ausgangsanschluß der Initialisierungssteuereinheit 24 über den Inverter 42 verbunden.
Während der Zeit, wenn keine Initialisierungsoperation durchgeführt wird, nimmt das Ausgangssignal DFT der Initialisierungssteuereinheit 24 den L-Pegel an. Als Folge davon wird eine H-Pegel-Spannung vom Inverter 42 an den dritten Eingangsanschluß der NAND-Schaltung 36 angelegt. Als Folge davon wird, wenn eine Lese-/Schreib-Operation durchgeführt wird, das H- Pegel-Steuersignal RF,SDTEN für die zeitweise Unterbrechung der Vcc/2-Voraufladung während der Speicherzugriffsperiode zu der vorher erwähnten Speicherzellenmatrix von der Blockauswahleinheit 18 zum ersten Eingangsanschluß der NAND-Schaltung 44 und zum zweiten Eingangsanschluß der NAND-Schaltung 44 in Synchronisation mit dem RAS- gesendet, und das Ausgangssignal der NAND-Schaltung 44, d. h. das Anpassungssteuersignal ΦE, nimmt den L-Pegel an. Auf diese Weise werden die Transistoren TR1, TR2, TR3 der Voraufladungsschaltungen PRi für die verschiedenen Zeilen der Speicherzellenmatrix gesperrt, und die Bitleitungen BLi, BLi- werden von der Voraufladungsversorgungsleitung BLR blockiert. Auf diese Weise werden, wenn eine bestimmte Wortleitung aktiviert wird, die in den verschiedenen Speicherzellen, die damit verbunden sind, gespeicherten Daten von einer der Bitleitungen BLi, BLi- ausgelesen.
Wenn die Initialisierung durchgeführt wird, nimmt das Ausgangssignal DFT der Initialisierungssteuerschaltung 24 H-Pegel an. Als Folge davon wird das Ausgangssignal der NAND-Schaltung 44, d. h. das Anpassungssteuersignal ΦE, auf H-Pegel gehalten. Als Folge davon werden die Transistoren TR1, TR2, TR3 der Voraufladungsschaltungen PRi jeder Zeile im durchgeschalteten Zustand gehalten, während die Bitleitungen BL1 und BL1-in dem Zustand der Verbindung zur Voraufladungsversorgungsleitung BLR gehalten werden. Auf diese Weise wird, wenn die Initialisierung durchgeführt wird, das Steuersignal RF,SDTEN von der Blockauswahleinheit 18 durch das Initialisierungsmodussignal DFT von der Initialisierungsteuerschaltung 24 maskiert.
Wie in der Fig. 4 dargestellt, besteht die Bitleitungstreiberschaltung 26 aus der Voraufladungsspannungserzeugungsschaltung 46, dem Inverter 48, der NOR-Schaltung 50, der NAND- Schaltung 52, dem P-Typ-MOS-Transistor 54 und den N-Typ-MOS- Transistoren 56, 58. Die Voraufladungsspannungserzeugungsschaltung 46 erzeugt immer eine Ausgangsspannung Vcc/2.
Während der Periode, in der keine Initialisierung durchgeführt wird, nimmt das Signal DFT von der Initialisierungs steuereinheit 24 den L-Pegel an. Als Folge davon nimmt die Ausgangsspannung des Inverters 48 den H-Pegel an, die Ausgangsspannung der NOR-Schaltung 50 nimmt den L-Pegel an, und die Ausgangsspannung der NAND-Schaltung 52 nimmt den H-Pegel an. Als Folge davon ist der N-Typ-MOS-Transistor 56 durchgeschaltet und der P-Typ-MOS-Transistor 54 und der N-Typ-MOS- Transistor 58 sind im gesperrten Zustand verriegelt. Darauf wird die Ausgangsspannung Vcc/2 der Voraufladungsspannungserzeugungsschaltung 46 zur Voraufladungsversorgungsleitung BLR über den N-Typ-MOS -Transistor 56 geschickt.
Wenn die Initialisierung durchgeführt wird, wenn DFT den H-Pegel annimmt, nimmt die Ausgangsspannung des Inverters 48 den L-Pegel an, und der N-Typ-MOS-Transistor 56 wird gesperrt. Andererseits werden die NOR-Schaltung 50 und die NAND-Schaltung 52 aktiviert, und ihre Ausgangsspannungen hängen von dem logischen Wert der Initialisierungs-DATEN (DATA) ab. Wenn der logische Wert 1 (H-Pegel) als Initialisierungsdatum (DATA) gegeben wird, befindet sich die Ausgangsspannung der NOR-Schaltung 50 auf L-Pegel und der N-Typ-MOS-Transistor 58 ist gesperrt. Auf der anderen Seite wird dann, wenn sich die Ausgangsspannung der NAND-Schaltung 52 auf L-Pegel befindet, der P-Typ-MOS-Transistor 54 gesperrt. Als Folge davon wird die Versorgungsspannung Vcc als logischer Wert 1 (H-Pegel) zur Voraufladungsversorgungsleitung BLR über den P-Typ-MOS-Transistor 54 geschickt. Wenn darüber hinaus der logische Wert 0 (L- Pegel) als Initialisierungsdatum gegeben ist, und wenn die Ausgangsspannung der NAND-Spannung 52 den H-Pegel annimmt, wird der P-Typ-MOS-Transistor 54 gesperrt. Wenn die Ausgangsspannung der NOR-Schaltung 50 auf dem H-Pegel liegt, wird der N-Typ-MOS- Transistor 58 durchgeschaltet. Als Folge davon wird das Massepotential Vss mit dem logischen Wert 0 (L-Pegel) über den N-Typ-MOS-Transistor 58 zur Voraufladungsversorgungsleitung BLR geschickt.
Auf diese Weise setzt, wenn die Initialisierung durchgeführt wird und das H-Pegel-Initialisierungsmodussignal DET von der Initialisierungssteuereinheit 24 entsprechend der WE/CAS bevor-RAS-Steuerung erzeugt wird, die Leseverstärkersteuerschaltung 20 die Ausgangssignale (Leseverstärkersteuersignale) PC, NC wie in dem Zustand hoher Impedanz, die Anpassungssteuersignalerzeugungseinheit 22 hält das Ausgangssignal (Anpassungssteuersignal) ΦE auf dem H-Pegel, und die Bitleitungstreiberschaltung 26 setzt die Voraufladungsversorgungsleitung BLR auf Vcc (H-Pegel) oder Vss (L-Pegel) entsprechend dem logischen Wert der Initialisierungsdaten (DATA). Auf diese Weise wird in der Speicherzellenmatrix die Operation des Leseverstärkers SAi für jede Zeile gestoppt, und, wenn die Voraufladungsschaltung PRi in dem durchgeschalteten Zustand ist, d. h., wenn die Transistoren TR1, TR2, TR3 durchgeschaltet sind, wird Vcc (H-Pegel) oder Vss (L-Pegel) von der Voraufladungsversorgungsleitung BLR zu den beiden Bitleitungen BLi, BLi- über die Transfergates TR1 bzw. TR2 geleitet. In diesem Zustand wird, wenn die Wortleitungstreiberschaltung 16 die dem X-Adreßsignal zugeordnete Wortleitung WLj aktiviert, ein Datum mit einem logischen Wert von 1 oder 0 in sämtliche Speicherzellen MC0,j - MC0,7 gespeichert, die mit der Wortleitung WLj verbunden sind. Als Folge davon werden, wenn der Wert des X-Adreßsignals inkrementiert wird und die Wortleitungen WL0, WL1, ... WL15 in der Reihenfolge aktiviert werden, Daten mit den gleichen physikalischen logischen Werten (1 oder 0) in sämtliche Speicherzellen in der Speicherzellenmatrix geschrieben. Die Reihenfolge, in der die Aktivierung der Wortleitungen WL0, WL1, ... WL15 durchgeführt wird, kann nach Belieben ausgewählt werden. Es kann mehr als eine Wortleitung, es können mehrere Wortleitungen gleichzeitig oder es können alle gleichzeitig aktiviert werden.
Auf diese Weise wird bei der Initialisierung bei dieser Ausführungsform, wenn die Operation des Leseverstärkers SAi jeder Zeile stoppt, der gleiche Spannungspegel von der Voraufladungsversorgungsleitung BLR zu dem Bitleitungspaar BLi, BLiüber die Voraufladungsschaltung PRi der entsprechenden Reihe geschickt, d. h., daß die Wortleitungen WL0, WL1, ... WL15 entweder in Reihenfolge oder gleichzeitig aktiviert werden, und die Daten mit dem gleichen physikalischen logischen Wert (1 oder 0) in die Speicherzellen der verschiedenen Zeilen und der verschiedenen Spalten geschrieben werden. Als Folge davon lassen sich für entweder die mit einer Bitleitung BLi oder die mit einer anderen Bitleitung BLi-verbundenen Speicherzellen für entweder geradzahlige Spalten oder ungeradzahlige Spalten und unabhängig davon, ob die Verdrehungskonfiguration angenommen wird oder nicht, sämtliche Wortleitungen in Reihenfolge oder gleichzeitig ohne Unterbrechung aktivieren. Als Folge davon können Daten mit dem gleichen logischen Wert in die Speicherzellen der verschiedenen Zeilen und Spalten in einer kurzen Zeitdauer gespeichert werden. Als Ergebnis ist es möglich, das Schreiben in sämtliche Speicherzellen in einer Schreibzyklusanzahl durchzuführen, die der Auffrischungszyklusanzahl (4K oder 8K Zyklen für ein 64 Mbit DRAM) entspricht, und die für die Initialisierung erforderliche Zeit kann beträchtlich vermindert werden.
Wenn die Initialisierung nicht durchgeführt wird, befindet sich das Initialisierungsmodussignal DFT von der Initialisierungssteuerschaltung 24 in dem deaktivierten Zustand (L-Pegel) und die Stationärmodusoperation wird für die Leseverstärkersteuerschaltung 20, die Anpassungssteuersignalerzeugungseinheit 22 und die Bitleitungstreiberschaltung 26 für das Schreiben, Lesen oder Auffrischen durchgeführt. Auf diese Weise läßt sich für die in der Ausführungsform der Fig. 1 dargestellte Vorrichtung die Grundschaltungskonfiguration der Peripherieschaltung der Speicherzellenmatrix erhalten, und das kann für das Design und die Herstellung der Schaltung von Vorteil sein.
Bei der vorher beschriebenen Ausführungsform wird der Initialisierungsmodus mittels des WE/CAS-bevor-RAS-Steuersignals gesetzt. Es können jedoch auch andere Verfahren verwendet werden, um den Initialisierungsmodus einzustellen. Es kann z. B. ein Verfahren verwendet werden, bei dem ein bestimmter Anschluß des Halbleiterspeicherbauelements in einem höheren Spannungszustand als die Versorgungsspannung aufrecht erhalten wird, oder das Verfahren, bei dem eine vorgeschriebene Adresse als Eingangssignal angenommen wird.
Bei der vorher erwähnten Ausführungsform ist die dargestellte Vorrichtung für die Initialisierung der in der Fig. 5 dargestellten Speicherzellenmatrix vorgesehen. Es ist jedoch auch möglich, verschiedene andere Formen für den Leseverstärker und die Voraufladungsschaltung vorzusehen. Zum Beispiel wird bei der vorher erwähnten Ausführungsform die Voraufladung durch die komplementären Bitleitungen BLi, BLi-von einer gemeinsamen Voraufladungsversorgungsleitung BLR über die Voraufladungsschaltungen PR0-PR7 der Zeile durchgeführt. Es ist jedoch auch möglich, das folgende Schema anstelle des vorher erwähnten Schemas, das eine gemeinsame Voraufladungsversorgungsleitung BLR verwendet, zu verwenden: für jede Zeile können die komplementären Bitleitungen BLi, BLi- auf Vcc/2, Vcc oder Vss direkt von der Versorgungsspannung Vcc oder Vss aufgeladen werden. Darüber hinaus ist diese Erfindung nicht auf einen DRAM beschränkt, sie kann an einen SRAM oder an andere Halbleiterspeicherbauelemente angepaßt werden.
Gemäß der Erfindung können, wenn das Bitleitungspaar jeder Zeile auf nahezu dem gleichen Spannungspegel (H-Pegel oder L- Pegel) ist, die Wortleitungen eine nach der anderen oder mehrere Leitungen gleichzeitig aktiviert werden, und die Daten mit dem gleichen logischen Wert können in die Speicherzellen der verschiedenen Zeilen und Spalten geschrieben werden. Daher besteht kein Bedürfnis danach, zwischen geradzahligen und ungeradzahligen Spalten für jeden Verdrehungsbereich zu unterscheiden, und die Initialisierungsoperation kann einfach in einer kurzen Zeitdauer durchgeführt werden. Darüber hinaus können die Initialisierungsdaten durch die Voraufladungsschaltung jeder Zeile geschrieben werden, und die Basisschaltung der Speicherzellenmatrix kann verwendet werden.

Claims

1. Halbleiterspeicherbaustein mit

mehreren Speicherzellen (MC) zum Speichern von Informationen;

mehreren Leseverstärkern (SA);

mehreren Bitleitungspaaren (BLn, Bln-) zum Übertragen von Informationen zu den mehreren Speicherzellen (MC), wobei jedes Bitleitungspaar (BLn, BLn-) zwischen einen der mehreren Leseverstärker (SA) und eine Spalte der mehreren Speicherzellen (MC) geschaltet ist, so daß jede Speicherzelle (MC) mit nur einer Bitleitung verbunden ist;

mehreren Wortleitungen (WL), die mit den mehreren Speicherzellen (MC) verbunden sind, um eine bestimmte Speicherzelle aus jeder der Spalten der mehreren Speicherzellen (MC) auszuwählen;

Anpassungsmitteln (TR3, TR4, TR5), die mit jedem Bitleitungspaar (BLn, BLn-) verbunden sind, um jedes Bitleitungspaar

(BLn, BLn-) einer Voraufladung auf eine bestimmte Zwischenspannung vor dem Auslesen von gespeicherten Informationen aus einer bestimmten Speicherzelle zu unterziehen; und einer Steuerschaltungsanordnung (22, 24, 26), die mit den Anpassungsmitteln (TR3, TR4, TR5) verbunden ist und auf wenigstens ein erstes Steuersignal (RAS , CAS oder WE ) reagiert;

dadurch gekennzeichnet, daß die Steuerschaltungsanordnung (22, 24, 26) so betrieben werden kann, daß sie die Anpassungsmittel (TR3, TR4, TR5) dazu bringt, jede Bitleitung jedes Bitleitungspaars (BLn, BLn-) auf denselben ausgewählten Logik- Pegel aufzuladen, so daß der ausgewählte Logik-Pegel gleichzeitig in wenigstens einer ausgewählten Speicherzelle jeder der Spalten der mehreren Speicherzellen (MC) gespeichert wird, und dadurch, daß als ausgewählter Logik-Pegel in Abhängigkeit von einem zweiten Steuersignal (DATA) entweder ein H-Logik-Pegel oder ein L-Logik-Pegel ausgewählt werden kann.

2. Halbleiterspeicherbaustein nach Anspruch 1, der darüber hinaus dadurch gekennzeichnet ist, daß die Steuerschaltungsanordnung (22, 24, 26) so betrieben werden kann, daß sie die Anpassungsmittel (TR3, TR4, TR5) dazu bringt, jede Bitleitung jedes Bitleitungspaars (BLn, BLn-) auf einen H- Logik-Pegel aufzuladen, so daß dieser H-Logik-Pegel gleichzeitig in einer ersten ausgewählten Speicherzelle jeder der Spalten aus mehreren Speicherzellen (MC) gespeichert wird, und dann die Anpassungsmittel (TR3, TR4, TR5) dazu bringt, jede Bitleitung jedes Bitleitungspaars (BLn, BLn-) auf einen L- Logik-Pegel aufzuladen, so daß der L-Logik-Pegel gleichzeitig in einer zweiten ausgewählten Speicherzelle jeder der Spalten der mehreren Speicherzellen (MC) gespeichert wird.

3. Halbleiterspeicherbaustein nach Anspruch 1 oder Anspruch 2, darüber hinaus dadurch gekennzeichnet, daß die Steuerschaltungsanordnung (22, 24, 26) darüber hinaus eine Bitleitungstreiberschaltung (26) umfaßt, die mit den Anpassungsmitteln (TR3, TR4, TR5) verbunden ist, wobei die Bitleitungstreiberschaltung (26) so betrieben werden kann, daß sie die Zwischenspannung bildet, wenn sich das erste Steuersignal in einem ersten Zustand befindet, und darüber hinaus so betrieben werden kann, daß entweder eine H-Logik- Pegel-Spannung oder eine L-Logik-Pegel-Spannung gebildet wird, wenn sich das erste Steuersignal in einem zweiten Zustand befindet.

4. Verfahren zum Initialisieren eines

Halbleiterspeicherbausteins, um die gespeicherten Informationen in dem Halbleiterspeicherbaustein zu testen, mit den folgenden Schritten

es wird eine Matrix aus Speicherzellen (MC) vorgesehen, die in einer Matrix aus Zeilen und Spalten aus einzelnen Speicherzellen aufgebaut ist;

es wird jeder Zeile aus Speicherzellen (MC) ein Bitleitungspaar (BLn, BLn-) zugeordnet und mit einem Differenzleseverstärker (SA) für die jeweilige Zeile aus Speicherzellen verbunden;

es wird eine Hälfte der Spalten aus Speicherzellen so angeordnet, daß sie an entsprechenden Kreuzungspunkten zwischen einer Bitleitung (BLn) des Bitleitungspaares (BLn, BLn-) und mehreren Wortleitungen (WLn) angeschlossen sind, die der einen Hälfte der Spalten aus Speicherzellen entsprechen; und

es wird die andere Hälfte der Spalten aus Speicherzellen so angeordnet, daß sie an entsprechenden Kreuzungspunkten zwischen der anderen Bitleitung (BLn-) des Bitleitungspaares (BLn, BLn-) und mehreren zweiten Wortleitungen (WLm) angeschlossen sind, die der anderen Hälfte der Spalten aus Speicherzellen entsprechen; und

gekennzeichnet durch das Initialisieren der in wenigstens einer einer Wortleitung entsprechenden Spalte enthaltenen Speicherzellen, wobei das Initialisieren der Speicherzellen die folgenden Schritte umfaßt

es wird jede der in entsprechenden den in einer Zeile aus Speicherzellen zugeordneten Bitleitungspaaren (BLn, BLn-) enthaltene Bitleitung auf im wesentlichen denselben Spannungspegel eingestellt, der einen der zwei binären Logikwerte in Form eines H-Logik-Pegels "1" oder eines L-Logik- Pegels "0" repräsentiert,

es wird wenigstens eine Wortleitung der mehreren Wortleitungen (WLm, WLn) aktiviert, und es werden gleichzeitig Daten mit demselben Logikwert, wie er in den entsprechenden Bitleitungspaaren (BLn, BLn-) eingestellt wurde, in alle Speicherzellen geschrieben, die mit der wenigstens einen Wortleitung verbunden sind.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Anordnung der einen Hälfte der Spalten aus Speicherzellen, die mit entsprechenden Kreuzungspunkten zwischen einer Bitleitung (BLn) des Bitleitungspaars (BLn, BLn-) und den Wortleitungen (WLn) verbunden sind, die der einen Hälfte der Spalte aus Speicherzellen entsprechen, die geradzahligen Spalten aus Speicherzellen enthält; und

die Anordnung der anderen Hälfte der Spalten aus Speicherzellen, die mit entsprechenden Kreuzungspunkten zwischen der anderen Bitleitung (BLn-) des Bitleitungspaars (BLn, BLn-) und den Wortleitungen (WLm) verbunden sind, die der anderen Hälfte entsprechen, die ungeradzahligen Spalten aus Speicherzellen enthält.

6. Verfahren nach Anspruch 4 oder Anspruch 5, dadurch gekennzeichnet, daß sämtliche Wortleitungen (WLm, WLn) gleichzeitig aktiviert werden; und

Daten mit demselben Logikwert gleichzeitig in sämtliche Speicherzellen geschrieben werden, die in der Matrix aus Speicherzellen (MC) enthalten sind.

7. Verfahren nach Anspruch 4 oder Anspruch 5, gekennzeichnet durch

Aktivieren von wenigstens einer Wortleitung der mehreren Wortleitungen (WLm, WLn), um Daten mit dem H-Logikwert, wie er in den entsprechenden Bitleitungspaaren (BLn, BLn-) eingestellt wurde, gleichzeitig in jede der Speicherzellen zu schreiben, die mit der wenigstens einen Wortleitung verbunden ist; und

Aktivieren von wenigstens einer zweiten Wortleitung der mehreren Wortleitungen (WLm, WLn), um Daten mit dem L- Logikwert, wie er in den entsprechenden Bitleitungspaaren (BLn, BLn-) eingestellt wurde, gleichzeitig in jede der Speicherzellen zu schreiben, die mit der wenigstens zweiten Wortleitung verbunden ist.