DE60027065T2

DE60027065T2 - Verzögerungsregelschleife mit Verzögerungen vom Typ mit symetrischen steigenden und fallenden Taktflanken

Info

Publication number: DE60027065T2
Application number: DE60027065T
Authority: DE
Inventors: Albert M. Essex Chu; John A. Underhill Fifield; Jason E. Witherbee Rotella; Jean-Marc Dortu
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Qimonda AG; International Business Machines Corp
Priority date: 1999-01-28
Filing date: 2000-01-21
Publication date: 2006-10-05
Anticipated expiration: 2020-01-22
Also published as: EP1024599B1; US6127866A; JP2000236242A; DE60027065D1; KR100614721B1; KR20000071314A; CN1263382A; TW477117B; EP1024599A3; CN1166062C; EP1024599A2

Description

Hintergrund der Erfindung
Diese Erfindung bezieht sich allgemein auf Verzögerungsregelschleifen.
Wie in der Technik bekannt ist, werden Verzögerungsregelschleifen in einer großen Vielzahl von Anwendungen eingesetzt, um ein Ausgangssignal zu erzeugen, das mit einem empfangenen Signal, wie beispielsweise einer Eingangsimpulskette, gleichphasig ist. Eine solche Anwendung ist in 1 gezeigt, in dem eine Eingangsimpulskette, wie beispielsweise Systemtaktimpulse SYS_CLK von einem Empfänger 12 (d. h. einem Puffer) eines integrierten Schaltungschips empfangen wird. Der Empfänger 12 prägt den empfangenen Impulsen eine endliche Zeitverzögerung auf. Um eine Ausgangsimpulskette zu erzeugen, die mit der Eingangsimpulskette phasenausgerichtet ist (d. h. um eine vorbestimmte Phasenbeziehung zwischen der Ausgangsimpulskette und der Eingangsimpulskette aufrechtzuerhalten), ist manchmal eine Verzögerungsregelschleife (DLL) 14 vorgesehen. Die mit Verzögerungsregelschleife 14 enthält einen Phasenkomparator 16, eine variable, typischerweise digital gesteuerte Verzögerungsleitung 18 und eine feste Verzögerung 20. Die feste Verzögerung 20 hat die gleiche Verzögerung Δ wie der Empfänger 12. Der Ausgang des Empfängers 12 (d. h. der Eingang in die DLL 14) wird einem Eingang 22 des Phasenkomparators 16 zugeführt, und der Ausgang der DLL 14 wird dem anderen Eingang 24 des Phasenkomparators 16 zugeführt. In einem eingeschwungenen Zustand zwingt der Ausgang des Phasenkomparators 16 die Zeitverzögerung der digital gesteuerten Verzögerungsleitung 18 auf eine Zeitverzögerung nT – Δ, wobei t die Periode der dem Empfänger 12 zugeführten Taktimpulse ist und n eine ganze Zahl ist. Der Ausgang der variablen Verzögerungsleitung 18 wird also zum Eingang 24 des Phasenkomparators 16 rückgeführt. Der Ausgang des Phasenkomparators ist ein Phasenfehlersignal. Das Phasenfehlersignal steuert die Verzögerung der Verzögerungsleitung 18 derart, dass der Fehler auf Null gebracht wird. Im eingeschwungenen Zustand (d. h. wenn der Phasenfehler auf Null gebracht ist), ist somit die gesamte Verzögerung durch den Empfänger 12 und die Verzögerungsleitung 18 gleich Δ + (nT – Δ) = nT. Die Impulskette, die am Ausgang der digital gesteuerten Verzögerungsleitung 18 erzeugt wird (d. h. der Ausgang der DLL) ist also im eingeschwungenen Zustand gleichphasig oder zeitausgerichtet (d. h. zeitübereinstimmend) mit der Kette der SYS_CLK-Taktimpulse, die vom Empfänger 12 empfangen werden. Bekanntlich hat jeder Impuls eine Vorderflanke, der eine Rückflanke folgt. Diese Flanken haben unterschiedliche Flankenarten, d. h. die Vorderflanke kann eine Anstiegsflanke sein, in welchem Falle die Rückflanke eine Abfallflanke ist, oder andererseits kann die Vorderflanke eine Abfallflanke sein, in welchem Falle die Rückflanke eine Anstiegsflanke ist.
In der Technik ist auch bekannt, dass einige digitale Vorrichtungen in Abhängigkeit sowohl von Vorderflanken als auch von Rückflanken der Taktimpulse arbeiten. Beispielsweise benötigen synchrone dynamische Doppeldatenratenarbeitsspeicher (DDR-SDRAMs) Zeitspezifikationen sowohl der Vorderflanken als auch der Rückflanken von Taktimpulsen, die solchen DDR-SDRAMS zugeführt werden. Insbesondere wenn Systemtaktimpulse dem DDR-SDRAM-Chip zugeführt werden, dann werden die Impulse von einem Empfänger auf dem Chip empfangen. Der Empfänger verleiht den Taktimpulsen eine Zeitverzögerung. Um diese Zeitverzögerung zu kompensieren wird manchmal eine DLL verwendet. Wie oben angemerkt, kann die DLL eine digital gesteuerte Verzögerungsleitung enthalten. Eine solche Verzögerungsleitung enthält sowohl n-Kanal-Feldeffekttransistoren (NFETs) und p-Kanal-Feldeffekttransistoren (PFETs). Aufgrund von Prozessschwankungen kann die Stromstärke des PFET relativ zu der des NFET variieren, wodurch ein Versatz zwischen der Ausbreitung der Anstiegsflanken und Abstiegsflanken in einer PFET/NFET-Verzögerungsleitung verursacht wird (d. h. die Anstiegsverzögerung eines Taktimpulses unterscheidet sich von der Abfallverzögerung des Taktimpulses). Dieses führt ein "Zittern" (jitter) in ein DLL-System ein und beeinträchtigt die maxima le Betriebszieldatenrate, beispielsweise eine Datenrate von 200 MHz. Für eine typische Verzögerungsleitungslänge von 5 Nanosekunden (ns) für einen Takt von 100 MHz können solche Prozessschwankungseffekte die Anstiegs- und Abfallverzögerungen um etwa 0,5 ns modulieren.
In der Technik sind auch einige Verzögerungsvorrichtungen bekannt, wie beispielsweise jene nach EP 0 429 912 A2 von Tietz. In dieser Druckschrift verwendet eine Schaltung, die eine Phasenverriegelungsschleife unter Verwendung eines einstellbaren Oszillators ist, ein Verfahren zum Erzeugen eines Ausgangsimpulssignals einer vorbestimmten Phasenbeziehung zu einem Eingangsimpulssignal.
Übersicht über die Erfindung
Gemäß der vorliegenden Erfindung wird eine Schaltung angegeben, enthaltend: einen Empfänger zum Empfangen eines Eingangsimpulssignals und eine Verzögerungsregelschleife, die mit einem Ausgang des Empfängers verbunden ist. Die Verzögerungsregelschgleife enthält einen Impulsgenerator, der auf das Eingangsimpulssignal anspricht, das am Ausgang des Empfängers erzeugt wird, um ein erstes Impulssignal im Ansprechen auf die Vorderflanken des empfangenen Eingangsimpulssignals und ein zweites Impulssignal im Ansprechen auf die Rückflanken des empfangenen Eingangsimpulssignals zu erzeugen. Die Vorderflanke des ersten Impulssignals hat den gleichen Flankentyp wie die Rückflanke des zweiten Impulssignals (d. h. die Vorderflanke des ersten Impulssignals und die Vorderflanke des zweiten Impulssignals sind entweder beide Anstiegsflanken oder beide Abfallflanken). Das erste Impulssignal und das zweite Impulssignal werden in ein zusammengesetztes Impulssignal kombiniert, das die ersten und zweiten Impulse mit der Vorderflanke der ersten Impulse enthält, die den gleichen Flankentyp aufrechterhalten. Die verzögert verriegelte Schleife enthält auch eine einstellbare Verzögerungsleitung, der das zusammengesetzte Impulssignal zugeführt ist, um ein Ausgangsimpulssignal zu erzeugen, dass sowohl die ersten Impulse als auch die zweiten Impulse enthält, die um eine ausgewählte Zeitverzögerung verzögert sind, die von der Verzögerungsleitung geschaffen wird. Die Verzögerungsregelschleife spricht auf eines der ersten und zweiten Impulssignale in dem Ausgangsimpulssignal an, um die Zeitverzögerung der variablen Verzögerungsleitung so zu wählen, dass das Ausgangsimpulssignal mit einer vorbestimmten Phasenbeziehung im Eingangsimpulssignal erzeugt wird.
Mit einer solchen Anordnung wird sowohl die Vorderflanke als auch die Rückflanke eines jeden der empfangenen Eingangsimpulse durch einen Impuls dargestellt, der den gleichen Vorderflankentyp hat (d. h. die Vorderflanke des ersten Impulssignals und die Vorderflanke des zweiten Impulssignals sind beide vom gleichen Flankentyp; d. h. entweder sind beides Anstiegsflanken oder beides Abfallflanken). Die Verwendung der Verzögerungsregelschleife zum Betrieb in Abhängigkeit von einem der ersten Ausgangsimpulse (d. h. Impulse, die der Vorderflanke der Eingangsimpulskette zugeordnet sind) oder der zweiten Ausgangsimpulse (d. h. Impulse, die der Rückflanke der Eingangsimpulskette zugeordnet sind) stellt somit eine geeignete Phasenausrichtung sowohl der Vorder- als auch der Rückflanken des Eingangsimpulssignals sicher. Um es anders zu sagen, die Verzögerungsregelschleife arbeitet mit dem gleichen Flankentyp, da jeder Flankentyp in Abhängigkeit sowohl von der Vorderflanke als auch der Rückflanke der empfangenen Impulse erzeugt wird. Weil die Verzögerungscharakteristik der Verzögerungsleitung für die Vorderflanken und die Rückflanken des Eingangsimpulssignals gleich ist, ist somit das Ausgangsimpulssignal in ordnungsgemäßer Zeitausrichtung bezüglich des Eingangsimpulssignals.
Gemäß einer weiteren Ausführungsform der Erfindung enthält die Verzögerungsregelschleife einen Phasenkomparator zum Erzeugen eines Steuersignals für die einstellbare Verzögerungs leitung im Ansprechen auf eine Zeitdifferenz zwischen dem Ausgangsimpulssignal und dem Eingangsimpulssignal.
Gemäß einer weiteren Ausführungsform der Erfindung enthält die Verzögerungsregelschleife ein Logiknetzwerk, das es nur einem der ersten und zweiten Impulssignale ermöglicht, vom Impulsgenerator zur Verzögerungsleitung zu gelangen, bis der Phasenkomparator einen Hinweis liefert, dass das Ausgangsimpulssignal eine Anstiegsflanke hat, die sowohl mit der Anstiegs- als auch der Abfallflanke der Eingangsimpulskette zusammenfällt.
Gemäß einer weiteren Ausführungsform der Erfindung enthält der Phasenkomparator einen ersten Eingang, dem Impulse in dem Ausgangsimpulssignal zugeführt werden, und einen zweiten Eingang, dem Impulse im Eingangsimpulssignal zugeführt werden. Die Verzögerungsregelschleife enthält: eine Torschaltung, der das Ausgangssignal und ein Torsteuersignal zugeführt werden; und einen Torimpulsgenerator, der auf einen der ersten und zweiten Impulse anspricht, um das Torsteuersignal während der ersten Impulse zu erzeugen, um es dem Ausgangsimpulssignal zu ermöglichen, durch diese Torschaltung zum Phasenkomparator zu gelangen und das Ausgangsimpulssignal daran zu hindern, durch die Torschaltung zum Phasenkomparator während des zweiten Impulses zu gelangen.
Gemäß einer weiteren Ausführungsform der Erfindung wird ein entsprechendes Verfahren zum Erzeugen einer Ausgangsimpulszeit angegeben, die eine vorbestimmte Zeitbeziehung zu einer Eingangsimpulssignalkette hat.
Kurzbeschreibung der Zeichnung
Weitere Merkmale der Erfindung sowie die Erfindung selbst gehen aus der folgenden detaillierten Beschreibung, wenn diese zusammen mit den begleitenden Zeichnungen gelesen wird, schneller hervor.
1 ist ein Blockschaltbild einer Schaltung mit einer Verzögerungsregelschleife gemäß dem Stand der Technik;
2 ist ein Blockschaltbild einer Schaltung mit Verzögerungsregelschleife gemäß der Erfindung;
3A–3I sind Zeitdiagramme von Signalen, die in der Schaltung von 2 erzeugt werden.
Detaillierte Beschreibung
Bezug nehmend nun auf 2 ist dort eine Schaltung 30 zum Empfangen einer Eingangsimpulskette, hier Systemtaktimpulse SYS_CLK (3A) gezeigt. Jeder der Impulse hat eine Vorderflanke 31, hier eine Anstiegsflanke, und eine Rückflanke 33, hier eine Abfallflanke, wie in 3A gezeigt. Die Schaltung enthält eine Verzögerungsregelschleife (DLL) 32. Die DLL 32 spricht sowohl auf die Vorder- als auch die Rückflanken der empfangenen Eingangsimpulskette an und erzeugt eine entsprechende Kette Ausgangsimpulse DLL_OUT (3F), die sowohl Vorder- als auch Rückflanken mit einer vorgeschriebenen Phasenausrichtung, hier Zeitkoinzidenz, mit sowohl den Vorder- als auch den Rückflanken der Eingangsimpulskette SYS_CLK haben.
Insbesondere enthält die Schaltung 30 einen Empfänger 33, typischerweise ein Pufferverstärker, zum Empfangen der Eingangsimpulskette SYS_CLK. Die Eingangsimpulskette SYS_CLK hat eine Periode T wie in 3A angegeben. Der Empfänger 33 erzeugt eine erste Zeitverzögerung Δ₁ an den Impulsen der Eingangsimpulskette SYS_CLK, wie in 3B angegeben.
Die DLL 32 enthält eine Impulsgeneratorschaltung 36, hier beispielsweise ein Paar Monoflops, die mit einem Ausgang des Empfängers 33 verbunden sind. Die Monoflops erzeugen einen ersten Impuls auf der Leitung C0 (3C) einer Zeitdauer von weniger als T/2 im Ansprechen auf die Vorderflanke eines jeden der Impulse in der Eingangsimpulskette und einen zweiten Impuls auf der Leitung C1 (3D) im Ansprechen auf die Rückflanke eines jeden der Impulse in der Eingangsimpulskette. Jeder der ersten Impulse und jeder der zweiten Impulse haben den gleichen Vorderflankentyp; hier in diesem Beispiel ist jeder der ersten Impulse und jeder der zweiten Impulse einer vom Anstiegsflankentyp. Die ersten und zweiten Impulse auf den Leitungen C0 und C1 sind in den 3C bzw. 3D gezeigt. Die Impulsgeneratorschaltung 36 erzeugt die ersten Impulse mit einer zweiten Zeitverzögerung Δ₂ nach der Vorderflanke der Impulse, die am Ausgang des Empfängers 33 erzeugt werden, und die zweiten Impulse mit der zweiten Verzögerungszeit Δ₂ nach der Vorderflanke der Impulse, die am Ausgang des Empfängers 33 erzeugt werden.
In der DLL 32 ist auch ein logisches Netzwerk 50 vorgesehen, dem die Impulse zugeführt werden, die am Ausgang des Monoflop-Impulsgenerators 36 erzeugt werden, und eine variable, hier digital gesteuerte Verzögerungsleitung 34, der das Signal DLL_IN zugeführt wird, die am Ausgang des logischen Netzwerks 50 erzeugt wird. Das logische Netzwerk 50 enthält ein Paar UND-Schaltungen 51, 53, denen die Impulse auf den Leitungen C0 bzw. C1 zugeführt werden, wie gezeigt. Die UND-Schaltung 51 ist mit einem logischen 1-Signal versorgt. Die UND-Schaltung 53 ist mit einem LOCK-Signal versorgt (3H). Die Ausgänge der UND-Schaltungen 51, 53 werden den Eingängen einer ODER-Schaltung 55 zugeführt, wie angegeben. Das logische Netzwerk 50 ermöglicht nur einem der ersten und zweiten Impulse, hier nur den ersten Impulsen auf der Leitung C0, vom Impulsgenerator 36 während eines Hochlaufbetriebs zur Verzögerungsleitung 34 zu gelangen, d. h. bis der Phasenkomparator 42 eine Anzeige auf der Leitung LOCK liefert, dass die Ausgangsimpulskette DLL_OUT Vorder- und Rückflanken haben, die zeitlich sowohl mit den Vorder- als auch den Rück flanken der Eingangsimpulskette SYS_CLK übereinstimmen, die dem Empfänger 33 zugeführt werden. Während des normalen Betriebs nach dem Hochlaufen, wenn ein LOCK-Signal erzeugt wird, erzeugt das logische Netzwerk 50 ein zusammengesetztes Ausgangssignal, dass die ersten Impulse auf der Leitung C0 und die zweiten Impulse auf der Leitung C1 enthält, d. h. das Signal DLL_IN, wie in 3E gezeigt. Es ist anzumerken, dass das logische Netzwerk 50 eine Verzögerung Δ₃ den ersten und zweiten Impulsen vermittelt, die ihm auf den Leitungen C0 bzw. C1 zugeführt werden. Um es anders zu sagen, um die Schaltung dagegen zu sichern, auf die Impulse auf der Leitung C1 falsch einzurasten, anstatt auf die Impulse auf der Leitung C0, wird die Torschaltung 48 dazu verwendet, die Impulse auf der Leitung C1 "auszuschalten" (d. h. zu sperren), bis die DLL 32 verriegelt ist; d. h. wenn das "LOCK"-Signal auf logisch 1 geht, wie in 3H gezeigt.
Wie oben angegeben, enthält die DLL 32 eine variable, hier digital gesteuerte Verzögerungsleitung 34. Die variable Verzögerungsleitung 34 spricht auf die ersten und zweiten Impulse an und erzeugt entsprechende erste und zweite Ausgangsimpulse am Ausgang 37. Jeder dieser ersten Ausgangsimpulse auf der Leitung 37, der ein Impuls mit einer ansteigenden Vorderflanke ist, der im Ansprechen auf die Anstiegsflanke eines jeden Impulses erzeugt wird, der am Ausgang des Empfängers 33 erzeugt wird, wird im Ansprechen auf den entsprechenden der ersten Impulse nach einer Zeitverzögerung Δ_L erzeugt, die in Übereinstimmung mit einem Steuersignal ausgewählt wird, das der variablen Verzögerungsleitung 34 auf einer Leitung 38 in einer noch zu beschreibenden Weise zugeführt wird. Das Signal auf der Leitung 38 ist ein Phasenfehler. In gleicher Weise wird jeder dieser zweiten Ausgangsimpulse auf der Leitung 37, der ein Impuls mit einer ansteigenden Vorderflanke ist, der im Ansprechen auf die Vorderflanke eines jeden Impulses erzeugt wird, der am Ausgang des Empfängers 33 erzeugt wird, im Ansprechen auf den entsprechenden der zweiten Impulse nach derselben Zeitverzögerung ΔL erzeugt, die in Übereinstimmung mit einem Steuersignal ausgewählt wird, das der variablen Verzögerungsleitung auf der Leitung 38 in einer noch zu beschreibenden Weise zugeführt wird. Weil die Vorderflanken sowohl des ersten Impulses auf der Leitung C0 als auch des zweiten Impulses auf der Leitung C1 vom gleichen Flankentyp sind, hier vom Anstiegsflankentyp, erzeugt also die Verzögerungsleitung die gleiche Verzögerung Δ_L am ersten Impuls und am zweiten Impuls. Der Ausgang der variablen Verzögerungsleitung 34 erzeugt eine Ausgangsimpulskette DLL_OUT auf der Leitung 37, wie angegeben.
Die DLL 32 enthält ein Verzögerungsnetzwerk 44, dem die Ausgangsimpulskette DLL_OUT auf Leitung 37 zugeführt werden. Das Verzögerungsnetzwerk 44 erzeugt eine Zeitverzögerung Δ₄, die hier gleich Δ₁ + Δ₂ ist (3G). In der DLL 32 ist auch ein Phasenkomparator 42 vorgesehen, der einen ersten Eingang 44 hat, dem einer der ersten und zweiten Impulse zugeführt wird, hier der erste Impuls auf der Leitung C0, und einen zweiten Eingang 46, der mit einem Ausgang des Verzögerungsnetzwerks 57 über eine UND-Schaltung 48 verbunden ist, um das Steuersignal auf der Leitung 38 zu erzeugen. In der eingeschwungenen Phase des Hochlaufbetriebs, d. h. wenn das Fehlersignal auf der Leitung 38 auf Null gebracht ist, wählt das Steuersignal auf der Leitung 38 die Verzögerungszeit Δ₃ gleich nT, wobei n eine ganze Zahl ist, für die variable Verzögerungsleitung 34, um die Ausgangsimpulse DLL_OUT auf der Leitung 37 mit Vorderflanken und Rückflanken zu erzeugen, die zeitlich mit den Vorderflanken und Rückflanken der Impulse in der Eingangsimpulskette SYS_CLK übereinstimmen, die dem Empfänger 33 zugeführt wird. Dabei wird das LOCK-Signal erzeugt, und die DLL 32 hält diese Zeitkoinzidenz aufrecht.
Wie oben angemerkt, ermöglicht es das logische Netzwerk 50 nur einem der ersten und zweiten Impulse, hier nur den ersten Impulsen auf der Leitung C0, vom Empfänger 33 zur Verzögerungsleitung 34 zu gelangen, bis der Phasenkomparator 42 einen Hinweis auf der Leitung LOCK liefert, dass die Ausgangs- Impulskette DLL_OUT, die um Δ₁ + Δ₂ verzögert und ihm zugeführt ist, Vorder- und Rückflanken haben, die zeitlich mit den Vorder- und Rückflanken der Eisgangsimpulskette SYS_CLK übereinstimmen, die dem Empfänger 33 zugeführt ist. Die DLL-Torschaltung 48 wird mit einer zeitverzögerten Version der Ausgangsimpulskette auf der Leitung 36 und einem zeitverzögertem Torsteuersignal versorgt, das von einem Torimpulsgenerator 52 erzeugt wird. Hier ist der Torimpulsgenerators 42 eine Verriegelungsschaltung mit einem invertierten Setzeingang S, der mit der Leitung C1 verbunden ist, und einem invertierten Rücksetzeingang R, der mit der Leitung C0 verbunden ist. Der Ausgang Q des Torimpulsgenerators 52 gelangt über eine feste Verzögerungsleitung 57 (die hier eine Verzögerung Δ_Y dem Q aufprägt, um einen verzögerten Impuls QD zu ergeben) zu einem Eingang der UND-Schaltung 48. Der Torimpulsgenerator 52 spricht auf einen der ersten und zweiten Impulse an und erzeugt das Torsteuersignal auf der Leitung Q'. Das Signal auf der Leitung Q' wird durch die Verzögerungsleitung 57 verzögert, um ein verzögertes Torsteuersignal QD zu erzeugen, das in 3I gezeigt ist, das während des ersten Impulses dazu verwendet wird, es der Ausgangsimpulskette zu ermöglichen, durch die UND-Schaltung 48 zum Phasenkomparator 42 zu gelangen, und die Ausgangsimpulskette daran hindert, durch die UND-Schaltung 48 zum Phasenkomparator 42 währen des zweiten Impulses zu gelangen. D. h., es wird sichergestellt, dass nur der Impuls auf der Leitung C0 in seiner Phase mit dem SYS_CLK verglichen wird, indem eine Setz-Rücksetz-Verriegelung (d. h. der Torsteuergenerator 52) verwendet wird, die Rückkopplung von der Verzögerungsleitung 34 zu steuern. Der Torsteuergenerator 42 wird mit der Abfallflanke der Impulse auf der Leitung C0 rückgesetzt und mit der Abfallflanke der Impulse auf der Leitung C1 gesetzt.
Während der Monoflop-Impulsgenerator 36 Impulse mit ansteigenden Vorderflanken erzeugt, kann ein solcher Generator 36 Impulse mit abfallenden Vorderflanken erzeugen. Ferner, während ein Vorderflankenzeitkoinzidenzkriterium verwendet wor den ist, kann eine Rückflankenzeitkoinzidenz verwendet werden und ist ein Äquivalent, so lange die ersten Impulse und die zweiten Impulse den gleichen Flankentyp haben (d. h. entweder eine Anstiegsflanke oder eine Abfallflanke). D. h. ein erster Impuls, der im Ansprechen auf die Rückflanke des Empfängerausgangs mit dem zweiten Impuls erzeugt wird, der im Ansprechen auf die Vorderflanke des Empfängerausgangs erzeugt wird, ist äquivalent der Schaltung in 2, so lange sowohl der erste Impuls als auch der zweiten Impuls den gleichen Flankentyp (d. h. beide ansteigend oder beide abfallend) haben. Noch weiter, während Zeitkoinzidenz verwendet worden ist (d. h. eine Phasendifferenz von Null zwischen den Vorderflanken von SYS_CLK und den Vorderflanken der Ausgangsimpulse DLL_OUT), kann eine feste Phasendifferenz, die nicht Null ist, verwendet werden.

Claims

Eine Schaltung (30), enthaltend: einen Empfänger (33) zum Empfangen eines Eingangsimpulssignals (SYS_CLK); und eine Verzögerungsregelschleife (32), die mit einem Ausgang des Empfängers (32) verbunden ist, wobei die Verzögerungsregelschleife enthält: einen Impulsgenerator (36) zum Empfangen eines Zwischenimpulssignals, das am Ausgang des Empfängers (33) erzeugt wird, und zum Erzeugen eines ersten Impulssignals, das erste Impulse hat, die den Vorderflanken des Zwischenimpulssignals entsprechen, und eines zweiten Impulssignals, das zweite Impulse enthält, die den Rückflanken des Zwischenimpulssignals entsprechen, wobei die Vorderflanken der ersten Impulse den gleichen Flankentyp haben, wie die Vorderflanken der zweiten Impulse; ein Logiknetzwerk (50) zum Kombinieren des ersten Impulssignals und des zweiten Impulssignals in ein zusammengesetztes Impulssignal, das die ersten und zweiten Impulse enthält, wodurch die Vorderflanken der ersten Impulse den gleichen Flankentyp behalten; eine einstellbare Verzögerungsleitung (34) zum Aufnehmen des zusammengesetzten Impulssignals und zum Erzeugen eines Ausgangsimpulssignals (37), das um eine ausgewählte Verzögerungszeit verzögert ist, indem es sowohl die ersten Impulse als auch die zweiten Impulse enthält; und wobei die Verzögerungsregelschleife (32) auf die ersten Impulse oder die zweiten Impulse im Ausgangsimpulssignal anspricht, um die Verzögerung der einstellbaren Verzöge rungsleitung (34) derart einzustellen, dass das Ausgangsimpulssignal eine vorbestimmte Phasenbeziehung zu dem Eingangsimpulssignal einhält.
Schaltung (30) nach Anspruch 1, bei der die Verzögerungsregelschleife (32) einen Phasenkomparator (42) zum Erzeugen eines Steuersignals (38) für die einstellbare Verzögerungsleitung (34) in Abhängigkeit von einer Zeitdifferenz zwischen dem Ausgangsimpulssignal und dem Eingangsimpulssignal enthält.
Schaltung (30) nach Anspruch 2, bei der das logische Netzwerk nur einen der ersten und zweiten Impulse von dem Impulsgenerator zu der einstellbaren Verzögerungsleitung (34) durchlässt, bis der Phasenkomparator (42) eine Anzeige liefert, dass das Ausgangsimpulssignal Anstiegsflanken hat, die sowohl mit den Anstiegs- als auch den Abfallflanken des Eingangsimpulssignals zusammenfallen.
Schaltung (30) nach Anspruch 2 oder 3, bei der der Phasenkomparator (42) einen ersten Eingang (46) zum Aufnehmen des Eingangsimpulssignals und einen zweiten Eingang (44) zum Aufnehmen eines Signals, das von dem Eingangsimpulssignal abgeleitet ist, hat und wobei die Verzögerungsregelschleife (32) enthält: eine Torschaltung (48) zum Aufnehmen des Ausgangsimpulssignals und eines Torsteuersignals; und einen Torimpulsgenerator (42), der auf die einen der ersten und zweiten Impulse anspricht, zum Erzeugen des Torsteuersignals während der ersten Impulse, um es dem Ausgangsimpulssignal zu ermöglichen, durch diese Torschaltung (48) zum Phasenkomparator (42) zu gelangen und das Ausgangsimpulssignal gegen den Durchgang durch die Torschaltung (48) zum Phasenkomparator (42) während der zweiten Impulse zu sperren.
Schaltung nach Anspruch 1: wobei die einstellbare Verzögerungsleitung (32) zur Verzögerung des Impulssignals in Übereinstimmung mit einem Steuersignal dient, das der einstellbaren Verzögerungsleitung (34) zugeführt wird; und wobei die Verzögerungsregelschleife (32) einen Phasenkomparator (42) enthält, der einen ersten Eingang (46) zum Aufnehmen eines aus den ersten und zweiten Impulssignalen abgeleiteten Signals und einen zweiten Eingang (44) zum Aufnehmen des Ausgangsimpulssignals hat, um das Steuersignal zu erzeugen, wobei das Steuersignal die Zeitverzögerung für die einstellbare Verzögerungsleitung (34) auswählt, um das Ausgangsimpulssignal mit Vorderflanken zu erzeugen, die mit Vorderflanken der Impulse in dem Eingangsimpulssignal zusammenfallen.
Schaltung (30) nach Anspruch 5, enthaltend: ein logisches Netzwerk zur Ermöglichung, das nur eines der ersten und zweiten Impulssignale von dem Impulsgenerator (36) zur Verzögerungsleitung (34) gelangt, bis der Phasenkomparator (42) eine Anzeige liefert, dass das Ausgangsimpulssignal Vorderflanken hat, die mit Vorderflanken des Eingangsimpulssignals zusammenfallen.
Schaltung (30) nach Anspruch 1, bei der: der Empfänger (30) dem Empfang des Eingangsimpulssignals dient, wobei dieses Impulssignal eine Periode (T) aufweist und dieser Empfänger (33) dem Eingangsimpulssignal eine erste Zeitverzögerung Δ1 verleiht; wobei die Impulsgeneratorschaltung (36) mit einem Ausgang des Empfängers (33) gekoppelt ist und das erste Impulssignal und das zweite Impulssignal mit einer zweiten Zeitverzögerung Δ2 erzeugt; das Logiknetzwerk eine dritte Zeitverzögerung Δ3 den ersten und zweiten Impulssignalen verleiht; die einstellbare Verzögerungsleitung (34) der Verzögerung des zusammengesetzten Impulssignals um eine Zeitverzögerung ΔL dient, die in Übereinstimmung mit einem der einstellbaren Verzögerungsleitung (34) zugeführten Steuersignal ausgewählt ist; ein Verzögerungsnetzwerk vorgesehen ist, um das Ausgangsimpulssignal entgegenzunehmen und eine auf Δ1 und Δ2 bezogene vierte Zeitverzögerung Δ4 zu erzeugen; die Verzögerungsregelschleife einen Phasenkomparator (42) aufweist, der einen ersten Eingang (46) zum Aufnehmen eines aus den ersten und zweiten Impulssignalen abgeleiteten Signals und einen zweiten Eingang (44), der mit einem Ausgang des Verzögerungsnetzwerks gekoppelt ist, zum Erzeugen des Steuersignals hat, wobei das Steuersignal die genannte Zeitverzögerung ΔL gleich nT-(Δ1 + Δ2 + Δ3) wählt, wobei n eine ganze Zahl ist, um das Ausgangsimpulssignal zu erzeugen, das Vorderflanken hat, die mit Vorderflanken des Eingangsimpulssignals zusammenfallen.
Schaltung (30) nach einem der Ansprüche 5, 7, ferner enthaltend: eine Torschaltung (48) zum Aufnehmen des Ausgangsimpulssignals eines Torsteuersignals; und einen Torimpulsgenerator (42), der auf die einen der ersten und zweiten Impulse anspricht, um das Torsteuersignal während der ersten Impulse zu erzeugen, um es dem Ausgangsimpulssignal zu ermöglichen, durch die Torschaltung (48) zu dem Phasenkomparator (42) zu gelangen und das Ausgangsimpulssignal gegen den Durchgang durch die Torschaltung zum Phasenkomparator (42) während der zweiten Impulse zu sperren.
Verfahren zum Erzeugen eines Ausgangsimpulssignals, das eine vorbestimmte Phasenbeziehung zu einem Eingangsimpulssignal hat, umfassend: Durchleiten des Eingangsimpulssignals durch einen Empfänger (33); Erzeugen eines ersten Impulssignals, das erste Impulse entsprechend den Vorderflanken des Eingangsimpulssignals hat, und eines zweiten Impulssignals, das zweite Impulse entsprechend den Rückflanken des Eingangsimpulssignals hat, wobei jeder der ersten und zweiten Impulse Vorderflanken des gleichen Flankentyps hat; Kombinieren der ersten und zweiten Impulssignale in ein zusammengesetztes Impulssignal; Zuführen des zusammengesetzten Impulssignals durch eine Verzögerungsleitung (34) zum Erzeugen des Ausgangssignalimpulses; wobei der Kombinierschritt umfasst, dass nur eines der ersten und zweiten Impulssignale vom Empfänger zur Verzögerungsleitung gelangen kann, bis eine Anzeige geliefert wird, dass das Ausgangsimpulssignal Vorderflanken hat, die mit den Vorderflanken des Eingangsimpulssignals zusammenfallen.
Verfahren nach Anspruch 9, weiterhin enthaltend den folgenden Schritt: Erzeugen eines Steuersignals für die einstellbare Verzögerungsleitung im Ansprechen auf eine Zeitdifferenz zwischen dem Ausgangsimpulssignal und dem Eingangsimpulssignal.