DE4113621A1

DE4113621A1 - ARRANGEMENT FOR DETERMINING THE BITRATE OF A BINARY SIGNAL

Info

Publication number: DE4113621A1
Application number: DE19914113621
Authority: DE
Inventors: Waddington Damer Evely O'neill
Original assignee: Marconi Instruments Ltd
Current assignee: Marconi Instruments Ltd
Priority date: 1990-04-24
Filing date: 1991-04-24
Publication date: 1991-11-07
Also published as: GB2243452A; GB9009186D0

Description

Die Erfindung betrifft Anordnungen zum Bestimmen oder Erkennen der Bitrate von Binärsignalen. Insbesondere betrifft die Erfindung Anordnungen zum Bestimmen der Bitrate eines eintreffenden Binärsignals oder Binäreingangssignals aus mehreren möglichen Werten dieser Bitrate.The invention relates to arrangements for determining or detection of the bit rate of binary signals. In particular, the invention relates to arrangements for Determine the bit rate of an incoming binary signal or binary input signal from several possible values this bit rate.

Eine solche Funktion ist unter Verwendung von Schal tungen, die auf die unterschiedlichen Bitraten abgestimmt werden, schwer zu erzielen, da die statistische Natur von Binärsignalen bedeutet, daß kein wohldefiniertes Leistungs maximum vorliegt, das erkennbar ist.One such function is using scarf that are tailored to the different bit rates become difficult to achieve because of the statistical nature of Binary signals means that there is no well-defined performance maximum that is recognizable.

Gleichermaßen ist es schwierig, diese Funktion einfach durch Versuch der Messung der minimalen Bitrate des ein treffenden Signals zu erzielen, da Rauschimpulse mit beträchtlicher Wahrscheinlichkeit dazu führen, daß sich zu geringe und schlechte Meßwerte ergeben.Likewise, it is difficult to do this function easily by attempting to measure the minimum bit rate of a to achieve the relevant signal, since noise pulses with considerable probability that too low and bad results.

Der vorliegenden Erfindung liegt die Aufgabe zugrun de, eine Bitrateerkennungsanordnung anzugeben, die gemäß einer Strategie verfährt, mit der diese Schwierigkeiten überwunden werden.The present invention is based on the object de to specify a bit rate detection arrangement that according to pursues a strategy that overcomes these difficulties be overcome.

Diese Aufgabe wird durch den Gegenstand des Patent anspruchs 1 gelöst.This task is covered by the subject of the patent claim 1 solved.

Danach kennzeichnet sich gemäß der Erfindung die Anordnung zum Bestimmen der Bitrate eines eintreffenden Binärsignals aus mehreren möglichen Werten dieser Bitrate dadurch, daß Einrichtungen vorgesehen sind, die in bezug auf jedes einer Anzahl von Paaren aufeinanderfolgender Bits gleichen oder ähnlichen Werts des eintreffenden Signals diejenige mehrerer Zeitspannen oder Zeitintervalle bestimmt, in der die Bitperiode dieses Paares aufeinan derfolgender Bits liegt, wobei diese Zeitspannen oder Zeitintervalle solche Längen aufweisen, daß die minimal mögliche Bitperiode von Signalen jeder Bitrate in einer anderen Zeitspanne liegt. Ferner sind Einrichtungen vorgesehen, die ansprechend auf das Ausgangssignal der Bestimmungseinrichtung in bezug auf jede solche Zeit spanne die Anzahl von Malen oder Zeitpunkten während der Anzahl von Paaren aufeinanderfolgender Bits sum mieren, zu denen die Bitperiode eines solchen Paares aufeinanderfolgender Bits in dieser Zeitspanne liegt. Ferner ist eine Einrichtung zum Ausnutzen oder Verwenden der Ausgangssignale der Summiereinrichtung vorgesehen, um anzuzeigen, welche der möglichen Bitraten die höchste ist, die in einer Zeitspanne liegt, für die die Anzahl von Zeitpunkten oder Malen einen vorbe stimmten Bruchteil der Anzahl von Paaren aufeinander folgender Bits übersteigt.Thereafter, according to the invention, the Arrangement for determining the bit rate of an incoming Binary signal from several possible values of this bit rate in that means are provided which relate to on each of a number of consecutive pairs Bits of the same or similar value of the incoming Signals that of several time spans or time intervals in which the bit period of this pair is contiguous of the following bits, these periods of time or Time intervals have such lengths that the minimum possible bit period of signals of each bit rate in one other period of time. There are also facilities provided in response to the output signal of the Determination means for each such time span the number of times or times during the number of pairs of consecutive bits sum to which the bit period of such a pair successive bits in this period. Furthermore, a device for exploitation or use the output signals of the summing device are provided, to indicate which of the possible bit rates the is highest, which is in a period for which the number of times or times is over matched fraction of the number of pairs of the following bits.

In einer vorteilhaften Weiterbildung der erfin dungsgemäßen Anordnung umfaßt die Einrichtung zum Bestimmen zweckmäßigerweise: eine Einrichtung, die ansprechend auf das erste Bit jedes solchen Paares aufeinanderfolgender Bits ähnlichen Werts die Erzeu gung von Impulsen einer Dauer gleich den jeweiligen Grenzen der Zeitspannen initiiert; eine Detektorein richtung oder Erfassungseinrichtung, die ansprechend auf das Auftreten des zweiten Bit jedes solchen Paares von Bits erfaßt, welcher dieser Impulse, falls über haupt welche vorliegen, noch existiert; und eine Decodiereinrichtung, die auf das Ausgangssignal der Detektoreinrichtung anspricht, um für jedes solche zweite Bit die Zeitspanne zu ermitteln, in der die Bitperiode des Paares aufeinanderfolgender Bits liegt, zu dem dieses zweite Bit gehört.In an advantageous development of the inventor arrangement according to the invention comprises the device for Determine expediently: a facility that in response to the first bit of each such pair successive bits of similar value are generated of pulses of a duration equal to the respective Limits of time periods initiated; a detector direction or detection device that is appealing on the occurrence of the second bit of each such pair detected by bits which of these pulses, if over any which exist, still exists; and a Decoding device which is based on the output signal of the Detector device responds to for each such second bit to determine the time period in which the Bit period of the pair of consecutive bits is to which this second bit belongs.

In einer solchen Anordnung decken die Zeitspannen vorzugsweise gemeinsam eine kontinuierliche zeitliche Spannweite ohne Überlappung ab und jeder solche Impuls weist eine Dauer gleich der gemeinsamen Grenze eines verschiedenen oder anderen Paares von Zeitspannen auf, die in dieser zeitlichen Spanne aneinandergrenzen. In such an arrangement, the time spans cover preferably together a continuous temporal Span without overlap and each such impulse has a duration equal to the common limit of one different or different pairs of time spans, that adjoin each other in this time span.

Vorzugsweise umfaßt die Einrichtung zum Summieren mehrere Zähler, wobei einer jeweils für eine solche Zeitspanne die Summation ausführt und jeder solche Zähler einen maximalen oder vollen Zählwert aufweist, der dem vorbestimmten Bruchteil der Anzahl von Paaren aufeinanderfolgender Bits entspricht. Vorzugsweise um faßt die Einrichtung zum Ausnutzen mehrere Latcheinrich tungen, die jeweils so ausgelegt sind, daß sie ihren Betrieb aufnehmen, falls ein verschiedener oder anderer der Zähler übergeflossen ist, nachdem die Anzahl von Paaren aufeinanderfolgender Bits empfangen worden ist, es sei denn ein Zähler für eine Zeitspanne, in der die minimale Bitperiode einer höheren möglichen Bitrate liegt, ist auch bereits übergeflossen.Preferably the means for summing comprises several counters, one for each Period of time the summation is carried out and each such Counter has a maximum or full count, the predetermined fraction of the number of pairs consecutive bits. Preferably around summarizes the facility to take advantage of several Latcheinrich tions, which are each designed so that their Start operation if a different one or another the counter overflowed after the number of Pairs of consecutive bits has been received, unless a counter for a period in which the minimum bit period of a higher possible bit rate is already overflowing.

Zusammenfassend wirkt die erfindungsgemäße Anord nung so, daß sie ermittelt, in welcher mehrerer Zeit spannen die Bitperiode jedes Paares aufeinanderfolgender Bits ähnlichen Werts liegt. Es wird dann für jede Zeit spanne eine Zählung durchgeführt und die Bitrate aus den Zählwerten für ein bestimmtes Eingangssignal abge leitet.In summary, the arrangement according to the invention acts in such a way that it determines in which time span the bit period of each pair in succession Bits of similar value. It will be forever span out a count and cut out the bit rate the count values for a specific input signal directs.

Im folgenden wird die Erfindung an Rand von Zeich nungen näher erläutert. Es zeigenIn the following the invention on the edge of drawing nations explained in more detail. Show it

Fig. 1 ein Blockschaltbild eines Ausführungsbei spiels der erfindungsgemäßen Anordnung und Fig. 1 is a block diagram of an exemplary embodiment of the inventive arrangement and

Fig. 2 die Funktionsverläufe von Signalen, die an verschiedenen Punkten in dieser Anordnung in deren Betrieb auftreten. Fig. 2 shows the functional curves of signals that occur at various points in this arrangement in their operation.

Die Anordnung bestimmt die Bitrate eines eintref fenden Signals oder Eingangssignals aus vier möglichen Werten. Das eintreffende Signal (Fig. 2A) ist von der Art, in der ein Bit vom Wert "1" durch einen Impuls dargestellt ist, der sich nur über einen Teil einer Bitperiode, beispielsweise nur über die erste Hälfte, erstreckt, und in der ein Bit vom Wert "0" durch das Fehlen eines Impulses in einer Bitperiode dargestellt wird. The arrangement determines the bit rate of an incoming signal or input signal from four possible values. The incoming signal ( FIG. 2A) is of the type in which a bit of the value "1" is represented by a pulse which extends only over part of a bit period, for example only over the first half, and in the one Bit of the value "0" is represented by the absence of a pulse in a bit period.

In der Fig. 1 wird das eintreffende Signal einem Eingang eines AND-Glieds 1 zugeführt, dessen Ausgangs signal die Operation eines ersten Impulsgenerators 3 initiiert. Das Ausgangssignal des Impulsgenerators 3 wiederum initiiert die Operation eines zweiten Impuls generators 5, dessen Ausgangssignal dazu verwendet wird, ein D-Flipflop 7 zu takten, das so ausgebildet ist, daß es als eine durch zwei teilende Schaltung wirkt. Das Ausgangssignal des Flipflop 7 wird einem Eingangsanschluß eines AND-Glieds 9 mit zwei Eingängen zugeführt, dessen anderes Eingangssignal vom Ausgang des ersten Impulsgenerators 3 abgeleitet wird. Das Ausgangssignal vom Flipflop 7 wird darüber hinaus dazu verwendet, die Betriebsfunktion dreier weiterer Impulsgeneratoren 11, 13 und 15 zu steuern. Die Aus gangssignale der Impulsgeneratoren 11, 13 und 15 werden einem Decodierer 17 zugeführt, der feststellt, ob an den Ausgängen der Impulsgeneratoren 11, 13 und 15 noch Impulse vorliegen, und der, wenn er durch einen Impuls vom Ausgang des AND-Gliedes 9 dazu aktiviert bzw. frei gegeben wird, einen Impuls zum Eingang eines geeigneten von vier AND-Gliedern 19, 21, 23 und 25 in Abhängigkeit davon leitet, welcher der Impulse, die seinem Eingang zugeführt werden, noch vorhanden ist, wobei diese Funktion weiter unten näher erläutert werden wird.In Fig. 1, the incoming signal is fed to an input of an AND gate 1 , the output signal initiates the operation of a first pulse generator 3 . The output signal of the pulse generator 3 in turn initiates the operation of a second pulse generator 5 , whose output signal is used to clock a D flip-flop 7 , which is designed so that it acts as a circuit dividing by two. The output signal of the flip-flop 7 is fed to an input terminal of an AND gate 9 with two inputs, the other input signal of which is derived from the output of the first pulse generator 3 . The output signal from the flip-flop 7 is also used to control the operating function of three further pulse generators 11 , 13 and 15 . The output signals from the pulse generators 11 , 13 and 15 are fed to a decoder 17 , which determines whether there are still pulses at the outputs of the pulse generators 11 , 13 and 15 , and when there is a pulse from the output of the AND gate 9 activated or released, a pulse to the input of a suitable one of four AND gates 19 , 21 , 23 and 25 conducts depending on which of the pulses which are fed to its input is still present, this function being described in more detail below will be explained.

Die Impulse am Ausgang des AND-Gliedes 9 werden darüber hinaus in einem Hauptzähler 27 gezählt, dessen Ausgangssignal dem zweiten Eingang des AND-Gliedes 1 zugeführt wird.The pulses at the output of the AND gate 9 are also counted in a main counter 27 , the output signal of which is fed to the second input of the AND gate 1 .

Die Ausgangssignale der AND-Glieder 19, 21, 23, 25 werden jeweils den Eingängen von vier Zählern 29, 31, 33 bzw. 35 zugeführt, die gleiche volle oder maximale Zählwerte haben, die einen geringen Bruchteil des vollen oder maximalen Zählwerts vom Zähler 27 ausma chen. Die Ausgangssignale der Zähler 29, 31, 33 und 35 werden von einer Decodieranordnung, die drei AND-Glie der 37, 39 und 41 und vier Latch-Schaltungen 43, 45, 47 und 49 umfaßt, so benutzt, daß, wenn ein Impuls am Ausgang des Zählers 27 das Überfließen des Zählers 27 anzeigt, Information hinsichtlich der durch die rela tiven Zählwerte in den Zählern 29, 31, 33, 35 darge stellten Bitrate in den Latch-Schaltungen abspeicher bar ist.The output signals of the AND gates 19 , 21 , 23 , 25 are fed to the inputs of four counters 29 , 31 , 33 and 35 , respectively, which have the same full or maximum count values, which are a small fraction of the full or maximum count value from the counter 27 turn off. The outputs of the counters 29 , 31 , 33 and 35 are used by a decoding arrangement, which comprises three AND-Glie the 37 , 39 and 41 and four latches 43 , 45 , 47 and 49 , so that when a pulse on output of the counter 27 indicates the overflow of the counter 27, the bit rate information set by the rela tive count values in the counters 29, 31, 33, 35 is Darge respect abspeicher bar in the latch circuits.

Den zweiten Eingängen der AND-Glieder 19, 21, 23, 25 werden jeweils Signale vom Ausgang der Zähler 29, 31, 33 bzw. 35 zugeführt, so daß jedes AND-Glied 19, 21, 23 oder 25 gesperrt oder abgeschaltet wird, wenn der zuge ordnete Zähler 29, 31, 33 oder 35 überfließt.The second inputs of the AND gates 19 , 21 , 23 , 25 are supplied with signals from the output of the counters 29 , 31 , 33 and 35 , respectively, so that each AND gate 19 , 21 , 23 or 25 is blocked or switched off when the assigned counter 29 , 31 , 33 or 35 overflows.

Im Betrieb wird die Anordnung zunächst durch Anlegen eines Resetimpulses an das Flipflop 7, die Zähler 29, 31, 33, 35 und Latch-Schaltungen 43, 45, 47, 49 zurück gesetzt. An der Anstiegsflanke des ersten Impulses, d.h. eines Wertes "1" Bit, im eintreffenden Signal (Fig. 2A) nach dem Zurücksetzen, erzeugt der Impulsgenerator 3 einen Impuls kurzer Dauer im Vergleich zur minimal mög lichen Bitperiode in einem Signal der höchsten der vier möglichen Bitraten (Fig. 2B). Beispielsweise seien hier zu die vier Bitraten zu 704 kbit/s, 1544 kbit/s, 2048 kbit/s und 3152 kbit/s angenommen, wobei in diesem Fall der Impulsgenerator 3 zweckmäßigerweise einen Impuls einer Dauer von 30 ns erzeugt.In operation, the arrangement is first reset by applying a reset pulse to the flip-flop 7 , the counters 29 , 31 , 33 , 35 and latch circuits 43 , 45 , 47 , 49 . On the rising edge of the first pulse, ie a value of "1" bit, in the incoming signal ( Fig. 2A) after reset, the pulse generator 3 generates a pulse of short duration compared to the minimally possible bit period in a signal of the highest of the four possible Bit rates ( Fig. 2B). For example, let us assume the four bit rates of 704 kbit / s, 1544 kbit / s, 2048 kbit / s and 3152 kbit / s, in which case the pulse generator 3 expediently generates a pulse with a duration of 30 ns.

Ansprechend auf einen Ausgangsimpuls vom Impuls generator 3 erzeugt der Impulsgenerator 5 einen Impuls ähnlicher Dauer (Fig. 2C), der die Erzeugung eines Impulses vom Flipflop 7 (Fig. 2D) initiiert. Die Initiierung eines Impulses durch das Flipflop 7 akti viert das AND-Glied 9, d. h. gibt dieses frei, und initiiert die Erzeugung eines Impulses durch jeden der Impulsgeneratoren 11, 13 und 15 (Fig. 2E, 2F und 2G).In response to an output pulse from pulse generator 3 , pulse generator 5 generates a pulse of a similar duration ( FIG. 2C) which initiates the generation of a pulse from flip-flop 7 ( FIG. 2D). The initiation of a pulse by the flip-flop 7 activates the AND gate 9 , ie releases it, and initiates the generation of a pulse by each of the pulse generators 11 , 13 and 15 ( FIGS. 2E, 2 F and 2 G).

Die Dauern der Impulse, die von den Generatoren 11, 13 und 15 erzeugt werden, sind in Beziehung zu den minimal möglichen Bitperioden von Signalen der mögli chen Bitraten so ausgewählt, daß sie vier Zeitspannen oder Zeitintervalle definieren, die zusammen ohne Über lappung eine kontinuierliche Zeitspanne überdecken, wobei in jeder der vier Spannen oder Intervalle die minimal mögliche Bitperiode einer verschiedenen der vier möglichen Bitraten liegt.The durations of the pulses generated by the generators 11 , 13 and 15 are selected in relation to the minimum possible bit periods of signals of the possible bit rates so that they define four time periods or time intervals which together form a continuous time period without overlap overlap, with the minimum possible bit period of a different one of the four possible bit rates lying in each of the four ranges or intervals.

So erzeugen die Generatoren 11, 13 und 15 geeigneterweise Impulse mit Impulsdauern von 440 ns, 600 ns bzw. 1,36/us, wobei die minimal möglichen Bitperioden von Signalen einer Bitrate von 3152 kbit/s, 2048 kbit/s, 1544 kbit/s und 704 kbit/s 317 ns, 488 ns 648 ns bzw. 1,42/us betragen. So liegen dann für dieses Ausführungsbeispiel die minimal möglichen Bitperioden jeweils in den vier Bereichen 0 bis 440 ns, 440 bis 600 ns, 600 ns bis 1,36/us bzw. 1,36/us bis ∞s, wobei die Impulse, die von den Generatoren 11, 13 und 15 erzeugt werden, die gemeinsamen Grenzen aneinandergren zender Zeitspannen oder Zeitintervalle in der zeitlichen Spannweite definieren.The generators 11 , 13 and 15 thus suitably generate pulses with pulse durations of 440 ns, 600 ns and 1.36 / us, the minimum possible bit periods of signals having a bit rate of 3152 kbit / s, 2048 kbit / s, 1544 kbit / s and 704 kbit / s are 317 ns, 488 ns 648 ns and 1.42 / us, respectively. The minimum possible bit periods for this exemplary embodiment then lie in the four ranges 0 to 440 ns, 440 to 600 ns, 600 ns to 1.36 / us or 1.36 / us to ∞s, the pulses being from the generators 11 , 13 and 15 are generated, which define common limits of contiguous time periods or time intervals in the time span.

Die Anstiegsflanke des nächsten Impulses (vom Wert "1" Bit) im eintreffenden Signal, folgend auf die Ini tiierung der Erzeugung von Impulsen durch die Genera toren 11, 13 und 15 (d. h. ein zweiter Impuls nach dem Zurücksetzen) ruft die Erzeugung eines weiteren Impulses durch den Generator 3 hervor, wobei dieser weitere Im puls, da das AND-Glied 9 nun freigegeben ist, den Zähler 27 inkrementiert und den Decodierer 17 freigibt bzw. aktiviert. Ist der Decodierer 17 durch das entsprechende Enable-Signal freigegeben, so führt er dem AND-Glied 19 einen Impuls zu, falls die Impulse, die von den drei Generatoren 11, 13 und 15 erzeugt werden, noch vorliegen, führt dem AND-Glied 21 einen Impuls zu, falls nur die Impulse von den Generatoren 13 und 15 noch existieren, führt dem AND-Glied 23 einen Impuls zu, falls nur noch der vom Generator 15 erzeugte Impuls existiert, und führt dem AND-Glied 25 einen Impuls zu, falls keiner der Im pulse der Generatoren mehr existiert. Infolgedessen wird ein Impuls zum AND-Glied 19, 21, 23 oder 25 in Überein stimmung damit zugeführt, ob die Zeit zwischen den Vorder flanken des ersten und zweiten Impulses des eintreffenden Signals, d. h. die Bitperiode dieser beiden Impulse, in der Zeitspanne liegt, die die minimal mögliche Bitperiode von Signalen der Bitrate 3152 kbit/s, 2048 kbit/s, 1544 kbit/s oder 704 kbit/s einschließt. Infolgedessen ist jedes AND-Glied 19, 21, 23, 25 und jeder der Zähler 29, 31, 33 und 15 auf eine andere Zeitspanne bezogen und infolgedessen auch auf eine andere der vier möglichen Bitraten.The rising edge of the next pulse (from the value "1" bit) in the incoming signal, following the initiation of the generation of pulses by generators 11 , 13 and 15 (ie a second pulse after the reset) calls the generation of a further pulse by the generator 3 , this further pulse, since the AND gate 9 is now enabled, increments the counter 27 and enables or activates the decoder 17 . If the decoder 17 is enabled by the corresponding enable signal, it supplies the AND gate 19 with a pulse, if the pulses that are generated by the three generators 11 , 13 and 15 are still present, leads the AND gate 21 to a pulse if only the pulses from the generators 13 and 15 still exist, feeds the AND gate 23 a pulse if only the pulse generated by the generator 15 still exists and feeds the AND gate 25 a pulse if none of the generators' pulses exist. As a result, a pulse is supplied to the AND gate 19 , 21 , 23 or 25 in accordance with whether the time between the leading edges of the first and second pulses of the incoming signal, ie the bit period of these two pulses, is in the period of time that includes the minimum possible bit period of signals with a bit rate of 3152 kbit / s, 2048 kbit / s, 1544 kbit / s or 704 kbit / s. As a result, each AND gate 19 , 21 , 23 , 25 and each of the counters 29 , 31 , 33 and 15 are related to a different time period and consequently also to a different one of the four possible bit rates.

Die Zähler 29, 31, 33 und 35 werden jeweils um eins inkrementiert, wenn ein Impuls dem jeweils zugeordneten AND-Glied 19, 21, 23 oder 25 zugeführt wird, bis der Zähler überfließt, wodurch das zugeordnete AND-Glied aus geschaltet wird. So wird beim ersten Paar aufeinander folgender Impulse des eintreffenden Sig als der eine oder andere der Zähler 29, 31, 33, 35, wenn der Decodierer 17 freigegeben ist, in Abhängigkeit davon, welche von den Generatoren 11, 13 und 15 erzeugte Impulse immer noch vorliegen, entsprechend der folgenden Tabelle um ein inkrementiert, wobei "1" anzeigt, daß ein Impuls noch existiert.The counters 29 , 31 , 33 and 35 are incremented by one each time a pulse is fed to the respectively assigned AND gate 19 , 21 , 23 or 25 until the counter overflows, whereby the assigned AND gate is switched off. Thus, in the first pair of consecutive pulses of the incoming sig as one or the other of the counters 29 , 31 , 33 , 35 when the decoder 17 is enabled, depending on which pulses generated by the generators 11 , 13 and 15 are still are incremented by one, according to the following table, where "1" indicates that a pulse still exists.

Der vom Generator 3 ansprechend auf die Vorderflanke des zweiten Impulses im eintreffenden Signal nach dem Zurücksetzen erzeugte Impuls ruft ebenfalls die Erzeugung eines weiteren Impulses durch den Generator 5 hervor, welcher den vom Flipflop 7 ansprechend auf den ersten, vom Generator 5 erzeugten Impuls, generierten Impuls be endet. Das Aufhören oder die Beendigung des Flipflop- Impulses beendet die Impulse, die von den Generatoren 11, 13 und 15 erzeugt werden, falls sie noch existieren, und schaltet darüber hinaus das AND-Glied 9 ab.The pulse generated by generator 3 in response to the leading edge of the second pulse in the incoming signal after the reset also causes generator 5 to generate a further pulse, which generates the pulse generated by flip-flop 7 in response to the first pulse generated by generator 5 completed. The cessation or termination of the flip-flop pulse ends the pulses which are generated by the generators 11 , 13 and 15 , if they still exist, and also switches the AND gate 9 off.

Die obige Operationsfolge, die zur Inkrementierung des einen oder anderen der Zähler 29, 31, 33, 35 führt (wenn er nicht bereits übergeflossen ist), wird für jedes Paar aufeinanderfolgender Impulse im eintreffenden Signal wiederholt, bis der Zähler 27 überfließt, wenn sein Ausgang das AND-Glied 1 durch ein entsprechendes Disable-Signal abschaltet bzw. sperrt.The above sequence of operations, which results in incrementing one or the other of counters 29 , 31 , 33 , 35 (if it has not already overflowed), is repeated for each pair of successive pulses in the incoming signal until counter 27 overflows when its output the AND gate 1 switches off or blocks by a corresponding disable signal.

Die Fig. 2A zeigt den Funktionsverlauf oder die Kurvenform des eintreffenden Signals, die bei einem eintreffenden Signal einer Bitrate von 2048 kbit/s antreffbar sind. Die folgende Tabelle zeigt an, welche Impulse der Impulsgeneratoren 11, 13 und 15 noch exi stieren, wenn der Decodierer 17 zu Zeitpunkten t₁, t₂ und t₃ (vgl. Fig. 2) freigegeben wird oder aktiviert wird, und damit, welcher der Zähler 29, 31, 33, 35 zu jedem solchen Zeitpunkt inkrementiert wird. FIG. 2A shows the course of the function or the curve shape of the incoming signal, which can be found with an incoming signal having a bit rate of 2048 kbit / s. The following table shows which pulses of the pulse generators 11 , 13 and 15 still exist when the decoder 17 is released or activated at times t ₁ , t ₂ and t ₃ (see FIG. 2), and thus which one the counter 29 , 31 , 33 , 35 is incremented at each such time.

Für die vier möglichen Bitraten, die beispiel halber in Betracht gezogen sind, weisen die Zähler 29, 31, 33 und 35 jeweils zweckmäßigerweise einen vollen oder maximalen Zählwert von 8 auf, und der Zähler 27 weist demgegenüber einen relativ großen maximalen Zählwert von beispielsweise 2048 auf. Bei einem ein treffenden Signal einer Bitrate von 2048 kbit/s ist es, wenn der Zähler 27 überfließt, so gut wie sicher, daß der Zähler 31 infolge des Auftretens von zumindest neun Paaren aufeinanderfolgender Impulse unter einem Abstand von einer Bitperiode während einer vollständigen Zählung des Zählers 27 übergeflossen ist. Darüber hinaus ist es höchst wahrscheinlich, daß infolge des Auftretens auf einanderfolgender Impulse mit Abständen von zwei oder mehr Bitperioden während der vollen Zählung des Zählers 27 die Zähler 31 und 35 ebenfalls übergeflossen sind. Jedoch wird der Zähler 29 leer sein, da die minimal mögliche Zeit zwischen Impulsen im eintreffenden Signal zu lang ist, als daß die Impulse, die vom Generator 11 erzeugt werden, existieren, wenn der Decodierer 17 freigegeben wird.For the four possible bit rates, which are taken into account for example, counters 29 , 31 , 33 and 35 each expediently have a full or maximum count of 8, and counter 27 has a relatively large maximum count of, for example, 2048 . With an incoming signal of a bit rate of 2048 kbit / s, if the counter 27 overflows, it is almost certain that the counter 31 will be spaced one bit apart during a complete count of the due to the occurrence of at least nine pairs of consecutive pulses Counter 27 has overflowed. In addition, it is highly likely that due to the occurrence of successive pulses at intervals of two or more bit periods during the full count of counter 27, counters 31 and 35 have also overflowed. However, the counter 29 will be empty since the minimum possible time between pulses in the incoming signal is too long for the pulses generated by the generator 11 to exist when the decoder 17 is enabled.

Infolgedessen wird die Bitrate des eintreffenden Signals wie folgt dadurch angezeigt, welche der Zähler 29, 31, 33 und 35 übergeflossen sind. Falls nur der Zähler 35 übergeflossen ist, beträgt die Bitrate 704 kbit/s; falls der Zähler 33 übergeflossen ist, jedoch keiner der Zähler 29 oder 31, beträgt die Bit rate 1544 kbit/s; falls der Zähler 31, jedoch nicht der Zähler 29 übergeflossen sind, beträgt die Bitrate 2048 kbit/s und falls der Zähler 29 übergeflossen ist, beträgt die Bitrate 3152 kbit/s.As a result, the bit rate of the incoming signal is indicated as follows by which of the counters 29 , 31 , 33 and 35 overflowed. If only the counter 35 has overflowed, the bit rate is 704 kbit / s; if the counter 33 has overflowed, but none of the counters 29 or 31 , the bit rate is 1544 kbit / s; if the counter 31 has overflowed, but not the counter 29 , the bit rate is 2048 kbit / s and if the counter 29 has overflowed, the bit rate is 3152 kbit / s.

Diese Information wird mittels der AND-Glieder 37, 39, 41 decodiert und in der im folgenden dargelegten Weise in einer der Latch-Schaltungen 43, 45, 47, 49 gespeichert bzw. verriegelt, wenn der Zähler 27 über fließt.This information is decoded by means of the AND gates 37 , 39 , 41 and, in the manner set out below, stored or locked in one of the latch circuits 43 , 45 , 47 , 49 when the counter 27 overflows.

Wie bereits erwähnt, sperrt jeder der Zähler 29, 31, 33 und 35 bei seinem Überfließen das AND-Glied 19, 21, 23 oder 25 durch ein entsprechendes Disable-Signal an dessen Eingang. Darüber hinaus sperrt der Zähler 29 bei seinem Überfließen sämtliche Decodier-AND-Glieder 37, 39 und 41, sperrt der Zähler 31, wenn er überfließt, nur die AND-Glieder 39 und 41 und sperrt der Zähler 33 bei seinem Überfließen nur das AND-Glied 41. Die Latch- Schaltung 43 wird durch einen Impuls am Ausgang des Zählers 29 betätigt, wenn dieser überfließt. Die Latch Schaltungen 45, 47 und 49 werden durch Impulse an den Ausgängen der Zähler 31, 33 bzw. 35 über die AND-Glieder 37, 39 bzw. 41 betätigt, wenn diese Zähler überfließen, es sei denn diese Glieder sind bereits gesperrt bzw. ausgeschaltet. Infolgedessen verhindern die AND-Glieder 37, 39, 41 die Operation einer Latch-Schaltung 45, 47 oder 49 durch Überfließen des entsprechenden Zählers 31, 33 oder 35, falls ein Zähler, der einer höheren mögli chen Bitrate zugeordnet ist, ebenfalls übergeflossen ist. Infolgedessen wird bei Freigabe durch das Überfließen des Zählers 27 nur diejenige der Latch-Schaltungen 43, 45, 47 und 49 den Latch-Vorgang ausführen, die dem übergeflossenen Zähler 29, 31, 33 oder 35 entspricht, der der schnellsten 8itrate zugeordnet ist.As already mentioned, each of the counters 29 , 31 , 33 and 35 blocks the AND gate 19 , 21 , 23 or 25 when it overflows by a corresponding disable signal at its input. In addition, the counter 29 blocks all decoding AND gates 37 , 39 and 41 when it overflows, the counter 31 blocks only the AND gates 39 and 41 if it overflows, and the counter 33 only blocks the AND when it overflows Link 41 . The latch circuit 43 is actuated by a pulse at the output of the counter 29 when it overflows. Latch circuits 45 , 47 and 49 are actuated by pulses at the outputs of counters 31 , 33 and 35 via AND gates 37 , 39 and 41 , respectively, if these counters overflow, unless these gates are already blocked or switched off. As a result, the AND gates 37 , 39 , 41 prevent the operation of a latch 45 , 47 or 49 by overflowing the corresponding counter 31 , 33 or 35 if a counter associated with a higher possible bit rate has also overflowed. As a result, when the counter 27 overflows, only that latch circuit 43 , 45 , 47 and 49 will perform the latch operation that corresponds to the overflowed counter 29 , 31 , 33 or 35 associated with the fastest sample rate.

Infolgedessen wird die eintreffende Signalbitrate dadurch angezeigt, welche der Latch-Schaltungen 43, 45, 47, 49 die Latch-Funktion ausführt, d. h. speichert, wobei die Latch-Schaltungen jeweils in entsprechender Weise wie die Zähler 29, 31, 33 und 35 einer jeweils anderen möglichen Bitrate zugeordnet sind.As a result, the incoming signal bit rate is indicated by which of the latch circuits 43 , 45 , 47 , 49 executes, ie stores, the latch function, the latch circuits each corresponding to the counters 29 , 31 , 33 and 35 each are assigned to other possible bit rates.

Es ist unmittelbar einleuchtend, daß der volle Zählwert der Zähler 29, 31, 33, 35 so gewählt wird, daß er ein ausreichend großer Bruchteil des vollen Zähl werts vom Zähler 27 ist, um sicherzustellen, daß Rausch impulse kurzer Perioden kein Überfließen eines Zählers bewirken, der auf eine schnellere Bitrate als die der wahren Bitrate des eintreffenden Signals bezogen ist, bevor der Zähler 27 überfließt. Gleichzeitig wird der volle oder maximale Zählwert der Zähler 29, 31, 33, 35 so gewählt, daß er ein ausreichend geringer Bruchteil des vollen Zählwerts vom Zähler 27 ist, um sicherzustel len, daß der Zähler 29, 31, 33 oder 35, der zur Bitrate des eintreffenden Signals gehört, bevor der Zähler 27 überfließt, bereits übergeflossen ist.It is immediately obvious that the full count of the counters 29 , 31 , 33 , 35 is chosen such that it is a sufficiently large fraction of the full count of the counter 27 to ensure that noise pulses of short periods do not cause a counter to overflow which is related to a faster bit rate than that of the true bit rate of the incoming signal before the counter 27 overflows. At the same time, the full or maximum count of the counters 29 , 31 , 33 , 35 is selected so that it is a sufficiently small fraction of the full count of the counter 27 to ensure that the counter 29 , 31 , 33 or 35 which is used for Bit rate of the incoming signal belongs before the counter 27 overflows, has already overflowed.

Der volle oder maximale Zählwert des Zählers 27 wird dementsprechend natürlich im Hinblick darauf ge wählt, die Zeit, bevor eine der Latch-Schaltungen 43, 45, 47, 49 den Latch-Vorgang ausführt, um die Bitrate des eintreffenden Signals anzuzeigen, minimal zu halten.Accordingly, the full or maximum count of the counter 27 is of course chosen with a view to minimizing the time before one of the latches 43 , 45 , 47 , 49 performs the latch operation to indicate the bit rate of the incoming signal .

Ferner sei darauf hingewiesen, daß, falls ein eintreffendes Signal sehr unüblichen Formats empfangen wird, das weniger als neun aufeinanderfolgende Impulse mit einem Abstand einer Bitperiode in 2049 aufeinander folgenden Paaren von Impulsen enthält, die Anordnung eine nicht korrekte Anzeige der Bitrate liefern wird. Eine erneute Bestimmung kann jedoch dann durch Zurück setzen initiiert werden.It should also be noted that if a received signal of very unusual format that is less than nine consecutive pulses with a spacing of one bit period in 2049 following pairs of pulses contains the arrangement will provide an incorrect display of the bit rate. A new determination can then be made by back be initiated.

Während das obige Beispiel für die erfindungsge mäße Anordnung Impulsgeneratoren 3, 5, 11, 13 und 15 umfaßt, die beispielsweise monostabile Schaltungen auf weisen, so ist doch unmittelbar klar, daß die Funk tionen dieser Generatoren in noch zweckmäßigerer Weise digital beispielsweise unter Verwendung eines Hoch frequenztaktes und von Frequenzzählern erzielbar sind.While the above example for the arrangement according to the invention comprises pulse generators 3 , 5 , 11 , 13 and 15 , which have, for example, monostable circuits, it is immediately clear that the functions of these generators are more digitally useful, for example using a high frequency clock and can be achieved by frequency counters.

Für den Fall der vier beispielhalber ausgewählten Bitraten sei ferner angemerkt, daß diese Bitraten ein kleinstes gemeinsames Vielfaches von 25 MHz bis -1,5% aufweisen und angenähert im Verhältnis 8 : 12 : 16 : 36 stehen. Infolgedessen kann eine Frequenzquelle von etwa 25 MHz innerhalb einer Phasenregelschleife (PLL) mit schmalem Zeitsteuerbereich und geeigneten Frequenz teilern zweckmäßigerweise dazu verwendet werden, sowohl die Impulse, die für die Bitrateerkennung erforderlich sind, als auch die Taktsignale der erfor derlichen Frequenzen zur Extraktion von Daten aus den eintreffenden Signalen der unterschiedlichen Bit raten zu erzeugen. Alternativ kann ein digitales Injektionssynchronisationssystem mit Frequenzteilung verwendet werden.In the case of the four selected by way of example Bit rates should also be noted that these bit rates are one smallest common multiple from 25 MHz to -1.5% and have an approximate ratio of 8: 12: 16: 36 stand. As a result, a frequency source of about 25 MHz within a phase locked loop (PLL) with a narrow timing range and suitable frequency dividers can be used both the pulses needed for bit rate detection are required, as well as the clock signals of the requ frequencies for extracting data from the incoming signals of the different bits advise to generate. Alternatively, a digital one Injection synchronization system with frequency division be used.

Claims

1. Arrangement for determining the bit rate of an incoming binary signal from several possible values of the bit rate, characterized by
means ( 3 , 5 , 7 , 11 , 13 , 15 , 17 ) which, with respect to each of a number of pairs of consecutive bits of similar value of the incoming signal, determines that of a plurality of periods in which the bit period of this pair of consecutive bits lies which time periods are of such lengths that the minimum possible bit period of signals of each such possible bit rate lies in a different time period;
means ( 29 , 31 , 33 , 35 ) responsive to the output of the determining means for summing, with respect to each such period during the number of pairs of consecutive bits, the number of times at which the bit period of such a pair is consecutive Bits within this period; and means ( 43 , 45 , 47 , 49 ) which uses the outputs of the summing means ( 29 , 31 , 33 , 35 ) to indicate which of the possible bit rates is the highest which is in a period for which the number of times exceeds a predetermined fraction of the number of pairs of consecutive bits.

2. Arrangement according to claim 1, characterized in that the means for determining ( 3 , 5 , 7 , 11 , 13 , 15 , 17 ) comprises: a device ( 3 , 5 , 7 , 11 , 13 , 15 ) which is responsive on the first bit of each pair of successive bits of similar value, the generation of pulses of a duration corresponding to the respective limits of the time periods is initiated, a detector ( 17 ) which detects in response to the occurrence of the second bit of each such pair of bits, wel of these impulses, if any, are still present; and decoding means ( 17 ) which, in response to the output signal of the detector means ( 17 ), indicate for each such second bit the period in which the bit period of the pair of consecutive bits to which the second bit belongs.

3. Arrangement according to claim 2, characterized, that the time periods together without an overlap cover continuous time span and that each such pulse has a duration that the ge common limit of a different pair of time span corresponds to that in this time span adjoin.

4. Arrangement according to claim 3, characterized in that the means for initiating ( 3 , 5 , 7 , 11 , 13 , 15 ) comprises: a first pulse generator ( 3 ), corresponding to each pulse of the incoming signal, a pulse relatively short Duration generated, a second pulse generator ( 5 ) which, in response to each pulse generated by the first pulse generator ( 3 ), generates a pulse of similar duration to the pulse generated by the first pulse generator ( 3 ); a by two dividing circuit ( 7 ), which responds to the output signal of the two-th pulse generator ( 5 ), and further pulse generators ( 11 , 13 , 15 ), each of which generates a pulse of a duration equal to a respective gene common limit during the generation of a pulse is released by this by two dividing circuit ( 7 ).

5. Arrangement according to one of the preceding claims, characterized in that the means for summing ( 29 , 31 , 33 , 35 ) a plurality of counters ( 29 , 31 , 33 , 35 ), each one for summing with respect to each such time area, each of which has a full count equal to the predetermined fraction of this number of pairs of consecutive bits, and that the means for exploiting ( 43 , 45 , 47 , 49 ) a plurality of latches ( 43 , 45 , 47 , 49 ), which are put into operation if a different one of the counters ( 29 , 31 , 33 , 35 ) has overflowed after receiving the number of pairs of consecutive bits, unless a counter ( 29 , 31 , 33 ) for a period in which the minimum bit period of a higher possible bit rate is also overflowing.

6. Arrangement according to claim 5, characterized in that the latch devices ( 43 , 45 , 47 , 49 ) from the output signals alen the counter ( 29 , 31 , 33 , 35 ) via an AND gate decoding arrangement ( 37 , 39 , 41 ) are operated.

7. Arrangement according to claim 5 or claim 6, characterized in that each such counter ( 29 , 31 , 33 , 35 ) is incremented by pulses from the device for determining men ( 3 , 5 , 7 , 11 , 13 , 15th , 17 ) are fed via a corresponding AND gate ( 19 , 21 , 23 , 25 ) which is blocked when the corresponding counter ( 29 , 31 , 33 , 35 ) overflows.

8. Arrangement according to one of the preceding claims, characterized in that a main counter ( 27 ) is provided which has a full count equal to the number of pairs of consecutive bits and is designed to respond to the second bit of each pair of consecutive bits one to be incremented, and that the device for exploitation ( 43 , 45 , 47 , 49 ) is designed to be released when the main counter ( 27 ) overflows.

9. Arrangement according to claim 8 when referring back to claim 4, characterized in that the main counter ( 27 ) receives input pulses from the first pulse generator ( 3 ) via an AND gate ( 9 ), which is only released when the two dividing Circuit ( 7 ) generates a pulse.