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DE3931381A1 - SEMICONDUCTOR LAYER STRUCTURE WITH CURVED WIRING LEVEL, METHOD FOR THE PRODUCTION THEREOF AND APPLICATION OF THE CURVED WIRING LEVEL AS A CURVED CELL PLATE FOR DRAMS - Google Patents

SEMICONDUCTOR LAYER STRUCTURE WITH CURVED WIRING LEVEL, METHOD FOR THE PRODUCTION THEREOF AND APPLICATION OF THE CURVED WIRING LEVEL AS A CURVED CELL PLATE FOR DRAMS

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Publication number
DE3931381A1
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Authority
DE
Germany
Prior art keywords
wiring level
substrate
buried wiring
layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE3931381A
Other languages
German (de)
Inventor
Ralf Dipl Phys Burmester
Josef Dr Ing Winnerl
Carlos Dr Rer Nat Mazure
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Siemens Corp
Original Assignee
Siemens AG
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Corp filed Critical Siemens AG
Priority to DE3931381A priority Critical patent/DE3931381A1/en
Publication of DE3931381A1 publication Critical patent/DE3931381A1/en
Withdrawn legal-status Critical Current

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Classifications

    • H10W20/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

Landscapes

  • Semiconductor Memories (AREA)

Abstract

The circuit-elements have the following features: on a substrate (10) a conductive buried layer (11), insulated from the substrate and pref. semiconductor material of opposite type from the substrate, is formed as the interconnect level. The layer (11) is connected electrically with several circuit elements connecting them all together and has a high doping level, pref. at the saturation level for the dopant, to ensure good insulation. A conductive 2nd layer (103) of the same type as the substrate, but pref. with a higher doping level, is used in between the vertical interconnects. The trenches pref. are configured as storage capcitors featuring a conductive plate (1022), connected to the storage node and insulated from the substrate by an insulation layer (1021), a dielectric layer (1023) and a central electrode (1024) which is connected to the interconnect layer (11). The storage nodes are connected to access-transistors which are connected to bit- and word-lines, forming a DRAM memory array. The transistors are formed in the surface of the upper layer (104) which has been formed above the 2nd interconnect layer (103). The first layer (11) forms the cell-plate for the storage cells and is placed underneath them. USE/ADVANTAGE - The interconnect layer beneath the cells provides a low resistance interconnection method and avoids the formation of extra steps on the device surface. Avoids use of substrate bias in the storage capcitors but gives instead the option of using an opposite or different bias level by dint of the insulation provided and the presence of external contacts.

Description

Die Erfindung betrifft einen Schaltungselemente in drei­ dimensionaler Anordnung enthaltenden Halbleiterschichtaufbau sowie ein Verfahren zu dessen Herstellung.The invention relates to a circuit element in three dimensional arrangement containing semiconductor layer structure and a process for its production.

Mit fortschreitender Komplexität und Integration von in Halb­ leitersubstraten integrierten Schaltungsanordnungen wächst das Bedürfnis, Schaltungselemente untereinander elektrisch zu ver­ binden, die nicht direkt benachbart sind. Diese Verbindung wird meist durch eine strukturierte, leitfähige Schicht, z. B. aus Polysilizium, realisiert.With increasing complexity and integration of in half integrated circuit assemblies that grows Need to ver electrical circuit elements with each other tie that are not directly adjacent. This connection is mostly through a structured, conductive layer, e.g. B. made of polysilicon.

Beispielsweise werden in DRAM-Speicherkonzepten mit Trench­ zellen die Gegenelektroden der in Gräben (= Trench) angeordneten Kondensatoren miteinander verbunden und auf ein definiertes Potential gelegt. Diese Verbindung der Gegenelektroden wird Zellplatte genannt. Die Zellplatte wird in vielen bekannten DRAM-Konzepten als erste strukturierte Polysiliziumebene über die Zellen geführt. Die Zellplatte wird in diesem Fall vor der Wortleitung und den MOS-Transistoren erzeugt. Sie schirmt da­ her die Source/Drain-Implantation ab. Außerdem sind im Bereich der Zellplatte Bitleitungskontakte unmöglich. Dadurch sind Designeinschränkungen für die Lage der Auswahltransistoren und der Bitleitungskontakte gegeben.For example, in DRAM memory concepts with trench cells counter electrodes arranged in trenches (= trench) Capacitors connected to each other and to a defined Potential. This connection of the counter electrodes will Called cell plate. The cell plate is known in many DRAM concepts as the first structured polysilicon level the cells led. In this case, the cell plate is placed in front of the Word line and the MOS transistors generated. It shields there the source / drain implantation. Also are in the area the cell plate bit line contacts impossible. Thereby Design restrictions for the location of the selection transistors and of the bit line contacts.

Des weiteren trägt eine zusätzliche leitfähige strukturierte Schicht zur Verbindung von Schaltungselementen an der Ober­ fläche des Substrats mit ihrer Stufenhöhe zu einer Verschärfung der Topographie bei, was dem Bestreben nach weiterer Strukturver­ kleinerung entgegenläuft. Im Beispiel der DRAM-Speicherkonzepte führt die Zellplatte in Form einer strukturierten Polysilizium­ schicht mit ihrer Stufenhöhe zu einer Verschärfung der Topo­ graphie, bevor die Wortleitung und die MOS-Transistoren er­ zeugt werden. Das schränkt die Skalierbarkeit erheblich ein.Furthermore carries an additional conductive structured Layer for connecting circuit elements on the upper surface of the substrate with their step height to a tightening the topography, which strives for further structural ver reduction runs counter. In the example of the DRAM memory concepts leads the cell plate in the form of a structured polysilicon layer with their step height to tighten the topo  graphie before the word line and the MOS transistors be fathered. This significantly limits scalability.

Aus Kenney et al, Symp. on VLSI Techn. 1988, San Diego, S. 25 f, ist ein DRAM-Konzept bekannt, bei dem der Speicherkonden­ sator zwischen dem Substrat und einer Polysiliziumschicht im Graben liegt. Das gesamte Substrat stellt dabei die Gegen­ elektrode und auch gleichzeitig die Zellplatte dar. Damit ist die Spannung an der Zellplatte immer gleich der Substrat­ spannung. Es ist jedoch mitunter wünschenswert, an die Zell­ platte eine eigene Vorspannung anzulegen, um die maximale Feld­ stärke über dem Speicherdielektrikum zu reduzieren.From Kenney et al, Symp. On VLSI Techn. 1988, San Diego, pp. 25 f, a DRAM concept is known in which the memory probes sator between the substrate and a polysilicon layer in the Ditch lies. The entire substrate is the counterpart electrode and also the cell plate at the same time the voltage on the cell plate is always the same as the substrate tension. However, it is sometimes desirable to attach to the cell plate to apply its own bias to the maximum field to reduce strength above the storage dielectric.

Aus Kaga et al, IEDM 1987, Washington, S. 332 ff., ist ein DRAM-Konzept bekannt, bei dem der Speicherkondensator zwischen zwei Polysiliziumschichten in einem Graben liegt. Dabei stellt die innere Schicht den Speicherknoten und die äußere Schicht die Gegenelektrode dar. Durch Ausdiffusion aus der äußeren Polysiliziumschicht an den Trenchböden wird ein Diffusionsge­ biet erzeugt. Die aus den einzelnen Gräben ausdiffundierten Gebiete berühren sich und bilden so eine zusammenhängende, netzartige Verbindungsschicht, die die Zellplatte darstellt. Damit es zur Berührung bzw. Verbindung der aus den einzelnen Gräben ausdiffundierten Gebiete kommt, müssen die Gräbenan­ ordnung und die Ausdiffusion aneinander angepaßt werden.From Kaga et al, IEDM 1987, Washington, pp. 332 et seq DRAM concept known, in which the storage capacitor between two polysilicon layers in a trench. It poses the inner layer the storage node and the outer layer the counter electrode. By diffusion from the outer The polysilicon layer on the trench bottoms becomes a diffusion ge offers generated. The diffused out of the individual trenches Areas touch and form a coherent, net-like connection layer, which represents the cell plate. So that it touches or connects the individual Ditch diffused areas, the trenches must order and the diffusion can be adapted to each other.

Ein weiterer Nachteil dieses Konzeptes ist, daß eine hohe Temperaturbelastung von über 1000°C nach der Erzeugung der CMOS-Wannen und der Feldisolation notwendig ist. Sonst kann bei der Ausdiffusion aus den einzelnen Gräben eine ausreichende Dotierstoffkonzentration und damit eine ausreichend leitfähige Verbindung zwischen den Gegenelektroden nicht erreicht werden. Diese Temperaturbelastung führt zu einem D.t-Produkt, das die Wannen- und Feldprofile ungünstig beeinflußt.Another disadvantage of this concept is that it is high Temperature load of over 1000 ° C after the generation of the CMOS tubs and field isolation is necessary. Otherwise can sufficient for diffusion out of the individual trenches Dopant concentration and thus a sufficiently conductive Connection between the counter electrodes can not be achieved. This temperature load leads to a D.t product that the Tub and field profiles adversely affected.

Da die Dotierstoffzufuhr für die Ausdiffusion aus den Gräben über die äußere Polysiliziumebene im Graben folgt, ist die erreichbare Dotierung in den Ausdiffusionsgebieten begrenzt. Because the dopant supply for the diffusion out of the trenches over the outer polysilicon level in the trench is the achievable doping in the out-diffusion areas limited.  

Im Vergleich zu einer strukturierten Polysiliziumebene als Ver­ bindung der Gegenelektroden werden deshalb nur vergleichsweise hohe Schichtwiderstände (einige Kiloohm pro Square im Vergleich zu kleiner 100 Ohm pro Square) erzielt.Compared to a structured polysilicon level as Ver Binding of the counter electrodes are therefore only comparatively high sheet resistances (a few kiloohms per square in comparison too small 100 ohms per square).

Die Dotierstoffverarmung der Gegenelektrode bei der Aus­ diffusion führt zur Ausbildung von Verarmungszonen und re­ duziert damit die maximale MOS-Kapazität. Bei tiefen Gräben mit geringem Querschnitt muß die äußere Polysiliziumebene wegen des ungünstigen Aspektverhältnisses durch Abscheidung von dotiertem Polysilizium erfolgen. In diesem Fall ist die zur Verfügung stehende Dotierstoffmenge begrenzt, so daß der Effekt der Verarmung durch Ausdiffusion entsprechend verstärkt auftritt.The dopant depletion of the counter electrode when it turns off diffusion leads to the formation of depletion zones and re thus reduces the maximum MOS capacity. With deep trenches with a small cross section, the outer polysilicon level because of the unfavorable aspect ratio due to separation of doped polysilicon. In this case it is available dopant amount limited, so that Effect of depletion due to diffusion is increased accordingly occurs.

Die Zuführung der Substratspannung an die Auswahltransistoren, die nicht in Verbindung mit den Gegenelektroden stehen, wird durch das vergrabene Diffusionsgebiet eingeschnürt.The supply of the substrate voltage to the selection transistors, which is not connected to the counter electrodes constricted by the buried diffusion area.

Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiter­ schichtaufbau anzugeben, in dem Schaltelemente miteinander verbunden sind, ohne daß an der Oberfläche eine eigene strukturierte Verdrahtungsebene benötigt wird und ohne die Zu­ führung der Substratspannung zu nichtangeschlossenen Schalt­ elementen einzuschnüren. Gemäß der der Erfindung zugrunde­ liegenden Aufgabe soll die Verbindung der Schaltelemente von außen kontaktierbar und an eine von der Substratspannung unab­ hängige Spannung anlegbar sein. Weiterhin ist es Aufgabe, ein Herstellverfahren für einen solchen Halbleiterschichtaufbau anzugeben.The invention has for its object a semiconductor Layer structure to specify in the switching elements with each other are connected without their own on the surface structured wiring level is required and without the zu routing of the substrate voltage to non-connected switching constrict elements. According to the invention lying task is to connect the switching elements of contactable on the outside and independent of the substrate voltage dependent voltage can be applied. Furthermore, it is a task Manufacturing process for such a semiconductor layer structure specify.

Die Aufgabe wird erfindungsgemäß gelöst durch einen Schaltungs­ elemente in dreidimensionaler Anordnung enthaltenden Halbleiter­ schichtaufbau mit folgenden Merkmalen:The object is achieved by a circuit Semiconductors containing elements in a three-dimensional arrangement layer structure with the following Features:

  • a) es ist ein Substrat aus einem Halbleitermaterial von einem ersten Leitfähigkeitstyp vorgesehen, a) it is a substrate made of a semiconductor material from one provided the first conductivity type,  
  • b) in dem Substrat ist eine leitfähige, vom Substrat isolierte, erste vergrabene Verdrahtungsebene angeordnet,b) in the substrate is a conductive, isolated from the substrate, arranged first buried wiring level,
  • c) die erste vergrabene Verdrahtungsebene steht mit mehreren Schaltelementen in elektrischer Verbindung, die über die vergrabene Verdrahtungsebene untereinander verbunden sind,c) the first buried wiring level stands with several Switching elements in electrical connection, via the buried wiring level are interconnected,
  • d) es ist eine leitfähige, zweite vergrabene Verdrahtungsebene vorgesehen, die elektrisch mit dem Substrat verbunden ist und die zwischen denjenigen Schaltelementen, die nicht direkt mit der ersten vergrabenen Schicht in Ver­ bindung stehen, und der ersten vergrabenen Verdrahtungs­ ebene angeordnet ist.d) it is a conductive, second buried wiring level provided which is electrically connected to the substrate and that between those switching elements that are not directly related to the first buried layer in Ver bond, and the first buried wiring level is arranged.

Die Aufgabe wird weiterhin gelöst durch ein Herstellverfahren für einen Halbleiterschichtaufbau mit mindestens einer ersten vergrabenen Verdrahtungsebene zur Verbindung von im Halb­ leiterschichtaufbau enthaltenen Schaltelementen unterhalb der Oberfläche mit folgenden Merkmalen:The task is still solved by a manufacturing process for a semiconductor layer structure with at least a first one buried wiring level to connect in half switching layer contained switching elements below the Interface with the following features:

  • a) in einem Substrat von einem ersten Leitfähigkeitstyp wird die erste vergrabene Verdrahtungsebene durch Implantation von Ionen in einem zweiten Leitfähigkeitstyp erzeugt, der entgegengesetzt leitfähig zum ersten Leitfähigkeitstyp ist,a) in a substrate of a first conductivity type the first buried wiring level by implantation generated by ions in a second conductivity type, the is opposite to the first conductivity type,
  • b) die erste vergrabene Verdrahtungsebene wird in einem Bereich erzeugt, der den Bereich der zu kontaktierenden Schalt­ elemente sicher überlappt,b) the first buried wiring level is in an area generates the area of the switch to be contacted elements surely overlapped,
  • c) auf das Substrat wird eine epitaktische Schicht vom ersten Leitfähigkeitstyp aufgewachsen,c) an epitaxial layer from the first is applied to the substrate Conductivity type grew up
  • d) in die epitaktische Schicht werden Gräben geätzt, die bis in die erste Verdrahtungsebene hineinreichen und die mit weiteren Schichten aufgefüllt werden,d) trenches are etched into the epitaxial layer, which up to reach into the first wiring level and the with additional layers are filled up,
  • e) in dem dem Substrat abgewandten Bereich der epitaktischen Schicht werden Schaltelemente erzeugt,e) in the area of the epitaxial facing away from the substrate Layer, switching elements are generated,
  • f) die Dotierstoffkonzentration der ersten vergrabenen Ver­ drahtungsebene wird so eingestellt, daß der Übergang zwischen dem Substrat und der ersten vergrabenen Verdrahtungsebene sicher sperrt.f) the dopant concentration of the first buried ver wire level is set so that the transition between the substrate and the first buried wiring level locks safely.

Durch die Verbindung der zu kontaktierenden Schaltelemente über eine vom Substrat isolierte, vergrabene Verdrahtungsebene, die unterhalb der zu kontaktierenden Schaltelemente und unter­ halb anderer im Halbleiterschichtaufbau vorhandener Schalt­ elemente angeordnet ist, werden keine zusätzlichen Stufen an der Oberfläche des Halbleiterschichtaufbaus erzeugt. Die Ver­ bindung der Schaltelemente trägt daher nicht zur Verschärfung der Topographie bei.By connecting the switching elements to be contacted over a buried wiring level isolated from the substrate,  the below the switching elements to be contacted and below half other switch existing in the semiconductor layer structure elements are arranged, there are no additional levels generated the surface of the semiconductor layer structure. The Ver Binding of the switching elements therefore does not contribute to tightening the topography.

Da zwischen der ersten vergrabenen Verdrahtungsebene und der Substratoberfläche, in der auch Schaltungselemente wie z. B. bei DRAM Auswahltransistoren angeordnet sind, die nicht mit der ersten vergrabenen Verdrahtungsebene in Verbindung stehen, ist eine zweite vergrabene Verdrahtungsebene angeordnet. Diese zweite vergrabene Verdrahtungsebene ist elektrisch mit dem Substrat verbunden. Dadurch ist sichergestellt, daß Schaltungs­ elemente, die nicht mit der ersten vergrabenen Verdrahtungs­ ebene in Kontakt stehen, wie z. B. bei DRAM Auswahltransistoren und die zwischen Schaltungselementen angeordnet sind, die mit der ersten vergrabenen Verdrahtungsebene in Verbindung stehen, wie z. B. bei DRAM-Speicherkondensatoren, eine niederohmige Zuführung der Substratspannung haben.Since between the first buried wiring level and the Substrate surface in which circuit elements such. B. are arranged with DRAM selection transistors that are not with are connected to the first buried wiring level, a second buried wiring level is arranged. These second buried wiring level is electrical with the Substrate connected. This ensures that circuit elements that are not buried with the first wiring level in contact, such as B. with DRAM selection transistors and which are arranged between circuit elements which with are connected to the first buried wiring level, such as B. in DRAM memory capacitors, a low resistance Have supply of substrate tension.

Es liegt im Rahmen der Erfindung, die erste vergrabene Ver­ drahtungsebene aus Halbleitermaterial vorzusehen, das vom ent­ gegengesetzten Leitfähigkeitstyp wie das Substrat ist. Die Dotierung der ersten vergrabenen Verdrahtungsebene muß dann so hoch sein, daß der Übergang zwischen dem Substrat und der ersten vergrabenen Verdrahtungsebene sicher sperrt.It is within the scope of the invention, the first buried ver provide wire level of semiconductor material, which from the ent opposite conductivity type as the substrate. The Doping of the first buried wiring level must then be so be high that the transition between the substrate and the first buried wiring level securely blocks.

Es liegt im Rahmen der Erfindung die zweite Verdrahtungsebene als hochdotierte Schicht im Substrat vorzusehen. Die erste vergrabene Verdrahtungsebene kann erfindungsgemäß hergestellt werden durch Implantation einer entsprechenden Ionensorte in ein entgegengesetzt dotiertes Substrat. Die Größe der ersten vergrabenen Verdrahtungsebene muß dabei so gewählt werden, daß die später herzustellenden Schaltelemente, die über die erste Verdrahtungsebene miteinander verbunden werden sollen, flächen­ mäßig über der ersten vergrabenen Verdrahtungsebene angeordnet werden können. The second wiring level lies within the scope of the invention To be provided as a highly doped layer in the substrate. The first buried wiring level can be produced according to the invention are made by implanting a corresponding type of ion in an oppositely doped substrate. The size of the first buried wiring level must be chosen so that the switching elements to be produced later, which over the first Wiring level to be connected to each other, surfaces arranged moderately above the first buried wiring level can be.  

Nach der Implantation der ersten vergrabenen Verdrahtungsebene wird diese dadurch vergraben, daß eine epitaktische Schicht vom Leitfähigkeitstyp des Substrats darauf abgeschieden wird. Durch eine Epitaxie in drei Schritten kann dabei die zweite vergrabene Verdrahtungsebene hergestellt werden. Dazu wird die Dotierung im zweiten Schritt entsprechend erhöht.After the implantation of the first buried wiring level is buried by the fact that an epitaxial layer is deposited thereon by the conductivity type of the substrate. With an epitaxy in three steps, the second buried wiring level. For this, the Doping increased accordingly in the second step.

Bei der Herstellung der ersten vergrabenen Verdrahtungsebene durch Implantation ist die Dotierstoffkonzentration frei wählbar. Vorteilhafterweise wird die Dotierstoffkonzentration entsprechend dem Sättigungswert eingestellt, damit eine möglichst gute Isolation der ersten vergrabenen Verdrahtungs­ ebene zum umgebenden Substrat gewährleistet ist.When making the first buried wiring level the dopant concentration is free through implantation selectable. The dopant concentration is advantageous set according to the saturation value so that a insulation of the first buried wiring as good as possible level to the surrounding substrate is guaranteed.

Es liegt im Rahmen der Erfindung, die Verbindung zwischen den Schaltelementen und der ersten Verdrahtungsebene durch mit leitfähigem Material aufgefüllte Gräben zu realisieren. Diese Gräben reichen bis in die erste Verdrahtungsebene hinein.It is within the scope of the invention to connect the Switching elements and the first wiring level through with to realize filled trenches with conductive material. These Trenches extend into the first wiring level.

Es liegt im Rahmen der Erfindung, daß der Halbleiterschicht­ aufbau DRAM-Speicherzellen mit in Gräben angeordneten Speicher­ kondensatoren enthält. Die Gegenelektroden der Speicherkonden­ satoren sind mit der ersten Verdrahtungsebene dadurch ver­ bunden, daß die Gräben bis in die erste Verdrahtungsebene hin­ einreichen. Die Auswahltransistoren sind oberhalb der zweiten Verdrahtungsebene angeordnet. Die erste Verdrahtungsebene, die in ihrer Größe der Größe des Zellenfeldes entspricht und unter­ halb desselben angeordnet ist, bildet hier die Zellplatte. Da in einer solchen DRAM-Speicherzellenanordnung die Gräben für die Speicherkondensatoren sowieso geätzt werden ist die Verbindung der ersten vergrabenen Verdrahtungsebene besonders einfach. Es muß lediglich die Höhe der die erste vergrabene Verdrahtungsebene bedeckenden Schicht an die Tiefe der Gräben angepaßt werden. Durch die Verwendung der vergrabenen Zellplatte wird die Geo­ metrie des Zellenfeldes unabhängig von der Zellplatte. Diese Anordnung kann daher verkleinert werden, ohne daß die Zell­ platte eine Einschränkung dabei darstellen würde.It is within the scope of the invention that the semiconductor layer Construction of DRAM memory cells with memory arranged in trenches contains capacitors. The counter electrodes of the storage probes This means that the sensors are connected to the first wiring level bound that the trenches down to the first wiring level Submit. The selection transistors are above the second one Wiring level arranged. The first level of wiring, the corresponds in size to the size of the cell field and below is arranged half of it, here forms the cell plate. There in such a DRAM memory cell arrangement, the trenches for the Storage capacitors to be etched anyway is the connection the first buried wiring level is particularly easy. It just the height of the first buried wiring level covering layer to be adapted to the depth of the trenches. By using the buried cell plate, the geo Metry of the cell field independent of the cell plate. These Arrangement can therefore be downsized without the cell would be a limitation.

Durch die Dotierung der ersten vergrabenen Verdrahtungsebene bis zum Sättigungswert sind niedrige Schichtwiderstände kleiner 100 Ohm pro Square realisierbar.By doping the first buried wiring level  up to the saturation value there are low sheet resistances less than 100 ohms per square can be realized.

Es liegt im Rahmen der Erfindung, Kontaktgräben vorzusehen, über die die erste vergrabene Verdrahtungsebene von der Ober­ fläche her kontaktierbar ist. Solche Kontaktgräben sind mit leitfähigem Material gefüllt und gegen das Substrat isoliert. An der ersten vergrabenen Verdrahtungsebene kann über diese Kontaktgräben eine Spannung angelegt werden, die dem jeweiligen Anwendungsfall angepaßt ist. Die angelegte Spannung ist voll­ kommen unabhängig von irgendwelchen anderen Größen wie z. B. der Substratspannung.It is within the scope of the invention to provide contact trenches over which the first buried wiring level from the top is contactable. Such contact trenches are included filled with conductive material and insulated against the substrate. At the first buried wiring level you can use this Contact trenches are applied to a voltage that the respective Application is adapted. The voltage applied is full come regardless of any other sizes such as B. the substrate tension.

Es ist vorteilhaft, mehrere Kontaktgräben für die erste ver­ grabene Verdrahtungsebene vorzusehen, um die Einkopplung von Störungen oder Störungen infolge ungleichmäßiger Ladungsver­ teilung zu vermeiden.It is advantageous to ver several contact trenches for the first provide trench wiring level to the coupling of Malfunctions or malfunctions due to uneven charge ver to avoid division.

Im Fall eines Halbleiterschichtaufbaus, der DRAM-Speicherzellen enthält, ist es günstig, als Kontaktgraben dieselbe Anordnung zu verwenden, die die in Gräben angeordneten Speicherkonden­ satoren darstellt. Dadurch können die Kontaktgräben parallel mit den Speicherkondensatoren hergestellt werden und der zu­ sätzliche Prozeßaufwand für die Kontaktierung der ersten ver­ grabenen Verdrahtungsebene beschränkt sich auf eine geeignete Kontaktlochätzung.In the case of a semiconductor layer structure, the DRAM memory cells contains, it is favorable to use the same arrangement as a contact trench to use the storage probes arranged in trenches represents. This allows the contact trenches to run parallel be made with the storage capacitors and the too additional process effort for contacting the first ver digging wiring level is limited to an appropriate Contact hole etching.

Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.Further refinements of the invention result from the rest Claims.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der Figuren näher erläutert.In the following, the invention is based on exemplary embodiments and the figures explained in more detail.

Fig. 1 zeigt einen Ausschnitt aus einem Halbleiterschichtaufbau mit einer ersten und einer zweiten vergrabenen Verdrahtungs­ ebene. Fig. 1 shows a section of a semiconductor layer structure with a first and a second buried wiring level.

Fig. 2 bis Fig. 5 zeigen ein Ausführungsbeispiel des Her­ stellverfahrens. Fig. 2 to Fig. 5 show an embodiment of the manufacturing process.

Fig. 6 bis Fig. 7 zeigen ein weiteres Ausführungsbeispiel für das Herstellverfahren. Fig. 6 to Fig. 7 show a further embodiment of the manufacturing process.

In Fig. 1 ist ein Halbleiterschichtaufbau dargestellt, der vergrabene Verdrahtungsebenen gemäß der Erfindung enthält.In Fig. 1, a semiconductor layer structure is shown, the buried wiring layers contains according to the invention.

Es ist ein Substrat 10 aus z. B. Silizium von einem ersten Leitfähigkeitstyp dargestellt. Der erste Leitfähigkeitstyp ist z. B. p-leitend. Das Substrat 10 ist zusammengesetzt aus einem Substratsockel 101, einer ersten Epitaxieschicht 102, einer zweiten Epitaxieschicht 103 und einer dritten Epitaxie­ schicht 104. Die Dotierung des Substratsockels 101 beträgt z. B. 1016 cm-3, das entspricht einer Leitfähigkeit von 1 bis 10 Ohm × cm. Die Dotierung der ersten Epitaxieschicht 102 und der dritten Epitaxieschicht 104 ist die gleiche wie die des Substratsockels 101. Die zweite Epitaxieschicht 103 ist höher dotiert als der Substratsockel 101. Sie ist mindestens mit 1019 cm-3 Bor dotiert. Der Widerstand ist dann kleiner 0,01 Ohm × cm.It is a substrate 10 made of z. B. silicon of a first conductivity type. The first conductivity type is e.g. B. p-type. The substrate 10 is composed of a substrate base 101 , a first epitaxial layer 102 , a second epitaxial layer 103 and a third epitaxial layer 104 . The doping of the substrate base 101 is z. B. 10 16 cm -3 , which corresponds to a conductivity of 1 to 10 ohms × cm. The doping of the first epitaxial layer 102 and the third epitaxial layer 104 is the same as that of the substrate base 101 . The second epitaxial layer 103 is doped higher than the substrate base 101 . It is doped with at least 10 19 cm -3 boron. The resistance is then less than 0.01 ohm × cm.

In dem Substrat 10 ist eine erste vergrabene Verdrahtungsebene 11 angeordnet. Die vergrabene Verdrahtungsebene 11 ist an der Grenzfläche von Substratsockel 101 und erster Epitaxieschicht 102 angeordnet. Sie ist von einem zweiten Leitfähigkeitstyp, der entgegengesetzt leitend zum ersten Leitfähigkeitstyp ist, z. B. n-dotiert. Die erste vergrabene Verdrahtungsebene 11 wird durch Implantation in den Substratsockel 101 vor dem Auf­ bringen der Epitaxieschichten 102, 103, 104 hergestellt. Die erste vergrabene Verdrahtungsebene 11 wird z.B. durch Implantation von Antimon, Arsen oder Phosphor mit einer Dosis von mehr als 1015 cm-2 hergestellt. Dadurch ergibt sich ein Schichtwiderstand der ersten vergrabenen Verdrahtungsebene 11 von weniger als 100 Ohm pro Square.A first buried wiring level 11 is arranged in the substrate 10 . The buried wiring level 11 is arranged at the interface of the substrate base 101 and the first epitaxial layer 102 . It is of a second conductivity type that is opposite to the first conductivity type, e.g. B. n-doped. The first buried wiring level 11 is produced by implantation in the substrate base 101 before the epitaxial layers 102 , 103 , 104 are brought on. The first buried wiring level 11 is produced, for example, by implanting antimony, arsenic or phosphorus with a dose of more than 10 15 cm -2 . This results in a sheet resistance of the first buried wiring level 11 of less than 100 ohms per square.

In dem Substrat 10 sind Gräben 12 angeordnet. Die Gräben 12 verlaufen senkrecht zur Schichtenfolge und sind mit der ersten vergrabenen Verdrahtungsebene 11 verbunden. Die Innenwände der Gräben 12 sind mit einer Isolationsschicht 1021 bedeckt. Die Isolationsschicht 1021 besteht z. B. aus Siliziumoxid und weist eine Dicke von etwa 50 nm auf. Auf der Isolations­ schicht 1021 ist eine erste Polysiliziumschicht 1022 ange­ ordnet. Auf der ersten Polysiliziumschicht 1022 ist ein Dielektrikum 1023 angeordnet. Das Dielektrikum 1023 besteht z. B. aus einer Schichtkombination aus Siliziumoxid, Silizium­ nitrid, Siliziumoxid, einer sog. ONO-Schicht. Die erste Poly­ siliziumschicht 1022 ist vollständig von der ersten vergrabenen Verdrahtungsebene 11 isoliert: An der Außenwand des Grabens 12 und am Boden des Grabens 12 ist sie von der Isolationsschicht 1021 bedeckt, an der der Außenwand des Grabens 12 abgewandten Seite ist sie von dem Dielektrikum 1023 bedeckt. Innerhalb des Dielektrikums 1023 sind die Gräben mit einer zweiten Poly­ siliziumschicht 1024 ausgefüllt. Die zweite Polysiliziumschicht 1024 steht mit der ersten vergrabenen Verdrahtungsebene 11 in Kontakt.Trenches 12 are arranged in the substrate 10 . The trenches 12 run perpendicular to the layer sequence and are connected to the first buried wiring level 11 . The inner walls of the trenches 12 are covered with an insulation layer 1021 . The insulation layer 1021 consists, for. B. of silicon oxide and has a thickness of about 50 nm. On the insulation layer 1021 , a first polysilicon layer 1022 is arranged. A dielectric 1023 is arranged on the first polysilicon layer 1022 . The dielectric 1023 consists, for. B. from a layer combination of silicon oxide, silicon nitride, silicon oxide, a so-called. ONO layer. The first polysilicon layer 1022 is completely insulated from the first buried wiring level 11 : on the outer wall of the trench 12 and at the bottom of the trench 12 it is covered by the insulating layer 1021 , on the side facing away from the outer wall of the trench 12 it is covered by the dielectric 1023 covered. The trenches are filled with a second polysilicon layer 1024 within the dielectric 1023 . The second polysilicon layer 1024 is in contact with the first buried wiring level 11 .

Die erste Polysiliziumschicht 1022 und die zweite Poly­ siliziumschicht 1024 sind wie die erste vergrabene Verdrahtungs­ ebene 11 vom zweiten Leitfähigkeitstyp dotiert. Sie weisen eine Dotierung von 1019 bis 1020 cm-3 auf.The first polysilicon layer 1022 and the second polysilicon layer 1024 are doped like the first buried wiring level 11 of the second conductivity type. They have a doping of 10 19 to 10 20 cm -3 .

Die dritte Epitaxieschicht 104 stellt das eigentliche Substrat für Schaltelemente dar. In der dritten Epitaxieschicht 104 sind z. B. n-dotierte Wannen 13 zur Aufnahme von p-Kanal­ transistoren angeordnet. Es sind in der dritten Epitaxieschicht 104 ferner Gebiete 14 mit erhöhter p-Dotierung zur Aufnahme von n-Kanaltransistoren angeordnet. Die Transistoren sind an der Ober­ fläche der dritten Epitaxieschicht 104 durch Feldoxidbereiche 15 voneinander isoliert.The third epitaxial layer 104 represents the actual substrate for the switching elements. In the third epitaxial layer 104 z. B. n-doped trays 13 arranged for receiving p-channel transistors. Areas 14 with increased p-doping for receiving n-channel transistors are also arranged in the third epitaxial layer 104 . The transistors are isolated from one another on the upper surface of the third epitaxial layer 104 by field oxide regions 15 .

Die beschriebene Füllung der Gräben 12 ist als Speicherkonden­ sator für eine DRAM-Speicherzelle geeignet. Es sind Auswahl­ transistoren 16 vorgesehen, die jeweils mit einem ersten An­ schlußgebiet 161 mit der ersten Polysiliziumschicht 1022 eines Speicherkondensators 12a verbunden sind. Durch Wortleitungen 17 gesteuert werden über die Auswahltransistoren 16 und Bit­ leitungen 18 Informationen in die Speicherkondensatoren 12a geschrieben bzw. aus ihnen gelesen.The filling of the trenches 12 described is suitable as a storage capacitor for a DRAM memory cell. Selection transistors 16 are provided, each of which is connected to a first connection region 161 with the first polysilicon layer 1022 of a storage capacitor 12 a. Controlled by word lines 17 , information is written or read into the storage capacitors 12 a via the selection transistors 16 and bit lines 18 .

Es sind Metallisierungen 19 vorgesehen, die an der Oberfläche einer den Halbleiterschichtaufbau abdeckenden Passivierungs­ schicht 20 angeordnet sind und die eine Verbindung zur zweiten Polysiliziumschicht 1024 von Kontaktgräben 12b herstellen. Über diese Metallisierungen 19 wird eine vorbestimmte Spannung an die erste vergrabene Verdrahtungsebene 11 angelegt. In dem Beispiel eines DRAM-Speichers bildet die erste vergrabene Ver­ drahtungsebene 11 die Zellplatte. Die erste Polysiliziumschicht 1022 der Speicherkondensatoren 12a bildet den Speicherknoten. Die zweite Polysiliziumschicht 1024 der Speicherkondensatoren 12a bildet die Gegenelektrode, die mit der Zellplatte ver­ bunden ist. Über die Metallisierungen 19 und die Kontaktgräben 12b wird eine vorgegebene Spannung an die Gegenelektroden der Speicherkondensatoren 12a angelegt. Zur Reduzierung des Zu­ leitungswiderstandes können mehrere Kontaktgräben 12b vor­ gesehen werden.There are provided metallizations 19 that a layer of the semiconductor layer structure covering passivation on the surface 20 are arranged and a connection to the second polysilicon layer 1024 of contact trenches 12 produce b. A predetermined voltage is applied to the first buried wiring level 11 via these metallizations 19 . In the example of a DRAM memory, the first buried wiring level 11 forms the cell plate. The first polysilicon layer 1022 of the storage capacitors 12 a forms the storage node. The second polysilicon layer 1024 of the storage capacitors 12 a forms the counter electrode, which is connected to the cell plate. A predetermined voltage is applied to the counter electrodes of the storage capacitors 12 a via the metallizations 19 and the contact trenches 12 b. To reduce the line resistance to several contact trenches 12 b can be seen before.

Mit den Schnittzeichen S in der Fig. 1 wird angedeutet, daß der Halbleiterschichtaufbau in lateraler Richtung weiter aus­ gedehnt ist. Es sind weitere Auswahltransistoren 16, Speicher­ kondensatoren 12a und Kontaktgräben 12b vorgesehen, die identisch mit den hier beispielhaft gezeigten aufgebaut sind. Der Übersichtlichkeit halber wurde in der Zeichnung auf ihre Darstellung verzichtet.The intersection symbol S in FIG. 1 indicates that the semiconductor layer structure is further expanded in the lateral direction. There are further selection transistors 16 , storage capacitors 12 a and contact trenches 12 b, which are constructed identically to those shown here by way of example. For the sake of clarity, the illustration has been omitted in the drawing.

Die zweite Epitaxieschicht 103 bildet eine zweite vergrabene Verdrahtungsebene. Sie verbessert die Leitfähigkeit des Substrats 10 und ermöglicht eine niederohmige Zuführung der Substratspannung an die Auswahltransistoren 16. Ferner ver­ bessert sie in der CMOS-Peripherie die Latch-up-Festigkeit.The second epitaxial layer 103 forms a second buried wiring level. It improves the conductivity of the substrate 10 and enables a low-resistance supply of the substrate voltage to the selection transistors 16 . Furthermore, it improves latch-up strength in the CMOS periphery.

Anhand der Fig. 2 bis 5 wird im folgenden ein Herstellver­ fahren beschrieben für eine erste und zweite vergrabene Ver­ drahtungsebene und einen mit der ersten Verdrahtungsebene in Verbindung stehenden, einen Speicherkondensator enthaltenden Graben.Referring to Figs. 2 to 5, a production pro will ride described below for a first and second buried Ver drahtungsebene and a standing with the first wiring plane in compound containing a storage capacitor trench.

Die in Fig. 2 dargestellte Struktur entsteht durch folgende Schritte: Auf einem Substrat 21 von einem ersten Leitfähigkeits­ typ wird mit einer Phototechnik die räumliche Ausdehnung für eine erste vergrabene Verdrahtungsebene definiert. Das Substrat 21 besteht z. B. aus p-dotierten Silizium. Die Dotierstoffkonzentration ist z. B. so eingestellt, daß der Widerstand des Substrat 21 1 bis 10 Ohm × cm beträgt. Das Substrat 21 ist 100-orientiert.The structure shown in FIG. 2 results from the following steps: The spatial extent for a first buried wiring level is defined on a substrate 21 of a first conductivity type using a photo technique. The substrate 21 consists, for. B. from p-doped silicon. The dopant concentration is e.g. B. set so that the resistance of the substrate 21 is 1 to 10 ohms × cm. The substrate 21 is 100-oriented.

Die räumliche Ausdehnung der ersten vergrabenen Verdrahtungs­ ebene 22 wird so definiert, daß die erste vergrabene Ver­ drahtungsebene 22 durchgehend den Bereich abdeckt, oberhalb dem Schaltungselemente vorgesehen sind. Sind als Schaltungs­ elemente z. B. Speicherzellen mit in Gräben angeordneten Kondensatoren vorgesehen, bildet die erste vergrabene Ver­ drahtungsebene 22 die Zellplatte die den gesamten Zellenfeld­ bereich überlappen muß.The spatial extent of the first buried wiring level 22 is defined such that the first buried Ver drahtungsebene 22 continuously covers the area, are provided above the circuit elements. Are as circuit elements such. B. memory cells with capacitors arranged in trenches, the first buried Ver wiring level 22 forms the cell plate which must overlap the entire cell field area.

Die erste vergrabene Verdrahtungsebene 22 wird durch Implantation von Ionen eines zweiten Leitfähigkeitstyps er­ zeugt. Der zweite Leitfähigkeitstyp ist entgegengesetzt leit­ fähig zum ersten Leitfähigkeitstyp. Im Beispiel des p-dotierten Substrat 21 erfolgt die Implantation mit n-dotierenden Ionen. Die Implantation erfolgt mit einer Dosis von mindestens 1015 cm-2 Antimon, Arsen oder Phosphor. Besonders günstig ist es, die Implantationsdosis so hoch zu wählen, daß eine Sättigungs­ dotierung erzielt wird. Der angestrebte Schichtwiderstand der ersten vergrabenen Verdrahtungsebene 22 soll kleiner als 100 Ohm pro Square sein. Damit entspricht der Schichtwiderstand der ersten vergrabenen Verdrahtungsebene 22 demjenigen einer zusätzlichen strukturierten Polysiliziumverbindungsebene (die gemäß der Erfindung vermieden werden soll).The first buried wiring level 22 is generated by implantation of ions of a second conductivity type. The second conductivity type is opposite to the first conductivity type. In the example of the p-doped substrate 21 , the implantation is carried out with n-doping ions. The implantation is carried out with a dose of at least 10 15 cm -2 antimony, arsenic or phosphorus. It is particularly favorable to choose the implantation dose so high that a saturation doping is achieved. The desired sheet resistance of the first buried wiring level 22 should be less than 100 ohms per square. The sheet resistance of the first buried wiring level 22 thus corresponds to that of an additional structured polysilicon connection level (which is to be avoided according to the invention).

Nach Ablösen des Lackes wird die erste vergrabene Verdrahtungs­ ebene 22 aktiviert und eingetrieben. Die Tiefenausdehnung der ersten vergrabenen Verdrahtungsebene sollte ca. 2 µm betragen. Die Dicke der ersten vergrabenen Verdrahtungsebene 22 muß ausreichend sein, um trotz Schwankungen der Grabentiefe einen sicheren Kontakt aller Gräben zur ersten vergrabenen Ver­ drahtungsebene zu gewährleisten. After removal of the paint, the first buried wiring level 22 is activated and driven. The depth of the first buried wiring level should be approx. 2 µm. The thickness of the first buried wiring level 22 must be sufficient to ensure reliable contact of all trenches with the first buried wiring level despite fluctuations in the trench depth.

Es folgt die epitaktische Abscheidung einer ersten Epitaxie­ schicht 23. Die erste Epitaxieschicht ist vom ersten Leit­ fähigkeitstyp wie das Substrat 21. Die Dotierstoffkonzentration in der ersten Epitaxieschicht 23 entspricht derjenigen im Substrat 21. Die Dotierung und Dicke der ersten Epitaxie­ schicht 23 werden so gewählt, daß eine ausreichende Dioden­ durchbruchspannung und ein gutes Sperrverhalten gewährleistet sind. Mit einer Dotierstoffkonzentration von etwa 1016 cm-3 wird eine Diodendurchbruchsspannung von 10 Volt erzielt. Die Dicke beträgt z. B. 1 µm.Epitaxial deposition of a first epitaxial layer 23 follows. The first epitaxial layer is of the first conductivity type like the substrate 21 . The dopant concentration in the first epitaxial layer 23 corresponds to that in the substrate 21 . The doping and thickness of the first epitaxial layer 23 are chosen so that a sufficient diode breakdown voltage and good blocking behavior are ensured. A diode breakdown voltage of 10 volts is achieved with a dopant concentration of approximately 10 16 cm -3 . The thickness is z. B. 1 µm.

Auf die erste Epitaxieschicht 23 wird eine zweite Epitaxie­ schicht 24 abgeschieden. Die zweite Epitaxieschicht ist vom ersten Leitfähigkeitstyp wie das Substrat 21. Die zweite Epitaxieschicht weist eine höhere Dotierung als das Substrat 21 auf. Der Widerstand der zweiten Epitaxieschicht soll kleiner als 0,01 Ohm × cm sein. Entsprechend beträgt die Dotierstoff­ konzentration mindestens 1019 cm-3. Ihre Dicke beträgt z. B. 1 µm. Die zweite Epitaxieschicht 24 dient als zweite ver­ grabene Verdrahtungsebene. Sie soll die Leitfähigkeit des Substrat erhöhen und eine niederohmige Zuführung der Substrat­ spannung an Schaltungselemente, die nicht mit der ersten ver­ grabenen Verdrahtungsebene 22 in Kontakt stehen, gewährleisten. Die notwendige Leitfähigkeit hängt dabei von den erwarteten Substratströmen und der Größe der ersten vergrabenen Ver drahtungsebene 22 ab. Die zweite Epitaxieschicht 24 ist durch die erste Epitaxieschicht 23 sicher von der ersten vergrabenen Verdrahtungsebene 22 getrennt.A second epitaxial layer 24 is deposited on the first epitaxial layer 23 . The second epitaxial layer is of the first conductivity type like the substrate 21 . The second epitaxial layer has a higher doping than the substrate 21 . The resistance of the second epitaxial layer should be less than 0.01 ohm × cm. Accordingly, the dopant concentration is at least 10 19 cm -3 . Its thickness is z. B. 1 µm. The second epitaxial layer 24 serves as a second buried wiring level. It is intended to increase the conductivity of the substrate and to ensure a low-impedance supply of the substrate voltage to circuit elements which are not in contact with the first buried wiring level 22 . The necessary conductivity depends on the expected substrate currents and the size of the first buried wiring level 22 . The second epitaxial layer 24 is securely separated from the first buried wiring level 22 by the first epitaxial layer 23 .

Es folgt die epitaktische Abscheidung einer dritten Epitaxie­ schicht 25 auf der zweiten Epitaxieschicht 24. Die dritte Epitaxieschicht 25 stellt das eigentliche Substrat dar, in dem die Schaltelemente erzeugt werden. Die dritte Epitaxieschicht 25 ist wie das Substrat 21 vom ersten Leitfähigkeitstyp und weist eine Dotierstoffkonzentration von etwa 1016 cm-3 auf. In der dritten Epitaxieschicht 25, die beispielsweise p- dotiert ist, werden z. B. n-Kanaltransistoren hergestellt. This is followed by the epitaxial deposition of a third epitaxial layer 25 on the second epitaxial layer 24 . The third epitaxial layer 25 represents the actual substrate in which the switching elements are produced. The third epitaxial layer 25 is like the substrate 21 of the first conductivity type and has a dopant concentration of approximately 10 16 cm -3 . In the third epitaxial layer 25 , which is p-doped, for example, z. B. n-channel transistors.

Bei CMOS-Pheripherie ist die Dicke dieser Epitaxieschicht der Tiefe der n-Wannen anzupassen. Die Schichtdicke beträgt z. B. 2 µm.In the case of CMOS peripherals, the thickness of this epitaxial layer is Adjust depth of n-wells. The layer thickness is z. B. 2 µm.

Nach einer Phototechnik folgt die Grabenätzung (s. Fig. 3). Es wird ein Graben 26 senkrecht zur Schichtenfolge erzeugt, der so tief ist, daß er bis in die ersten vergrabene Ver­ drahtungsebene 22 hineinreicht. Die Flanken und der Boden des Grabens 26 werden mit einer Isolationsschicht 27 bedeckt. Die Isolationsschicht 27 besteht z. B. aus Siliziumoxid. Auf die Isolationsschicht 27 wird eine erste Polysiliziumschicht 28 aufgebracht. Die erste Polysiliziumschicht 28 ist vom zweiten Leitfähigkeitstyp, z. B. n-dotiert. Die erste Polysilizium­ schicht 28 wird z.B. durch chemische Abscheidung aus der Gasphase (CVD) und anschließende Dotierung hergestellt.The trench etching follows after a photo technique (see FIG. 3). A trench 26 is created perpendicular to the layer sequence, which is so deep that it extends into the first buried wiring level 22 . The flanks and the bottom of the trench 26 are covered with an insulation layer 27 . The insulation layer 27 consists, for. B. made of silicon oxide. A first polysilicon layer 28 is applied to the insulation layer 27 . The first polysilicon layer 28 is of the second conductivity type, e.g. B. n-doped. The first polysilicon layer 28 is produced, for example, by chemical vapor deposition (CVD) and subsequent doping.

Es folgt eine Polysilizium-Spacerätzung (s. Fig. 4). Dabei wird die erste Polysiliziumschicht 28 am Boden des Grabens 26 weggeätzt, so daß nur erste Polysilizium-Spacer 28a stehen bleiben. Der Bereich der Isolationsschicht 27, der nicht von den ersten Polysilizium-Spacern 28a bedeckt ist, wird im folgenden Schritt weggeätzt. Damit ist am Boden des Grabens 26 die Oberfläche der ersten vergrabenen Verdrahtungsebene 22 freigelegt. Es folgt die Erzeugung eines Dielektrikums 29. Das Dielektrikum 29 ist z. B. als Mehrfachschicht bestehend aus Siliziumoxid, Siliziumnitrid, Siliziumoxid, realisiert.Polysilicon spacer etching follows (see FIG. 4). The first polysilicon layer 28 is etched away at the bottom of the trench 26 , so that only first polysilicon spacers 28 a remain. The area of the insulation layer 27 that is not covered by the first polysilicon spacers 28 a is etched away in the following step. The surface of the first buried wiring level 22 is thus exposed at the bottom of the trench 26 . A dielectric 29 then follows. The dielectric 29 is, for. B. realized as a multilayer consisting of silicon oxide, silicon nitride, silicon oxide.

Auf dem Dielektrikum 29 wird eine zweite Polysiliziumschicht 210 erzeugt. Die zweite Polysiliziumschicht 210 ist vom zweiten Leitfähigkeitstyp. Sie wird zum Schutz des Dielektrikums 29 bei nachfolgenden Ätzungen verwendet. Wird bei nachfolgenden Ätzungen keine Schädigung des Dielektrikums 29 befürchtet, kann auf die zweite Polysiliziumschicht 210 verzichtet werden.A second polysilicon layer 210 is produced on the dielectric 29 . The second polysilicon layer 210 is of the second conductivity type. It is used to protect the dielectric 29 in subsequent etching. If no damage to the dielectric 29 is feared during subsequent etching, the second polysilicon layer 210 can be dispensed with.

Es folgt eine weitere Polysilizium-Spacerätzung (s. Fig. 5). Dabei werden zweite Polysilizium-Spacer 210a erzeugt. Im nächsten Schritt wird der von den zweiten Polysilizium-Spacern 210a nicht bedeckte Bereich des Dielektrikums 29 weggeätzt. Another polysilicon spacer etch follows (see FIG. 5). In the process, second polysilicon spacers 210 a are produced. In the next step, the region of the dielectric 29 that is not covered by the second polysilicon spacers 210 a is etched away.

Dadurch wird wiederum die Oberfläche der ersten Verdrahtungs­ ebene 22 freigelegt. Es folgt die Auffüllung des freien Be­ reichs des Grabens 26 mit einer Polysiliziumfüllung 211. Die Polysiliziumfüllung 211 ist vom zweiten Leitfähigkeitstyp. Die Dotierstoffkonzentration ist genauso hoch wie diejenige der ersten vergrabenen Verdrahtungsebene 22. Durch einen Temperschritt erfolgt die Kontaktierung der ersten vergrabenen Verdrahtungsebene 22 mit der Polysiliziumfüllung 211. Die ersten Polysilizium-Spacer 28a sind durch das Dielektrikum 29 von der Polysiliziumfüllung 211 und durch die Isolationschicht 27 von der ersten Verdrahtungsebene und von den drei Epitaxie­ schichten isoliert. Die Anordnung im Graben 26 stellt einen Speicherkondensator dar.This in turn exposes the surface of the first wiring level 22 . There follows the filling of the free area of the trench 26 with a polysilicon filling 211 . The polysilicon fill 211 is of the second conductivity type. The dopant concentration is the same as that of the first buried wiring level 22 . The first buried wiring level 22 is brought into contact with the polysilicon filling 211 by means of a tempering step. The first polysilicon spacers 28 a are isolated by the dielectric 29 from the polysilicon filling 211 and by the insulation layer 27 from the first wiring level and from the three epitaxial layers. The arrangement in the trench 26 represents a storage capacitor.

In den folgenden Schritten, die hier nicht dargestellt sind, werden in der dritten Epitaxieschicht 25 weitere Schaltelemente wie z. B. Auswahltransistoren und Pheripherie nach bekannten Verfahren hergestellt.In the following steps, which are not shown here, in the third epitaxial layer 25 further switching elements such as. B. selection transistors and peripherals manufactured by known methods.

Anhand der Fig. 6 und 7 wird im folgenden ein weiteres Aus­ führungsbeispiel für die Herstellung einer ersten und zweiten vergrabenen Verdrahtungsebene und einem Graben erläutert.6 and 7, another is from execution example described for the preparation of a first and second buried wiring layer and a trench with reference to FIGS. Below.

In einem Halbleiterschichtaufbau, der ein Substrat 31, eine erste vergrabene Verdrahtungsebene 32, eine erste Epitaxie­ schicht 33, eine zweite Epitaxieschicht 34 und eine dritte Epitaxieschicht 35 aufweist und der so aufgebaut und so her­ gestellt ist, wie es anhand von Fig. 2 erläutert wurde, wird nach einer Phototechnik ein Graben 36 geätzt (s. Fig. 6). Der Graben 36 verläuft senkrecht zur Schichtenfolge und reicht bis in die erste vergrabene Verdrahtungsebene 32 hinein. Die Flanken und der Boden des Grabens 36 sind mit einer Isolations­ schicht 37 bedeckt. Die Isolationsschicht 37 besteht z. B. aus Siliziumoxid.In a semiconductor layer structure which has a substrate 31 , a first buried wiring level 32 , a first epitaxial layer 33 , a second epitaxial layer 34 and a third epitaxial layer 35 and which is constructed and manufactured as described with reference to FIG. 2 , a trench 36 is etched using a photo technique (see FIG. 6). The trench 36 runs perpendicular to the layer sequence and extends into the first buried wiring level 32 . The flanks and the bottom of the trench 36 are covered with an insulation layer 37 . The insulation layer 37 consists, for. B. made of silicon oxide.

Durch eine Spacerätzung (s. Fig. 7) werden Isolations-Spacer 37a erzeugt. Dabei wird am Boden des Grabens 36 die Oberfläche der ersten vergrabenen Verdrahtungsebene 32 freigelegt. Es folgt die Abscheidung einer Polysiliziumschicht 38 auf den Isolations-Spacern 37a und der freigelegten Oberfläche der ersten vergrabenen Verdrahtungsebene 32. Die Polysilizium­ schicht 38 wird z. B. durch chemische Abscheidung aus der Gasphase (CVD) und anschließende Dotierung hergestellt. Auf der Polysiliziumschicht 38 wird ein Dielektrikum 39 erzeugt. Das Dielektrikum 39 ist z. B. als Mehrfachschicht aus Silizium­ oxid, Siliziumnitrid, Siliziumoxid, sogenanntes ONO, realisiert. Auf das Dielektrikum 39 wird eine Polysilizium­ füllung 310 abgeschieden. Die Polysiliziumfüllung 310 füllt den Graben 36 vollständig auf. Die Polysiliziumfüllung 310 ist wie die Polysiliziumschicht 38 und die erste vergrabene Verdrahtungsebene 32 vom zweiten Leitfähigkeitstyp.Isolation spacers 37 a are produced by spacer etching (see FIG. 7). The surface of the first buried wiring level 32 is exposed at the bottom of the trench 36 . This is followed by the deposition of a polysilicon layer 38 on the insulation spacers 37 a and the exposed surface of the first buried wiring level 32 . The polysilicon layer 38 is z. B. by chemical vapor deposition (CVD) and subsequent doping. A dielectric 39 is generated on the polysilicon layer 38 . The dielectric 39 is, for. B. realized as a multilayer of silicon oxide, silicon nitride, silicon oxide, so-called ONO. A polysilicon filling 310 is deposited on the dielectric 39 . The polysilicon fill 310 completely fills the trench 36 . The polysilicon fill 310 is like the polysilicon layer 38 and the first buried wiring level 32 of the second conductivity type.

Durch eine Temperung wird der Kontakt zwischen der Poly­ siliziumschicht 38 und der ersten vergrabenen Verdrahtungs­ ebene 32 hergestellt.The tempering between the poly silicon layer 38 and the first buried wiring level 32 is made.

Die Füllung des Grabens 36 ist als Speicherkondensator für DRAM geeignet. Dabei bildet die Polysiliziumschicht 38 die Gegenelektrode und die Polysiliziumfüllung 310 den Speicher­ knoten.The filling of the trench 36 is suitable as a storage capacitor for DRAM. The polysilicon layer 38 forms the counter electrode and the polysilicon fill 310 the storage node.

In der dritten Epitaxieschicht 35 werden nachfolgend Schalt­ elemente hergestellt, was hier nicht dargestellt ist. Die Herstellung der Schaltelemente, die im Beispiel eines DRAM Auswahltransistoren und Pheripherie sind, erfolgt nach be­ kannten Verfahren.In the third epitaxial layer 35 , switching elements are subsequently produced, which is not shown here. The production of the switching elements, which are in the example of a DRAM selection transistors and peripherals, is carried out according to known methods.

Die Fig. 2 bis 7 sind nicht maßstäblich. Die wahren Größenver­ hältnisse sind in etwa: Tiefe der ersten vergrabenen Verdrahtungs­ ebene 22, 32 2 µm, Gesamttiefe der Epitaxieschichten 23, 33, 24, 34, 25, 35 1 µm, Tiefe des Grabens 26, 36 5 µm, Durchmesser des Grabens 26, 36 1 µm. Figs. 2 to 7 are not to scale. The true size ratios are approximately: depth of the first buried wiring level 22 , 32 2 μm, total depth of the epitaxial layers 23 , 33 , 24 , 34 , 25 , 35 1 μm, depth of the trench 26 , 36 5 μm, diameter of the trench 26 , 36 1 µm.

Das Problem der niederohmigen Verbindung von Schaltelementen tritt nicht nur in den hier beispielhaft genannten DRAM- Speicherzellen auf. In jeder dreidimensionalen Schaltungsan­ ordnung tritt das Problem auf. Die Erfindung ist auch dort anwendbar.The problem of the low-resistance connection of switching elements occurs not only in the DRAM- Memory cells. In every three-dimensional circuit the problem occurs. The invention is there too  applicable.

Die Erfindung ist selbstverständlich auch auf n-dotierte Substrate und p-dotierte vergrabene Verdrahtungsebenen über­ tragbar. Ferner sind beliebige Geometrien der Grabenfüllung denkbar.The invention is of course also on n-doped Substrates and p-doped buried wiring levels over portable. Furthermore, any geometries of the trench filling conceivable.

Claims (13)

1. Schaltungselemente in dreidimensionaler Anordnung ent­ haltender Halbleiterschichtaufbau mit folgenden Merkmalen:
  • a) es ist ein Substrat (10) aus einem Halbleitermaterial von einem ersten Leitfähigkeitstyp vorgesehen,
  • b) in dem Substrat (10) ist eine leitfähige, vom Substrat (10) isolierte, erste vergrabene Verdrahtungsebene (11) ange­ ordnet,
  • c) die erste vergrabene Verdrahtungsebene (11) steht mit mehreren Schaltelementen in elektrischer Verbindung, die über die erste vergrabene Verdrahtungsebene (11) unter­ einander verbunden sind,
  • d) es ist eine leitfähige, zweite vergrabene Verdrahtungs­ ebene (103) vorgesehen, die elektrisch mit dem Substrat (10) verbunden ist und die zwischen denjenigen Schaltelementen, die nicht direkt mit der ersten vergrabenen Verdrahtungs­ ebene (11) in Verbindung stehen, und der ersten vergrabenen Verdrahtungsebene (11) angeordnet ist.
1. Circuit elements in a three-dimensional arrangement containing semiconductor layer structure with the following features:
  • a) a substrate ( 10 ) made of a semiconductor material of a first conductivity type is provided,
  • b) in the substrate ( 10 ) is a conductive, from the substrate ( 10 ) isolated, first buried wiring level ( 11 ) is arranged,
  • c) the first buried wiring level ( 11 ) is in electrical connection with a plurality of switching elements which are connected to one another via the first buried wiring level ( 11 ),
  • d) a conductive, second buried wiring level ( 103 ) is provided, which is electrically connected to the substrate ( 10 ) and between those switching elements that are not directly connected to the first buried wiring level ( 11 ), and the first buried wiring level ( 11 ) is arranged.
2. Halbleiterschichtaufbau nach Anspruch 1, gekennzeichnet durch folgende Merkmale:
  • a) die erste vergrabene Verdrahtungsebene (11) besteht aus dem Halbleitermaterial von einem zweiten Leitfähigkeitstyp, der entgegengesetzt zum ersten Leitfähigkeitstyp ist,
  • b) die erste vergrabene Verdrahtungsebene (11) ist so hoch dotiert, daß der Übergang zwischen dem Substrat (10) und der ersten vergrabenen Verdrahtungsebene (11) sicher sperrt,
  • c) die zweite vergrabene Verdrahtungsebene (103) besteht wie das Substrat (10) aus dem Halbleitermaterial von dem ersten Leitfähigkeitstyp jedoch von einer höheren Leitfähigkeit als das Substrat (10).
2. Semiconductor layer structure according to claim 1, characterized by the following features:
  • a) the first buried wiring level ( 11 ) consists of the semiconductor material of a second conductivity type, which is opposite to the first conductivity type,
  • b) the first buried wiring level ( 11 ) is so highly doped that the transition between the substrate ( 10 ) and the first buried wiring level ( 11 ) reliably blocks,
  • c) like the substrate ( 10 ), the second buried wiring level ( 103 ) consists of the semiconductor material of the first conductivity type but of a higher conductivity than the substrate ( 10 ).
3. Halbleiterschichtaufbau nach Anspruch 2, dadurch gekennzeichnet, daß die erste vergrabene Verdrahtungsebene (11) eine Dotierstoffkonzentration entsprechend dem Sättigungswert aufweist.3. Semiconductor layer structure according to claim 2, characterized in that the first buried wiring level ( 11 ) has a dopant concentration corresponding to the saturation value. 4. Halbleiterschichtaufbau nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die mit der ersten Verdrahtungsebene (11) in Verbindung stehenden Schaltelemente jeweils einen mit leitfähigem Material aufge­ füllten Graben (12) enthalten, der bis in die erste Ver­ drahtungsebene (11) hineinreicht.4. Semiconductor layer structure according to one of claims 1 to 3, characterized in that the switching elements connected to the first wiring level ( 11 ) each contain a trench filled with conductive material ( 12 ) which is connected to the first wiring level ( 11 ). reaches in. 5. Halbleiterschichtaufbau nach Anspruch 4, gekennzeichnet durch folgende Merkmale:
  • a) in den Gräben (12) sind jeweils Speicherkondensatoren an­ geordnet, die jeweils einen Speicherknoten (1022), ein Dielektrikum (1023) und eine Gegenelektrode (1024) ent­ halten,
  • b) der Speicherknoten (1022) und die Gegenelektrode (1024) enthalten jeweils polykristallines Halbleitermaterial vom zweiten Leitfähigkeitstyp,
  • c) die Gegenelektroden (1024) sind über die erste Ver­ drahtungsebene (11) miteinander verbunden.
5. Semiconductor layer structure according to claim 4, characterized by the following features:
  • a) in the trenches ( 12 ) each have storage capacitors arranged, each containing a storage node ( 1022 ), a dielectric ( 1023 ) and a counter electrode ( 1024 ),
  • b) the storage node ( 1022 ) and the counter electrode ( 1024 ) each contain polycrystalline semiconductor material of the second conductivity type,
  • c) the counter electrodes ( 1024 ) are interconnected via the first wiring level ( 11 ).
6. Halbleiterschichtaufbau nach Anspruch 5, gekennzeichnet durch folgenden Merkmale:
  • a) es sind in einem Zellenfeld angeordnete DRAM-Speicherzellen vorgesehen, die jeweils die in den Gräben (12) angeordneten Speicherkondensatoren, einen Auswahltransistor (16), Wort­ leitungen (17) und Bitleitungen (18) enthalten,
  • b) die Auswahltransistoren (16) sind im Substrat (10) oberhalb der zweiten Verdrahtungsebene (103) angeordnet,
  • c) die erste Verdrahtungsebene (11) hat die Größe des Zellen­ feldes, ist unterhalb des Zellenfeldes angeordnet und bildet die Zellplatte des Zellenfeldes.
6. Semiconductor layer structure according to claim 5, characterized by the following features:
  • a) there are DRAM memory cells arranged in a cell array, each of which contains the storage capacitors arranged in the trenches ( 12 ), a selection transistor ( 16 ), word lines ( 17 ) and bit lines ( 18 ),
  • b) the selection transistors ( 16 ) are arranged in the substrate ( 10 ) above the second wiring level ( 103 ),
  • c) the first wiring level ( 11 ) has the size of the cell field, is arranged below the cell field and forms the cell plate of the cell field.
7. Halbleiterschichtaufbau nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß mindestens ein Kontaktgraben (12b) vorgesehen ist, der mit leitfähigem Material gefüllt ist, der mit der ersten Verdrahtungsebene (11) in Kontakt steht, der gegen das Substrat (19) isoliert ist und der über eine leitende Verbindung (19) mit der Oberfläche des Substrats (10) verbunden ist, so daß die erste Verdrahtungs­ ebene (11) von der Oberfläche des Substrats (10) her kontaktierbar ist.7. Semiconductor layer structure according to one of claims 4 to 6, characterized in that at least one contact trench ( 12 b) is provided which is filled with conductive material which is in contact with the first wiring level ( 11 ), which is against the substrate ( 19th ) is isolated and which is connected via a conductive connection ( 19 ) to the surface of the substrate ( 10 ), so that the first wiring level ( 11 ) can be contacted from the surface of the substrate ( 10 ). 8. Halbleiterschichtaufbau nach Anspruch 7, dadurch gekennzeichnet, daß der Kontaktgraben (12b) die gleiche Füllung enthält wie die die Speicherkondensatoren enthaltenden Gräben (12a).8. Semiconductor layer structure according to claim 7, characterized in that the contact trench ( 12 b) contains the same filling as the trenches containing the storage capacitors ( 12 a). 9. Herstellverfahren für einen Halbleiterschichtaufbau mit mindestens einer ersten vergrabenen Verdrahtungsebene zur Ver­ bindung von im Halbleiterschichtaufbau enthaltenen Schalt­ elementen unterhalb der Oberfläche mit folgenden Merkmalen:
  • a) in einem Substrat (21, 31) von einem ersten Leitfähigkeits­ typ wird die erste vergrabene Verdrahtungsebene (22, 32) durch Implantation von Ionen in einem zweiten Leitfähig­ keitstyp erzeugt, der entgegengesetzt leitfähig zum ersten Leitfähigkeitstyp ist,
  • b) die erste vergrabene Verdrahtungsebene (22, 32) wird in einem Bereich erzeugt, der den Bereich der zu kontaktierenden Schaltelemente sicher überlappt,
  • c) auf das Substrat wird eine epitaktische Schicht (23, 33, 24, 34, 25, 35) vom ersten Leitfähigkeitstyp aufgewachsen,
  • d) in die epitaktische Schicht (23, 22, 24, 34, 25, 35) werden Gräben (26, 36) geätzt, die bis in die erste Verdrahtungs­ ebene (22, 32) hineinreichen und die mit leitfähigem Material aufgefüllt werden,
  • e) in dem dem Substrat (21, 31) abgewandten Bereich der epitaktischen Schicht (23, 33, 24, 34, 25, 35) werden Schaltelemente erzeugt,
  • f) die Dotierstoffkonzentration der ersten vergrabenen Ver­ drahtungsebene (22, 32) wird so eingestellt, daß der Über­ gang zwischen dem Substrat (21, 31) und der ersten ver­ grabenen Verdrahtungsebene (22, 32) sicher sperrt.
9. Manufacturing method for a semiconductor layer structure with at least one first buried wiring level for connecting Ver switching elements contained in the semiconductor layer structure below the surface with the following features:
  • a) in a substrate ( 21 , 31 ) of a first conductivity type, the first buried wiring level ( 22 , 32 ) is produced by implantation of ions in a second conductivity type, which is opposite to the first conductivity type,
  • b) the first buried wiring level ( 22 , 32 ) is produced in an area which reliably overlaps the area of the switching elements to be contacted,
  • c) an epitaxial layer ( 23 , 33 , 24 , 34 , 25 , 35 ) of the first conductivity type is grown on the substrate,
  • d) in the epitaxial layer ( 23 , 22 , 24 , 34 , 25 , 35 ), trenches ( 26 , 36 ) are etched, which extend into the first wiring level ( 22 , 32 ) and which are filled with conductive material,
  • e) switching elements are produced in the region of the epitaxial layer ( 23 , 33 , 24 , 34 , 25 , 35 ) facing away from the substrate ( 21 , 31 ),
  • f) the dopant concentration of the first buried wiring level ( 22 , 32 ) is set so that the transition between the substrate ( 21 , 31 ) and the first buried wiring level ( 22 , 32 ) reliably blocks.
10. Herstellverfahren nach Anspruch 9, dadurch gekennzeichnet, daß die epitaktische Schicht (23, 33, 24, 34, 25, 35) in drei Schritten aufgebracht wird, wobei die Dotierung im zweiten Schritt (24, 34) höher ist als im ersten (23, 33) und dritten (25, 35) Schritt, so daß unterhalb der Schaltelemente eine zweite Verdrahtungsebene (24, 34) entsteht.10. Manufacturing method according to claim 9, characterized in that the epitaxial layer ( 23 , 33 , 24 , 34 , 25 , 35 ) is applied in three steps, the doping in the second step ( 24 , 34 ) being higher than in the first ( 23, 33 ) and third ( 25, 35 ) step, so that a second wiring level ( 24 , 34 ) is created below the switching elements. 11. Herstellverfahren nach Anspruch 10, gekennzeichnet durch folgende Schritte:
  • a) nach der Ätzung der Gräben (26) wird auf den Wänden der Gräben (26) eine Isolationsschicht (27) erzeugt,
  • b) auf die Isolationsschicht (27) wird eine erste Poly­ siliziumschicht (28) abgeschieden und vom zweiten Leit­ fähigkeitstyp dotiert,
  • c) in die erste Polysiliziumschicht (28) und in die Isolations­ schicht (27) wird eine erste Öffnung auf die unter dem Graben (26) befindliche erste vergrabene Verdrahtungsebene (22) so geätzt, daß die Flanken des Grabens (26) mit der Isolationsschicht (27) und der ersten Polysiliziumschicht (28) bedeckt bleiben,
  • d) auf der Oberfläche der ersten Öffnung wird ein Dielektrikum (29) erzeugt,
  • e) auf dem Dielektrikum (29) wird eine zweite Polysilizium­ schicht (210) erzeugt,
  • f) in die zweite Polysiliziumschicht (210) und das Di­ elektrikum (29) wird eine zweite Öffnung auf die unter dem Graben (26) befindliche erste vergrabene Verdrahtungsebene (22) so geätzt, daß auf der ersten Polysiliziumschicht (28) das Dielektrikum (29) erhalten bleibt,
  • g) die zweite Öffnung wird mit dotiertem Polysilizium (211) vom zweiten Leitfähigkeitstyp aufgefüllt,
  • h) durch eine Temperung erfolgt die Kontaktierung von der ersten vergrabenen Verdrahtungsebene (22) mit der Poly­ siliziumfüllung (211) der zweiten Öffnung.
11. Manufacturing method according to claim 10, characterized by the following steps:
  • a) after the etching of the trenches ( 26 ), an insulation layer ( 27 ) is produced on the walls of the trenches ( 26 ),
  • b) a first polysilicon layer ( 28 ) is deposited on the insulation layer ( 27 ) and doped of the second conductivity type,
  • c) in the first polysilicon layer ( 28 ) and in the insulation layer ( 27 ), a first opening on the under the trench ( 26 ) located first buried wiring level ( 22 ) is etched so that the flanks of the trench ( 26 ) with the insulation layer ( 27 ) and the first polysilicon layer ( 28 ) remain covered,
  • d) a dielectric ( 29 ) is produced on the surface of the first opening,
  • e) a second polysilicon layer ( 210 ) is produced on the dielectric ( 29 ),
  • f) in the second polysilicon layer (210) and the di elektrikum (29) is etched a second opening on the located under the trench (26) first buried wiring layer (22) so that, on the first polysilicon layer (28), the dielectric (29 ) preserved,
  • g) the second opening is filled with doped polysilicon ( 211 ) of the second conductivity type,
  • h) by annealing, the contact is made from the first buried wiring level ( 22 ) with the poly silicon filling ( 211 ) of the second opening.
12. Herstellverfahren nach Anspruch 10, gekennzeichnet durch folgende Schritte:
  • a) nach der Ätzung der Gräben (36) bis in die erste vergrabene Verdrahtungsebene (32) wird jeweils auf der Wand des Grabens (36) eine Isolationsschicht (37) erzeugt,
  • b) in die Isolationsschicht (37) wird eine Öffnung bis auf die darunterliegende erste vergrabene Verdrahtungsebene (32) geätzt, so daß die Flanken des Grabens (36) mit der Isolationsschicht (37) bedeckt bleiben,
  • c) die freiliegende Oberfläche der Isolationsschicht (37) und der ersten vergrabenen Verdrahtungsebene (32) wird mit einer dotierten Polysiliziumschicht (38) vom zweiten Leit­ fähigkeitstyp bedeckt,
  • d) die Polysiliziumschicht (38) wird mit einem Dielektrikum (39) bedeckt,
  • e) der vom Dielektrikum (39) umgebene Bereich wird mit dotiertem Polysilizium (310) vom zweiten Leitfähigkeitstyp aufgefüllt,
  • f) durch eine Temperung erfolgt die Kontaktierung von der ersten vergrabenen Verdrahtungsebene (32) mit der Poly­ siliziumschicht (38).
12. Manufacturing method according to claim 10, characterized by the following steps:
  • a) after etching the trenches ( 36 ) into the first buried wiring level ( 32 ), an insulation layer ( 37 ) is produced on the wall of the trench ( 36 ),
  • b) an opening is etched into the insulation layer ( 37 ) down to the underlying first buried wiring level ( 32 ) so that the flanks of the trench ( 36 ) remain covered with the insulation layer ( 37 ),
  • c) the exposed surface of the insulation layer ( 37 ) and the first buried wiring level ( 32 ) is covered with a doped polysilicon layer ( 38 ) of the second conductivity type,
  • d) the polysilicon layer ( 38 ) is covered with a dielectric ( 39 ),
  • e) the area surrounded by the dielectric ( 39 ) is filled with doped polysilicon ( 310 ) of the second conductivity type,
  • f) by annealing, the contact is made from the first buried wiring level ( 32 ) with the poly silicon layer ( 38 ).
13. DRAM-Speicherzelle mit vergrabener Zellplatte hergestellt in einem Verfahren nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die ver­ grabene Zellplatte als erste vergrabene Verdrahtungsebene (11, 22, 32) ausgebildet ist.13. DRAM memory cell with buried cell plate produced in a method according to one of claims 9 to 12, characterized in that the ver buried cell plate is designed as a first buried wiring level ( 11 , 22 , 32 ).
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