DE3800160A1 - Synchronisiereinrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Telekommunikationssy­ steme und insbesondere auf einen Phasen-zweiter Ordnung-synchronisierte Schleifen (PLL) Synchronisierschaltung, die an eine Trä­ gerregeneration und Basisbanddatenzeitablaufwiederherstellungs­ schaltung in Modemanwendungen anpaßt.

Ein Basisdigitalkommunikationssystem überträgt Informationen über einen Kommunikationskanal zwischen einer Quelle und einem Ziel, die physikalisch voneinander getrennt sind.

Zum Abwickeln von Tonübertragungen geschaffene Kommunikationska­ näle (z. B. das Telefonnetzwerk) haben Eigencharakteristiken, die es für sie selbst schwer machen, zur Übertragung binärer Bitströ­ me benutzt zu werden. Deshalb, um die Übertragung von digitalen Daten über Tonkanäle zu ermöglichen, ist es nötig, die digitalen Daten an dem Übertragungspunkt in ein Signal umzuwandeln, das mit dem Tonkanal kompatibel ist. Dies wird getan, indem man die digi­ talen Daten zur Modulation einer Trägerwellenform benutzt, die innerhalb des NF-Bandes ist und die das modulierte Signal über­ trägt, und dann wird das Signal am Empfänger demoduliert, um die übermittelten Daten von der modulierten Trägerwellenform zu tren­ nen.

Datenkommunikationssysteme, die mit hohen Datenübertragungsraten arbeiten, z. B. 1200 baud oder mehr, benutzen typischerweise eine Modulationstechnik, die als Phasenmodulation (phase shift keying (PSK) modulation) bekannt ist.

Ein Zweiphasen-PSK-System benutzt eine Phase der Trägerfrequenz für einen binären Zustand, und die andere Phase für den anderen Binärstatus. Die zwei Phasen sind um 180° versetzt und werden durch einen Synchrondetektor detektiert, indem ein Referenzsig­ nal an dem Empfänger benutzt wird, das eine bekannte Phase im Hinblick auf das ankommende Signal besitzt. Diese bekannte Signal hat dieselbe Frequenz wie der ankommende Signalträger und ist eingerichtet, mit einem der binären Signale in Phase zu sein.

In einem relativen Phasen-PSK-System wird eine binäre "1" durch Senden eines Signalbündels derselben Phase wie der des vorherge­ henden Signalbündels gesendet. Eine binäre "0" wird repräsentiert durch ein Signalbündel einer Phase, die entgegengesetzt zu der des vorher übermittelten Signals ist. Die Signale werden an den Empfänger demoduliert durch Integration und Speicherung jedes Signalbündels für eine Bitperiode zum Phasenvergleich mit dem nächsten Signalbündel.

In einem Quadratur- oder vierphasigem PSK-System werden zwei Bi­ närkanäle mehrfach auf einem Ton benutzt, in dem sie in einer Phasenquadratur angeordnet werden. In einer Vierphasen-PSK wird eine der vier möglichen Wellenformen während jedes Sendeintervalls übermittelt. Diese Wellenformen korrespondieren zu Phasensprüngen von 0°, 90°, 180° und 270°. Der Empfänger benutzt zwei lokale Re­ ferenzwellenformen, die er von einem kohärenten lokalen Träger zur Demodulation des Signals abgeleitet hat.

Quadratphasensprungschemen schaffen das bestmögliche Verhältnis zwischen Leistung und Brandbreitenanforderungen. Jedoch um ein ankommendes PSK-Signal akkurat zu demodulieren, muß der Ausgang des empfangenden Filters zu präzisen Abtastzeitpunkten abgetastet werden. Um dies zu tun, erfordert das Abtasten ein Empfängertakt­ signal, das mit dem Übertragungstaktsignal synchronisiert ist. Ein Mangel an Synchronisation wird zu einer Signalverzerrung füh­ ren.

Es gibt drei allgemeine Möglichkeit, diese Synchronisation zu er­ reichen. Nach einer ersten Methode kann die Taktinformation von einem primären oder sekundären Standard abgeleitet werden; z. B. können der Übertrager und der Empfänger von demselben Haupttakt gesteuert werden. Eine zweite Methode benutzt ein übertragenes, synchronisierendes Taktsignal. Nach einer dritten Methode wird das Taktsignal von der empfangenen Wellenform selbst abgeleitet.

Die oben erwähnte erste Methode wird oft in großen Datenkommuni­ kationsnetzwerken benutzt. Jedoch rechtfertigen die hohen Kosten dieses Verfahrens nicht seine Benutzung in Punkt zu Punkt-Syste­ men mit niedrigen Übertragungsraten. Das zweite Verfahren schließt die Übertragung eines Taktsignals mit den Daten ein, das bedeutet, daß ein Teil der Übertragungskapazität für das Taktsig­ nal geopfert werden muß; dies schafft Probleme, wenn die verfüg­ bare Kapazität im Vergleich zu den Datenratenerfordernissen klein ist. Das dritte Verfahren, Selbstsynchronisation, ist ein sehr wirkungsvolles Verfahren der Synchronisation des Empfängers auf den Übertrager. Selbstsynchronisationsverfahren fragen eine lokale Trägerreferenz genauso gut ab, wie Informationen von der emp­ fangenen Wellenform zeitlich zu steuern. Viele konventionelle selbstsynchronisierende Schaltungen benutzen eine phasensynchronisierte Schleife (PLL) zur Abfrage der korrekten Phase und der Frequenz der Trägerwellenform.

Jedoch benötigen die gegenwärtig verfügbaren Analog-PLL-Demodula­ toren typischerweise ein tweaking (Zwicken). Weiterhin ist es nicht einfach, ihre Arbeitsfrequenz zu ändern. Tiefpaßfilter werden zur Beseitigung von Eingangsstörungsimpulsen und Oberwellen hoher Ordnung an den Demulatorausgängen benötigt. Systemparameter wer­ den nicht einfach gewechselt. Diese Geräte vertrauen auf einen analog Level-Komperator, um den Phasenwinkel des ankommenden Sig­ nals zu differenzieren. Die Übergänge des demodulierten Signals sind nicht klar definiert. Diese Geräte haben keine Fehlerkorrek­ turzusätze.

Konventionell Digital-Signaldemodulatoren benötigen A/D und D/A- Konverter, was auf ein System mit einer langsamen Geschwindigkeit hinausläuft, das nur mit sehr hohen Kosten verwendet werden kann.

Es ist Aufgabe der vorliegenden Erfindung, einen Träger und eine symbolsynchronisierende Schaltung zu schaffen, die keine analogen Zeitablaufelemente benötigt.

Es ist eine Aufgabe der vorliegenden Erfindung, einen Träger und eine symbolsynchronisierende Schaltung zu schaffen, die einen Sy­ stemtaktgeber hat, der die Operationsfrequenz bestimmt.

Es ist Aufgabe der vorliegenden Erfindung, einen Träger und eine Symbolsynchronisierschaltung zu schaffen, die keine A- zu D- oder D- zu A-Konverter benutzt.

Es ist Aufgabe der vorliegenden Erfindung, einen Träger und eine Symbolsynchronisierschaltung ohne Abgleichelemente zu schaffen.

Es ist Aufgabe der vorliegenden Erfindung, einen Träger und eine Symbolsynchronisierschaltung zu schaffen, die eine voraussagbare Leistung vorzeigt und worin Seitenband- oder harmonische Sperrun­ gen eliminiert werden können im Hinblick auf gesteuerte Schal­ tungsparameter.

Diese und andere Aufgaben der Erfindung werden gelöst, indem man eine Synchronisierschaltung zum Wiederherstellen eines Taktsig­ nals aus den synchronisierenden Stroben schafft, die von einem modulierten DIBIT-Phasensprung eintastenden (phase shift keying (PSK))-Eingangssignal abgeleitet sind. Die Schaltung schließt einen Phasendetektor ein, der die Zählerausgänge eines nummernge­ steuerten Oszillators an den Nulldurchgängen der synchronisieren­ den Stroben abtastet, um binärgewichtige Ausgänge zu schaffen. Die binärgewichtigen Ausgänge sind ein Maß des Phasenfehlers zwi­ schen den Zählerausgängen des nummerngesteuerten Oszillators und den synchronisierenden Stroben. Die höherwertigen Bits des Phasendetektorausgangs, die den Phasenfehler repräsentieren, sind für einen Phasendetektorcodekonverter vorgesehen. Die niedriger­ wertigen Bits des Phasendetektorausgangs sind für einen Phasendetektor­ restakkumulator vorgesehen. Der Phasendetektorrestakku­ mulator akkumuliert die niedrigerwertigen Bits des Phasendetektor­ ausgangs, um ein Überlaufsignal zu erzeugen. Der Phasendetektor­ codekonverter empfängt das Phasenfehlersignal von dem Phasendetektor und das Überlaufsignal von dem Phasendetektorrestakkumula­ tor und erzeugt drei Ausgänge. Der erste Ausgang repräsentiert die Summe der eingehenden Phasenfehler und des Überlaufsignals. Der zweite Ausgang repräsentiert die Differenz zwischen dem in­ vertierten Phasenfehler und dem Überlaufsignal. Das dritte Signal wird hochgesetzt, wenn der Phasenirrtum innerhalb eines vordefi­ nierten Fensters liegt. Ein Sperrsignalintegrator erhält den Pha­ senfensterausgang von dem Phasendetektorcodekonverter und sorgt für ein Sperrsignal an einem Verzögerungssegmentsteuergerät als Antwort auf ein Steuersignal. Der zweite Ausgang von dem Phasendetektor­ codekonverter ist für einen Integrator vorgesehen, der die Phasenfehler integriert, um einen integrierten Phasenfehler­ term herzustellen, der benutzt wird, um den nummerngesteuerten Oszillator auf die Mittelfrequenz der synchronisierenden Stroben einzustellen. Die niederwertigen Bits des Integrators sind für einen Integratorratengenerator vorgesehen, der einen Kontrollaus­ gang erzeugt. Die Synchronisierschaltung besitzt in ihrer bevor­ zugten Ausführung tri-state-Zwischenspeicher (buffers). Ein Pro­ portional-tri-state-Zwischenspeicher speichert Signale in den Proportionalausgängen des Phasendetektorcodekonverters und liest sie in den nummerngesteuerten Oszillator als Antwort auf ein Pro­ portional-Zwischenspeicherfreigabesignal ein, das von dem Verzö­ gerungssegmentsteuergerät erzeugt wird. Ein Integrator tri-state- Zwischenspeicher empfängt die höherwertigen Bits des integrierten Phasenfehlerterms und liest sie in den nummerngesteuerten Oszillator als Antwort auf ein Integratorzwischenspeicherfreigabesignal ein, das von dem Verzögerungssegmentsteuergerät erzeugt wird. Der dritte Zwischenspeicher, ein Basis tri-state-Zwischenspeicher, empfängt den Steuerausgang von dem Integratorratengenerator und liest ihn in den nummerngesteuerten Oszillator als Antwort auf ein Basiszwischenspeicherfreigabesignal ein, das von dem Verzögerungs­ segmentsteuergerät erzeugt wird. Der zahlengesteuerte Oszillator empfängt die Ausgänge der drei tri-state-Zwischenspeicher und er­ zeugt das wiederhergestellte Taktsignal. Das Verzögerungssegment­ steuergerät steuert das Einlesen des nummerngesteuerten Oszillators, basierend auf dem Sperrsignal, das durch den Sperrsignalin­ tegrator bereitgestellt wird.

Ausführungsbeispiele werden anhand der Fig. 1-6 erläutert.

Fig. 1 zeigt ein schematisches Blockdiagramm, das einen Empfän­ ger darstellt, der eine Trägersynchronisierschaltung und eine Symbolsynchronisierschaltung in Übereinstimmung mit der vorliegen­ den Erfindung enthält.

Fig. 2A-2D stellen zusammen ein Schaltschema dar, das den Emp­ fänger gemäß Fig. 1 darstellt.

Fig. 3 zeigt ein schematisches Blockdiagramm, das eine Träger­ synchronisierschaltung in Übereinstimmung mit der vorliegenden Erfindung darstellt.

Fig. 4A-4D zusammen stellen schematische Diagramme der Träger­ synchronisierschaltung in Übereinstimmung mit der vorliegenden Erfindung dar.

Fig. 5A-5D stellen zusammen ein schematisches Diagramm eines Symbolsynchronisierschaltkreises in Übereinstimmung mit der vor­ liegenden Erfindung dar.

Fig. 6 ist ein Zeitablaufdiagramm, das die Beziehung zwischen einem ankommenden DBPSK-Signal und einem 4× Trägertakt dar­ stellt, das durch eine Trägersynchronisierschaltung in Über­ einstimmung mit der vorliegenden Erfindung wieder hergestellt wor­ den ist.

In einer detaillierten Beschreibung einer bevorzugten Ausführungs­ form zeigt Fig. 1 ein Blockdiagramm eines typischen Empfänger­ schaltkreises. Wie in Fig. 1 gezeigt, wird ein ankommendes PSK- Signal 14 aus einem Telefonanschluß von einem Schaltkondensator­ filter 16 empfangen, der ein Ausgang zu einem Nulldurchgangsde­ tektor 18 erzeugt. Der Nulldurchgangsdetektor 18 bestimmt die in dem modulierten Dibit PSK-Signal auftretenden Nulldurchgänge und schickt sowohl ein gefiltertes Eingangssignal auf einen zusammen­ führenden Datenwiederherstellungsschaltkreis 20 als auch Träger­ synchronisationsstroben auf einen Trägersynchronisierer 10. Der Trägersynchronisierer 10 stellt den Trägertakt wieder her und sendet ihn als einen zusätzlichen Eingang auf den Datenwiederher­ stellungsschaltkreis 20. Die decodierten Ausgänge des Datenwieder­ herstellungsschaltkreises 20 sind mit einem Differentiator/Strobe Generator 22 verbunden. Der Differentiator/Strobe Generator 22 sorgt sowohl für Ausgänge der Stroben zum Symbolsynchronisierer 12 und des PSK-Dibit-Signals für einen Differential-Dibit-Decoder 24. Der Symbolsynchronisierer 12 erzeugt drei Ausgänge: (i) Ein Trägerfenstergatesignal, das von dem Trägersynchronisierer 10 be­ nutzt wird, (ii) wiederhergestellte Symboltakte, die benutzt wer­ den, um den Dibit-Decoder 24 und einen Deverwürfler 26 (descramb­ ler) zu takten, und (iii) den wiederhergestellten Datentakt. Der Differential-Dibit-Decoder 24 sorgt für einen Bitstrom zu einem Deverwürfler 26, der den Bitstrom sequentiell ordnet, um ein wie­ derhergestelltes Datenausgangssignal 28 zu schaffen.

Die Schaltkreisteile des in Fig. 1 gezeigten Empfängers sind schematisch in Fig. 2A-2D dargestellt. Die zwei Blöcke, die als Trägersynchronisierer 10 (Fig. 2A) und Symbolsynchronisierer 12 (Fig. 2B) bezeichnet worden sind, sind Gegenstand der vorlie­ genden Erfindung. Detaillierte Schaltkreisschemen, die den Trä­ gersynchronisierer 10 und den Symbolsynchronisierer 12 darstel­ len, sind beispielsweise in Fig. 4A-4D und 5A-5D dargestellt. Weil der Aufbau des Trägersynchronisierschaltkreises der vorlie­ genden Erfindung aus einer gemeinsamen Architektur herleit­ bar sind, ist nur das Trägersynchronisierblockdiagramm in Fig. 3 für weitere Erklärungen vorgesehen.

Die Unterschiede zwischen dem Trägersynchronisierer 10 und dem Symbolsynchronisierer 12 sind die folgenden:

• (1) die Steuerwortlänge - der Trägersynchronisierer 10 benutzt ein 4-bit-Steuerwort, während der Symbolsynchronisierer 12 ein 5-bit-Steuerwort benutzt;
• (2) der nummerngesteuerte Oszillator (NCO) ist in den zwei Synchronisierern mit verschiedenen geteilt durch Verhältnissen versehen; das Verhältnis im Trägersynchronisierer 10 ist 256, während in dem Symbolsynchronisierer 12 das Verhältnis 2048 ist;
• (3) entsprechend der unterschiedlichen Steuerwortlänge und den geteilt durch Verhältnissen besitzen die zwei Schaltkreise verschiedene Charakteristiken bezüglich Sperrbereich, Dämp­ fungsfaktor uw.;
• (4) der Phasendetektor-Restakkumulator, der in dem Trägersynchronisierer 10 benutzt wird, wird in dem Symbolsynchronisierer in bezug auf die Kosten-/Leistungsrelation wegge­ lassen; und
• (5) der Eingang des Trägersynchronisierers 10 wird festgelegt durch das Trägerfenstersignal, das von dem Symbolsynchronisierer 12 abgeleitet ist.

Wie in Fig. 2A gezeigt, sind die Eingangserfordernisse für den Trägersynchronisierer 10 die folgenden:

• (1) Ein Systemtakt Φ _C , das 1.2288 MHz für die Niedrig-Band-Mode und 2.4576 MHz für die Hoch-Band-Mode beträgt;
• (2) Trägersynchronisationsstroben CSS, die von den Null-Durch­ gängen des modulierten Dibit PSK-Signal abgeleitet wer­ den; die Breite der Stroben ist auf eine Systemtaktperiode begrenzt und geht hoch (high), wenn aktiv;
• (3) ein Trägervorabfühlungssteuersignal, das aktiv hoch ist und benutzt wird, einen schnellen Sperrkreis zu aktivieren; die Ableitung dieses Signals wird nicht in dieser Beschreibung beschrieben, kann aber durch ein einfaches allgemein bekann­ tes Träger-Gleichrichtungsverfahren erzeugt werden; und
• (4) ein Trägerfenstergattersignal, welches, wie zuvor festge­ stellt, von dem Symbolsynchronisierer 12 abgeleitet ist; die­ ses Signal wird benutzt, um die Jitter-Leistung zu steigern und eine unrichtige Sperre auf harmonische und Seitenband­ frequenzen zu verhindern.

Wie ebenso in Fig. 2A gezeigt wird, sind die zwei Ausgänge des Trägersynchronisierers 10 folgende:

• (1) Ein wiederhergestellter Träger 4×-Takt; die Frequenz dieses Taktes ist 4800 Hz in der Niedrig-Band-Mode und wechselt auf 9600 Hz in der Hoch-Band-Mode; er versorgt den zusammenfüh­ renden Datenwiederherstellungskreis 20 zur Datendemodulation; die positiv werdenden Flanken dieses Taktes sind auf die 45-135-225-315-Grad-Punkte des ankommenden Vier-Phasen-Trä­ gers ausgerichtet; und
• (2) ein Trägersperrsignal, das den Status des Trägersynchronisierers 10 anzeigt.

Wie in Fig. 2B gezeigt, sind die Eingangserfordernisse für den Symbolsynchronisierer 12 die folgenden:

• (1) Ein 1.2288 MHz System-Takt Φ _s ;
• (2) Symbol-Synchronisationsstroben, die von dem Wechsel der wie­ derhergestellten Basisbanddaten abgeleitet sind; weil das System ein Vier-Phasen-Demodulator ist, gibt es zwei Stro­ benausgänge von den "I"- und "Q"-Kanälen; diese zwei Quellen werden dann innerhalb des Symbolsynchronisierers 12 zusam­ mengemischt; die Breite der zwei Strobenausgänge ist auf eine Systemtaktperiode begrenzt und hoch, wenn aktiv; und
• (3) ein Trägervorabfühlungssteuersignal, das benutzt wird, um den Schnellsperrschaltkreis; dieses Signal wird auch ange­ wendet auf den Trägersynchronisierer 12.

Wie in Fig. 2B gezeigt, sind die Ausgänge des Symbolsynchronisierers 12 folgende:

• (1) Ein wiederhergestellter Symbol 1×-Takt, der zum Takten eines Dibit Differentialdecorders 24 benutzt wird; die positiv laufenden Kanten dieses Taktes sind auf den Mittelpunkt des Zentrums der Stroben-Verteilung ausgerichtet;
• (2) ein wiederhergestellter Symbol 2×-Takt, der sowohl zum Tak­ ten des Ordnungsschaltkreises (descrambler) als auch als Taktgeber wiederhergestellter Daten nach außen benutzt wird; und
• (3) ein Symbol-Sperrsignal, das den Status des Symbolsynchronisators 12 anzeigt.

Bezogen auf Fig. 3 und 4A-4D, emuliert die Architektur des Trägersynchronisierers 10 (und des Symbolsynchronisierers 12) eine analog phasensynchronisierte Schleife zweiter Ordnung (PLL).

Ein Phasendetektor wird durch 4-bit-"D"-Flip-flops 30 und 32 in Kombination mit NAND-Gattern 34 und 36 und NOR-Gattern 38 gebildet. Die Flip-flops 30 und 32 fragen die Ausgänge des nummerngesteuerten Oszillators in den strobenden Intervallen ab, wie unten be­ schrieben wird. Die strobenden Signale korrespondieren mit den Null-Durchgängen des ankommenden Signals wie oben erwähnt. Die Ausgänge des Phasendetektors, z. B. Anschlüsse 11-14 des Flip- flops 30, werden dann via ROM 42 (Fig. 4C) transferiert zum Sig­ nalspeicher 40 (Fig. 4B) während des Terminalzählens des NCO- Zählers 44 (Fig. 4B). Diese Ausgänge sind binär gewichtet und sind Messungen des Phasenfehlers zwischen dem nummerngesteuerten Oszillator und den synchronisierenden Stroben.

Die Phasendetektorcharakteristik ist periodisch und hat einen ak­ tiven linearen Phasenbereich von +/- 180°. Die Verstärkung der Rechnerschaltung beträgt 16 Zählungen pro Zyklus des nummerngesteuerten Oszillators.

Das Schaltungsarrangement tendiert dazu, die Strobe-Signale auf das Zentrum des nummerngesteuerten Oszillatorzyklusses auszurich­ ten. Wenn die zwei ausgerichtet sind, dann entspricht die Codie­ rung an den Ausgängen des Flip-flops 30 einem Null-Phasen-Fehler. In numerischer Repräsentation, wenn die Terminalzählung des Zäh­ lers 44 "15" ist, ist die mittlere Zählung "8". Entsprechend der Signalumkehrung an Anschluß 6 des Flip-flops 30 wird der Code "8" als eine "0" interpretiert, so daß der Code für den Null-Phasen- Fehler "0" ist. Dieses Arrangement, verbunden mit einem Löschsig­ nal (clearing signal) auf dem Anschluß 1 des Flip-flop 30 erlaubt dem Phasendetektor mit modulierten Signalen zu arbeiten und eli­ miniert den Bedarf an einem nicht linearen Trägerregenerator des Types, der normalerweise in konventionellen Synchronisierschaltungen gefunden wird.

Das Löschsignal setzt den Phasenfehlerausgang des Flip-flops 30 auf Null nach jedem Datentransfer zum Speicher 40, so daß der Rest der Synchronisierschaltung keinen Phasenfehler sieht, der aus dem Phasendetektor kommt, wenn es eine fehlende Strobe gibt, die in dem Eingangsimpulszug eingebettet ist.

Bezug nehmend auf Fig. A, erlaubt NAND-Gatter 34 nur "guten" Stro­ ben-Signalen einen Einsprung in den Phasendetektor. Ein gutes Strobe-Signal bezieht sich auf Strobe-Signal-Null-Durchgänge in der Mitte einer modulierten Dibit-Zelle. Wenn Durchgängen an der Kante der Zelle der Eintritt in den Phasendetektor erlaubt wäre, wäre die jitter-Leistung des Trägersynchronisierers 10 ziemlich geschwächt.

Die Öffnung des Fensters durch NAND-Gatter 34 wird von dem Sperr­ level des Symbolsynchronisierers 12 bestimmt. Das Fenster ist weit geöffnet, wenn der Symbolsynchronisierer 12 nach ankommenden Stroben zu suchen beginnt, und schaltet dann zu einer Hälfte einer Dibit-Periode während der Frequenz Akquisition. Das Fenster wird ferner reduziert zu einem Viertel, wenn die Schaltung vollständig gesperrt ist. Dies wird deutlich in dem Programm gezeigt, das "CWD.BAS" von ROM 46 (Fig. 5A) auflistet, welches als Appendix A am Ende dieser Beschreibung vorgesehen ist. Zusätzlich zu der Steigerung der Jitter-Leistung verhindert der "gating"-Effekt, daß der Trägersynchronisierer 10 auch einige unerwünschte Träger­ seitenwandfrequenzen sperrt. Ein offensichtliches Beispiel ist das unidirektionale trägerphasenrollende Muster.

Zurückgehend auf Fig. 4A werden die niedrigerwertigen drei Bits des 4-bit-torigen Flip-flops 32 in der gleichen Weise benutzt, wie jene des Flip-flops 30, aber sie sind dem Rest der nummerngesteuerten Oszillatorausgänge zugeordnet, wie unten beschrieben wird. Das höherwertige Bit wird benutzt, um einen Sperrsignalintegrator auszulösen, wird unten beschrieben, wenn es eine Strobe gibt, die in den Phasendetektor gelangt.

Die Arbeitsweise des Phasendetektorrestakkumulators 48 liegt in der Reduzierung des Betrages des "freien Spiels" (free-play) in dem nummerngesteuerten Oszillator, das abhängt von der Endauflösungs­ implementierung in dem Phasendetektor. Um eine bessere Auf­ lösung ohne ein Anwachsen der Systemtaktfrequenz zu erreichen, werden die Reste durch Anhäufung der am wenigsten wichtigen Bits des Phasenfehlerausgangs und durch Addieren "1" zu dem nummernkontollierten Oszillator bearbeitet, wenn es einen Überlauf gibt. Dies ist die Zielsetzung des Überlaufsignals an Anschluß 9 des Restakkumulators 48 (Fig. 4A).

Die relative Taktfrequenz des Symbolsynchronisierers 12 ist höher als die des Trägersynchronisierers 10, weil die symbolnummernkon­ trollierte Oszillatortaktfrequenz bei 600 Hz gegenüber 4800 Hz und 9600 Hz in dem Trägersynchronisierer 10 liegt. Die resultie­ rende Jitter-Leistung wird adäquat gefunden, sogar wenn dieser Restakkumulatoranteil des Schaltkreises von dem Symbolsynchronisierer 12 weggelassen wird.

Ein Phasendetektorcodekonverter dient als ein Interpretierer zwi­ schen dem Ausgang des Phasendetektors und den nummerngesteuerten Oszillator steuernden Block, der proportionalen Torsteuerung und dem Integrator. Es schafft ebenso ein Sperrsignal für den Sperr­ signalintegrator. Diese drei Ausgangssets sind Funktionen des Phasenfehlers und des Überlaufsignals von dem Phasendetektorrest­ akkumulator.

Wie in Fig. 4C gezeigt, ist der erste Satz von Codekonverteraus­ gängen, die an den Anschlüssen 13, 9, 7 und 6 des ROM 42 gebildet werden, die Summe der ankommenden Phasenfehler und das Überlauf­ bit von dem Phasendetektorrestakkumulator. Statements #1100 und #1110 in der Programmauflistung von CPC.BAS, siehe im Anhang B am Ende dieser Beschreibung, beschreibt die Beziehung zwischen diesen Signalen klar. Dieser Ausgang wird dann zu dem Integrator geleitet, um die Second-Order-Funktion der Steuerschleife durch­ zuführen.

Anschlüsse 5, 4, 3 und 2 des ROM 42 repräsentieren den zweiten Set der Codekonverterausgänge, die mit einem tri-state-Puffer ver­ bunden sind, der unten beschrieben wird, um den proportionalen Steuerteil der Schleife durchzuführen. Statement #1090 im Pro­ gramm CPS.BAS definiert diesen Ausgang als eine Differenz zwischen dem invertierten Phaseneingang und dem Überlaufbit.

Anschluß 1 des ROM 42 geht hoch, wenn der Eingangsfehler in ein vordefiniertes Fenster fällt. Dieses Signal betreibt einen Sperrsignalintegrator, der unten beschrieben wird, um die Fehler­ stammdatei des Trägersynchronisierers 10 aufzubauen. Die Öffnung des Phasenfensters wird in dem Statement #1080 der Auflistung CPC.BAS definiert.

Wie in Fig. 4B gezeigt, sind die Ausgänge der drei Puffer, z. B. proportional tri-state-Puffer/Speicher 40, Integrator tri-state- Puffer 50, und Basis tri-state ROM/Puffer 52, mit dem nummernge­ steuerten Oszillator zum Zwecke der Voreinstellung verbunden.

Wie in Fig. 4B gezeigt, ist der proportionale tri-state Puffer/Speicher 4 ein 4-Bit-Speicherpuffer. An jedem Terminalzähler des nummerngesteuerten Oszillators wird der aus ROM 42 gelesene Phasenfehler in Puffer 40 gespeichert und bleibt dort bis zur nächsten Aktualisierung, z. B. der nächsten Terminalzählung. Der gespeicherte Wert wird eventuell in den nummerngesteuerten Oszillator während des proportionalen Teils des Zyklusses des nummerngesteuerten Oszillators geladen. Das Segment Timing wird durch den Verzögerungssegmentsteuerer 82, 84, 86 belegt.

Der Integrator tri-state Puffer 50 ist ein 4-Bit-Puffer, der die integrierten Phasenfehlerlesebefehle von dem Integrator in den nummerngesteuerten Oszillator während seinem Integratorsegment lädt. Dieses Segment wiederum ist belegt durch den Verzögerungs­ segmentsteuerer.

Basis tri-state ROM/Puffer 52 ist ein 8 by 4 Bit-ROM, der drei Basiswerte zum Auffüllen der zuvor erwähnten Timingmengen spei­ chert, um den Zyklus des nummerngesteuerten Oszillators auszu­ statten, wie im näheren Detail unten beschrieben wird. Der An­ schluß 10 des Puffers 52 wird durch den Ausgang des Integrator­ restratengenerators angetrieben. Dieser Ausgang, wenn er hoch ist, addiert "1" auf die ausgesuchte Basismenge, die in dem State­ ment #1090 der Programmauflistung "CBP.BAS" beschrieben wird, die im Anhang C an dem Ende dieser Beschreibung vorgesehen ist. Dies macht den Bedarf für einen "realen" Zählerkreislauf überflüssig im Hinblick darauf, daß all die Basisnummern speicherresistente Werte sind.

Bezogen auf Fig. 4C bilden die Komponenten 54, 56 und 58 einen Sperrsignalintegrator. Die Komponenten 54 und 58 bilden einen 8-Bit auf-abwärts-Zähler, der aufwärts zählt, wenn die ankommende Strobe in ein vorherbestimmtes Fenster fällt, das auf dem Signal basiert, das in dem Phasendetektorcodekonverter abgeleitet ist, und abwärts zählt, wenn die Strobe außerhalb fällt. Wie oben bei der Dikussion des Phasendetektors erwähnt, sorgt das Freigabesig­ nal von Anschluß 6 des NAND Tores 36 weiterhin für einen Toref­ fekt, der den Zähler davor hindert, den Status zu ändern, wenn ein fehlender Strobe auftritt. Die Konfiguration ist daher kohä­ des nummerngesteuerten Oszillators zu der Phase des ankommenden Signals.

Der Decoder ROM 56 (Fig. 4C) stellt die Zählungen an den Ausgän­ gen des Zählers und erzeugt zwei Ausgänge. Der Anschluß 11 von ROM 56 ist ein Synchronisiersperrausgang, der hoch geht, wenn der Zähler einen vordefinierten Level erreicht. Der andere Ausgang ist am Anschluß 12 des ROM 56 verfügbar und stoppt den Zähler vom Aufwärtszählen, wenn der Zähler an seiner Maximumzählung anlangt oder vor dem Abwärtszählen, wenn er an seiner Null-Zählung ange­ langt ist. Die "maximale Zählung" ist ein vorprogrammierter Wert in ROM 56, und die "Null-Zählung" ist gleichbedeutend mit der Nullzählung des Zählers 54. Das Programm, das "CLD.BAS" von ROM 56 auflistet, ist als Appendix D am Ende dieser Beschreibung vor­ gesehen.

Bezug nehmend auf Fig. 4C-4D integriert ein durch Komponenten 60, 62, 64, 66, 68, 70, 72 und 74 gebildeter Integrator die Pha­ senfehlerlesung von dem Phasendetektor und erzeugt einen inte­ grierten Phasenfehlerterm. Dieser Term wird benutzt, den nummerngesteuerten Oszillator auf die Zentrumsfrequenz des Eingangssig­ nals einzustellen.

Die Komponenten 70, 72 und 74 sind als ein 12-Bit auf-abwärts- Zähler angeschlossen, der die kumulierten Phasenfehler speichert. Das Aufwärts- oder Abwärtszählen hängt von der Richtung des Phasenfehlers von der Null-Phasen-Fehlerbedingung ab. Die drei hoch­ rangigen Ausgangsbits werden zu dem zahlengesteuerten Oszillator via Puffer 50 gespeist, so daß der zahlengesteuerte Oszillator auf die Frequenz des ankommenden Signals eingestellt werden kann.

Die Komponenten 64 und 66 erzeugen eine Fensterperiode, die pro­ portional zu dem Phasenfehler von dem Phasendetektor ist. Dieses Fenstersignal wird benutzt, um die Zählerkette auszulösen. Wenn der Phasenfehler "8" ist, dann ist die Auslöseperiode null, so­ lange der Code "8" als Null-Phasen-Fehler betrachtet wird. Wenn der Ausgang eine "9" ist, wird das Freigabesignal für eine Takt­ periode bestehen bleiben, und von nun an wird der Zähler um eins anwachsen.

Bezug nehmend auf Fig. 4D, verhindert das NOR-Tor 68, das an dem Anschluß 15 des aufwärts-abwärts-Zählers 70 angeschlossen ist, den Zähler vor einer Überladung, z. B. Umschlagen zu der entge­ gengesetzten Polarität der Zählungen. Dies simuliert die Span­ nungsgrenze auf einem praktischen analog op-amp-Schaltkreis.

Während der Schnellsperrmode erweitern der Zähler 60 und NOR- Gatter 62 das Freigabefenster durch Maskierung einiger der takten­ den Impulse nach Zähler 64. Hierdurch kann die Integratorverstär­ kung anwachsen. Die Integratorverstärkung ist bei der normalen Mode 1/512 per NCO-Zyklus und während der Schnell-Sperrmode 1/32 per NCO-Zyklus.

Der Anschluß 13 des Zählers 70 ist das am wenigsten signifikante Bit, relativ zu dem nummerngesteuerten Oszillator. Um die Jitter- Leistung zu verbessern, versorgen die Reste (Bits, die geringerer Ordnung als Anschluß 13 sind) einen Integratorratengenerator, der in Fig. 4D gezeigt wird. Der Integratorratengenerator wird durch die Komponenten 76 und 78 gebildet. Ein Bruchteil von dem Integra­ tor wird zu dem Ratengenerator 76 geleitet. Der Zweck des Flip- flops 78 ist es, den Takt gating-Effekt zu beseitigen, der innerhalb des Ratengenerators 76 aufgebaut wird. Der kombinierte Schaltkreis sieht einen Kippausgang bei Anschluß 9 des Flip-flops 78 vor, der in der Mitte des NCO-Zyklusses schaltet. Das Verhält­ nis von "hoch" zu "niedrig" Level, die an diesem Anschluß gemes­ sen werden, ist zu der Zahl äquivalent, mit der Ratengenerator 16 gespeist wird, dividiert durch 16, z. B. wenn der Eingang "1" ist, wird der Ausgang hoch bleiben für einen NCO-Zyklus und nied­ rig für den Rest der 15 Zyklen.

Der binäre Wert dieses Ausgangs wird zu der Basiszahl in dem Ba­ sispuffer 52 addiert und in den nummerngesteuerten Oszillator während des Basissegmentes geladen.

Bezug nehmend auf Fig. 4B wird der nummerngesteuerte Oszillator durch Zähler 44 und 80 gebildet, die einen 8-Bit-aufwärts-Zähler bilden, der den Systemtakt in vier Zeiten für die ankommende Trä­ gerfrequenz aufteilt, wie oben beschrieben.

Ein Zyklus des nummerngesteuerten Oszillators besteht aus ver­ schiedenen Verzögerungssegmenten. Ein Verzögerungssegment ist wie folgt definiert:

• (1) Es gibt eine Zahl, die in den Zähler geladen wird; und
• (2) der Zähler benutzt die Zahl als den Startpunkt und zählt aufwärts bis zum Terminalcount.

Während der Schnellsperrmode gibt es sechs Verzögerungssegmente in einem Zyklus des nummerngesteuerten Oszillators:

• (1) Integratorsegment: Der Integrator läuft bei einer 16× Rate. Der Betrag der Verzögerung in diesem Segment ist 1-4-8 (min- null Fehler-max) Zählungen. Der Terminalcount ist "15";
• (2) Proportional-0-Segment: Der Betrag der Verzögerung in diesem Segment ist 1-9-16 (min-null-max) Zählungen. Der Terminalcount ist ebenso "15";
• (3) Proportional-1-Segment: Dasselbe wie das Proportional-0- Segment;
• (4) Proportional-2-Segment: Dasselbe wie das Proportional-0- Segment;
• (5) Proportional-3-Segment: Dasselbe wie das Proportional-0- Segment;
• (6) Basissegment: Dieses Segment ist zum Auffüllen all der vor­ hergehenden Segmente vorgesehen, so daß die totale Verzöge­ rung mit der Periode der Zentrumsfrequenz des ankommenden Signals übereinstimmt. Der Terminalcount ist "255".

Während der Normalmode werden die Proportional- 1/2/3-Segmente allesamt weggelassen, um eine niedriggeschlossene Schleifenver­ stärkungscharakteristik (low-closed-loop-gain characteristic) einzurichten, so daß es nur drei Verzögerungssegmente gibt, die gefördert werden, um die totale Verzögerungsperiode einzusetzen. Zusätzlich zu diesen wird die Verstärkung des Integrators zurück­ geschaltet zu einer 1× Rate, um den Dämpfungsfaktor konstant zu halten. Offensichtlich ist eine unterschiedliche Basiszahl not­ wendig, um die totale Verzögerungsperiode aufrechtzuerhalten. Dies wird erreicht durch Speisung des Systemsperrsignals zu An­ schluß 11 des Basispuffers 52.

Die Verstärkung des nummerngesteuerten Oszillators ist eine Funk­ tion der Länge der Zählerkette, die 1/256 pro Zählung ist.

Beim Beginn der Akquisition ist nur das Basissegment zur Ausrich­ tung der NOC-Phase zu der ankommenden Strobe gefordert. Diese Quantität wird auf die Hälfte des Wertes der gesamten Periode ge­ setzt. Dies erklärt, warum es insgesamt drei verschiedene Basis­ nummern gibt, die in dem Basispuffer 52 gespeichert sind.

Die Verzögerungssegmentzuordnung, z. B. Laden des Zählers, wird durch einen Verzögerungssegmentsteuerer gesteuert, der durch Kom­ ponenten 82, 84 und 86 gebildet wird. Diese drei Komponenten bil­ den eine Zustandsmaschine, die das Laden des nummerngesteuerten Oszillators steuert. Das Ziel dieses Blockes ist es, einen "sehr schnell sperrenden" Synchronisierer genauso wie eine "sanfte Über­ wechsel"-Operation zwischen der schnellsperrenden Mode und der "normal" Mode zu erreichen.

Bei Beginn der Akquisition wird der nummerngesteuerte Oszillator gezwungen, an die zweite Kante des ankommenden Signales anzupas­ sen, und dann wird der Integrator auf seinen Zentrumswert gesetzt. Danach arbeitet der Synchronisierer in der schnell frequenten/Phasen­ nachführungsmode. Wenn der Integrator sich beruhigt, schal­ tet die Schleife auf die langsam frequente/Phasennachführungsmode, um eine bessere Jitter-Leistung zu akkomodieren.

Es gibt acht Operationszustände. Bei Beginn (Trägerpräsenzsignal geht hoch) ist der Zustand auf "0" gesetzt. Wenn eine Strobe an­ kommt (die erste Kante) wird der Zustand "1" eintreten mit den Integratorsätzen zum Zentrum (Null Frequenz Fehler) (siehe State­ ment #1130 in dem Programm, das "DSC.BAS" auflistet und in Appen­ dix E an dem Ende dieser Beschreibung vorgesehen ist).

Die zweite Kante wird den Status auf "7" kippen und die erste Ba­ sisnummer in dem nummerngesteuerten Oszillator bringen. Diese Nummer erzeugt eine Hälfte der Verzögerung eines NCO-Zyklusses. Mit der Komplettierung des Aufwärtszählens wird der Status auf "2" gesetzt werden. Das Integratorsegment wird dann einspringen. Zu diesem Zeitpunkt ist die Phase des nummerngesteuerten Oszilla­ tors im wesentlichen auf das ankommende Signal ausgerichtet, außer für den Frequenzzähler, wenn die ankommende Frequenz nicht auf dem Zentrumswert ist.

Die Verzögerungssegmentsteuerung arbeitet dann sequentiell in den folgenden Zustandssequenzen: 2, 3, 4, 5, 6, 7, 2 usw., bis der Integrator sich beruhigt. Dies wird durch ein Synchronisiersperr­ signal von ROM 56 signifiziert. Diese lange Folge wird definiert als die schnellnachführende Mode (Fast-Tracking mode).

Wenn das Sperrsignal hoch geht und der Zustand "3" ist, wird der Steuerer die Zustände 4, 5 und 6 übergehen und folgende Sequenz durchführen: 2, 3, 7, 2 usw. Dies wird als die Normalmode de­ finiert. Der Synchronisierer kann auf die schnellnachführende Mo­ de zurückschalten, wenn das System außerhalb des Sperrzustandes aus verschiedenen Gründen ist. Jedoch der Steuerer wird nicht zum Zustand "0" zurückgehen, bis das Trägerpräsenzsignal auf Null zu­ rückgeht.

Wie oben festgestellt, enthalten die ROMs 84 und 86 das Programm DSC.BAS (Appendix E) zur Durchführung der oben genannten Sequen­ zen. Bezug nehmend auf Fig. 4B steuert Anschluß 9 des ROM 84 das Laden des nummerngesteuerten Oszillators. Anschlüsse 10, 11, 12, 2, 3 und 4 sind auf den "8-Status-Zähler" ausgerichtet. Der An­ schluß 9 des ROM 86 wird zur Erzeugung der Basisnummern benutzt. Anschlüsse 10, 11 und des ROM 86 sorgen für Signale zur Frei­ gabe des Basispuffers 52 bzw. Proportionalpuffers 40 und des Integratorpuffers 50.

Die meisten der logischen Blöcke in den zwei Synchronisierern der vorliegenden Erfindung sind mit Textspeichern (read-only-memories) (ROM) versehen. Die Codierungen der ROMs werden über die Benut­ zung der "Grundprogramme" erzeugt, in denen all die Eingangs-/Aus­ gangsbeziehungen durch Mittel der Programmstatements definiert sind. Die finalen Codes werden dann zu einem anderen Programm übertragen, das eine programmierte logische Datenfeldabbildung (programmable-logic-array map) im Wechsel erzeugt. Diese Abbil­ dung zeig, daß ein AND-OR-Tor-Datenfeld dasselbe Ergebnis erzeu­ gen wird, wie das ROM-Gegenstück; aber das Datenfeldverfahren be­ nötigt wesentlich weniger Siliziumfläche während der Schaltungs­ integration.

Es sollte verstanden sein, daß verschiedene Alternativen hinsicht­ lich der hier gezeigten Ausführungsform bei der Verwirklichung der vorliegenden Erfindung eingesetzt werden können. Es ist beabsichtigt, daß die folgenden Ansprüche die Erfindung definieren und daß Schaltungen innerhalb des Rahmens dieser Ansprüche und ihrer Äquivalente hierdurch abgedeckt werden.

Zusammenfassend kann festgestellt werden, daß die vorgenannten und andere Ziele der Erfindung erreicht werden, durch Schaffung einer Synchronisierschaltung zur Wiederherstellung eines Taktsig­ nals aus synchronisierenden Stroben, die von einem phasenmodu­ lierten Dibit-Eingangssignal (PSK) abgeleitet werden. Die Schal­ tung schließt einen Phasendetektor ein, der die Zählerausgangs­ signale des nummerngesteuerten Oszillators an den Null-Durchgän­ gen der synchronisierenden Stroben abtastet, um binär gewichtete Ausgangssignale zu erzeugen. Die binär gewichteten Ausgangssignale sind einem Meßwert des Phasenfehlers zwischen den Zähleraus­ gängen des nummerngesteuerten Oszillators und den synchronisierenden Stroben. Diese Ausgänge werden mit einem "Trägerfenster" Signal verstärkt, um Jitter-Charakteristiken zu verbessern und Fehlsperrungen auf unerwünschte Seitenbandfrequenzen zu verhin­ dern. Die Bits höherer Ordnung des Phasendetektorausganges, die den Phasenfehler repräsentieren, sind für den Phasendetektorcode­ konverter vorgesehen. Die Bits niedriger Ordnung des Phasendetektor­ ausganges sind für einen Phasendetektorrestakkumulator vorge­ sehen. Phasendetektorrestakkumulator akkumuliert die niedri­ gerwertigen Bits des Phasendetektorausgangs, um ein Überlaufsig­ nal zu erzeugen. Der Phasendetektorcodekonverter empfängt das Phasenfehlersignal von dem Phasendetektor und das Überlaufsignal von dem Phasendetektorrestakkumulator und erzeugt drei Ausgangs­ signale. Das erste Ausgangssignal repräsentiert die Summe des an­ kommenden Phasenfehlers und das Überlaufsignal. Das zweite Aus­ gangssignal repräsentiert die Differenz zwischen dem intervierten Phasenfehler und dem Überflußsignal. Das dritte Signal wird hoch­ gesetzt, wenn der Phasenfehler innerhalb eines vordefinierten Fen­ sters ist. Ein Sperrsignalintegrator empfängt den Phasenfenster­ ausgang von dem Phasendetektorcodekonverter und schafft ein Sperr­ signal für eine Verzögerungssegmentsteuerung als Antwort auf ein Steuersignal. Das zweite Ausgangssignal von dem Phasendetektor­ codekonverter ist vorgesehen für einen Integrator, der die Phasenfehler­ einlesungen integriert, um ein Frequenzfehlerausgangssignal zu erzeugen, das benutzt wird, um den nummerngesteuerten Oszilla­ tor auf die Mittelfrequenz der synchronisierenden Stroben anzu­ gleichen. Die niedrigerwertigen Bits des Integrators sind vorge­ sehen für einen Integratorratengenerator, der ein Steuerausgangs­ signal erzeugt. Der Synchronisierschaltkreis schließt in seiner bevorzugten Ausführungsform drei tri-state-Puffer ein. Ein pro­ portional tri-state-Puffer speichert die proportionale Ausgangs­ signale des Phasendetektorcodekonverters ein und lädt sie in den nummerngesteuerten Oszillator als Antwort auf ein Proportional­ pufferfreigabesignal, das durch den Verzögerungssegmentsteuerer erzeugt worden ist. Ein Integrator tri-state-Puffer empfängt die höherwertigen Bits der Frequenzfehlerausgangssignale und lädt sie in den nummerngesteuerten Oszillator als Antwort auf Integrator­ pufferfreigabesignale ein, das durch den Verzögerungssegmentsteuerer erzeugt ist. Der dritte Puffer, ein Basis-tri-state-Puffer, empfängt das Steuersignal von dem Integratorratengenerator und lädt es in den nummerngesteuerten Oszillator als Antwort auf ein Basispufferfreigabesignal ein, das durch den Verzögerungssegment­ steuerer erzeugt wird. Der nummerngesteuerte Oszillator empfängt die Ausgangssignale der drei tri-state-Puffer und erzeugt das wiederhergestellt Taktsignal. Der Verzögerungssegmentsteuerer steuert das Einladen des nummerngesteuerten Oszillators, basie­ rend auf dem Sperrsignal, das durch den Sperrsignalintegrator geschaffen wird, um ein schnelles Sperren zu erreichen.

Claims (13)

1. Synchronisiereinrichtung des Typus, der ein Taktsignal von einem phasenmodulierten Eingangssignal (PSK-Signal) wieder herstellt, dadurch gekennzeichnet, daß ein Phasendetektor die Ausgangssignale eines nummerngesteuerten Oszillators in synchro­ nisierenden Takt-(strobing=strobenden) Intervallen, die zu Null- Durchgängen des PSK-Eingangssignals gehören, abtastet, um binär gewichtete Ausgangssignale zu erzeugen, die Meßwerte des Phasen­ fehlers zwischen dem nummerngesteuerten Oszillator und den synchro­ nisierenden Stroben sind.

2. Synchronisiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Phasendetektor einen gesteuerten flip-flop (bi­ stabile Kippstufe) enthält.

3. Synchronisiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß weiterhin Mittel zur Erzeugung eines Auflösungssig­ nals vorgesehen sind, das den Phasendetektor auf Null zurücksetzt nach der Erzeugung eines jeden binär gewichteten Ausgangssignals, so daß der Phasendetektorausgang keinen Phasenfehler reflektiert, wenn es einen fehlenden Takt (Strobe) gibt, der in den synchroni­ sierenden Takten (strobes) eingebettet ist.

4. Synchronisiereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Synchronisiereinrichtung ein Trägersynchronisie­ rer ist, der die synchronisierenden Takte als einen ersten Ein­ gang empfängt, wobei ein zweiter Eingang durch ein Trägerfenster­ signal vorgesehen ist, das repräsentativ für den Sperrlevel eines assoziierten Symbolsynchronisierers ist.

5. Synchronisiereinrichtung nach Anspruch 2, gekennzeichnet durch einen Symbolsynchronisierer.

6. Digitalphasensynchronisierte Schleife, bestehend aus

• (a) einem Phasendetektor, der den Ausgang eines nummernge­ steuerten Oszillators bei strobenden Intervallen abtastet, die mit den Null-Durchgängen eines phasenmodulierten Eingangssignals (PSK) korrespondieren, um binär gewichtete Ausgangssignale zu er­ zeugen, die Meßwerte des Phasenzählers zwischen dem nummerngesteuerten Oszillator und den strobenden Intervallen sind;
• (b) einen Phasendetektorcodekonverter zur Erzeugung eines proportionalen Phasenfehlersignals, das eine Funktion der Phasen­ fehlerausgänge des Phasendetektors ist;
• (c) ein Integrator zur Integration der Phasenfehlerausgangs­ signale des Phasendetektors, um einen integrierten Phasenfehler­ term zu erzeugen, der benutzt wird, um den nummerngesteuerten Oszillator auf die Mittelfrequenz des PSK Eingangssignals einzu­ stellen;
• (d) Mittel zur Summierung des proportionalen Phasenfehler­ signals und des Frequenzfehlerterms; und
• (e) einen nummerngesteuerten Oszillator, der die Ausgangssig­ nale der summierenden Mittel empfängt und ein wiederhergestelltes Taktsignal erzeugt.

7. Digitalphasensynchronisierte Schleife nach Anspruch 6, dadurch gekennzeichnet, daß sie zusätzlich einen Phasendetektor­ restakkumulator besitzt, der die weniger signifikanten Bits der Phasenfehlerausgangssignale aufsummiert, um ein Überlaufsignal zum Phasendetektorcodekonverter zu schaffen.

8. Digitalphasensynchronisierte Schleife nach Anspruch 7, dadurch gekennzeichnet, daß der Phasendetektorcodekonverter drei Sets von Ausgängen erzeugt, das erste Set der Ausgänge die Summe der Phasenfehlerausgänge und des Überlaufsignals von dem Phasendetektorrestakkumulator ist, das zweite Set von Ausgängen das proportionale Phasenfehlersignal ist und das dritte Set von Aus­ gängen anzeigend wirkt, wenn das Phasenfehlerausgangssignal inner­ halb eines vordefinierten Fensters liegt.

9. Digitalphasensynchronisierte Schleife nach Anspruch 8, dadurch gekennzeichnet, daß der erste Set der Phasendetektorcode­ konverterausgänge geschaffen ist als ein Eingang für den Integrator und das dritte Set der Ausgänge des Phasendetektorcodekonver­ ters für einen Sperrsignalgenerator geschaffen ist, der ein Sperr­ signal erzeugt, das repräsentativ für die Historie der Sperrungen der phasensynchronisierten Schleife ist.

10. Digitalphasensynchronisierte Schleife nach Anspruch 9, dadurch gekennzeichnet, daß weiterhin ein Integratorrestratenge­ nerator vorgesehen ist, der einen Bruchteil des integrierten Phasenfehlerterms von dem Integrator empfängt und einen Kippausgang schafft, der den nummerngesteuerten Oszillator betreibt.

11. Digitalphasensynchronisierte Schleife nach Anspruch 10, dadurch gekennzeichnet, daß die summierenden Mittel enthalten:

• (a) einen Proportionalpuffer, der das proportionale Phasenfehlersignal von dem Phasendetektorcodekonverter in den zahlenge­ steuerten Oszillator während eines Proportionalsegmentes des Zy­ klusses des nummerngesteuerten Oszillators lädt;
• (b) einen Integratorpuffer, der die Integratorsignale in den nummerngesteuerten Oszillator während eines Integratorsegment eines Zyklusses des nummerngesteuerten Oszillators lädt;
• (c) ein Basispuffer, der einen von einer Mehrzahl von Basis­ werten für den nummerngesteuerten Oszillator als Antwort auf ein Basispufferfreigabesignal bereitstellt, wobei der Basiswert auf dem Kippausgangssignal des Integratorrestratengenerators basiert; und
• (d) eine Verzögerungssegmentschalteinrichtung, die die Zy­ klussegmente des nummerngesteuerten Oszillators zuweist.

12. Synchronisierer eines Typus, der ein Taktsignal von einem phasenmodulierten Eingangssignal (PSK-Signal) wiederher­ stellt, gekennzeichnet durch:

• (a) einen Phasendetektor, der die Ausgangssignale des num­ merngesteuerten Oszillators in strobenden Intervallen, die mit Null-Duchgängen eines modulierten PSK-Eingangssignales korres­ pondieren, abtastet, um binär gewichtete Ausgangssignale zu über­ zeugen, die Meßwerte des Phasenfehlers zwischen den nummernge­ steuerten Oszillator und den strobenden Signalen sind, wobei der nummerngesteuerte Oszillator einen Zyklus mit einer Mehrzahl von Segmenten hat;
• (b) ein Phasendetektorrestakkumulator, der die weniger sig­ nifikanten Bits der Phasenfehlerausgangssignale des Phasendetektors aufsummiert, um ein Überlaufausgangssignal zu schaffen;
• (c) einen Phasendetektorcodekonverter, der drei Sets von Ausgangssignalen schafft, die auf den Phasenfehlerausgängen des Phasendetektors und dem Überlaufausgang des Phasendetektor­ restakkumulators basieren, wobei ein erster Set der Ausgangssignale die Summe des Phasenfehlerausgangs und des Überlaufausgangs, der zweite Set von Ausgängen ein proportionales Phasenfehlersignal, das eine Funktion der Phasenfehlerausgangssignale ist und der dritte Set von Ausgangssignalen anzeigend ist, wenn der Phasenfehler­ ausgang innerhalb eines vordefinierten Fensters liegt;
• (d) einen Integrator, der das erste Set von Ausgängen des Phasendetektorcodekonverters integriert, um einen integrierten Phasenfehlerterm zu erzeugen;
• (e) einen Sperrsignalgenerator, der das dritte Set von Aus­ gängen des Phasendetektorcodekonverters empfängt und ein Sperr­ signal erzeugt, das repräsentativ für die Historie der Sperrzu­ stände des Synchronisierers und für die Steuerung des schnell sperrenden Kreises ist;
• (f) einen Integratorrestratengenerator, der die weniger sig­ nifikanten Bits des integrierten Phasenfehlerterms empfängt und einen Kippausgang schafft für den nummerngesteuerten Oszillator;
• (g) Summierungsmittel, beinhaltend
  • (i) einen Proportionalpuffer, der die proportionalen Phasenfehlersignale von dem Phasendetektorcodekonverter in den nummerngesteuerten Oszillator während einen Proportional­ segments eines Zyklus des nummerngesteuerten Oszillators lädt;
  • (ii) einen Integratorpuffer, der die integrierten Pha­ senfehlerterme von dem Integrator in den nummerngesteuerten Oszillator während eines Integratorsegmentes eines Zyklus des nummerngesteuerten Oszillators lädt; und
  • (iii) einen Basispuffer, der einen von einer Mehrzahl von Basiswerten für den nummerngesteuerten Oszillator als Antwort auf ein Basispufferfreigabesignal bereitstellt, wo­ bei der Basiswert bestimmt ist durch den Kippausgang des Integratorrestratengenerators;
• (h) einen nummerngesteuerten Oszillator, der die Ausgänge empfängt, die durch die summierenden Mittel geladen werden, um ein wieder hergestelltes Taktsignal zu erzeugen; und
• (i) einen Verzögerungssegmentsteuerer, der die Segmente eines Zyklus des nummerngesteuerten Oszillators zuordnet.

13. Synchronisiereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Verzögerungssegmentsteuereinrichtung in einer Mehrzahl von Sequenzen arbeitet, wobei eine besondere Se­ quenz durch das Sperrsignal von dem Sperrsignalgenerator bestimmt wird.