DE69028889T2 - Digitale Abtast-und-halte-Phasenregelschleife für ASK-Signale - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Demodulationsschaltkreise und insbesondere auf einen digitalen PLL-Schaltkreis, der ein lokales Taktsignal erzeugt, welches phasenstarr zu einem Trägersignal ist, das durch Amplituden-Wechseltasten (amplitude shift keying, ASK) moduliert ist. Wenn eine solches phasenstarres Taktsignal erzeugt ist, kann es effektiv verwendet werden, um das ASK-Signal genau zu demodulieren.
• Moderne Kommunikationskanäle verwenden eine Vielzahl von Modulationsschemen zum Weitergeben von Information auf einem Trägersignal von einem Ort zum anderen. Ein bekanntes Modulationsschema ist beispielsweise die Amplitudenmodulation (AM). Ein AM-signal ist eines, worin die Amplitude des Trägersignals sich ändert als Funktion der zu übertragenden Information. Wo die Information, die zu übertragen ist, in binärer Form vorliegt - mit einem von zwei möglichen Werten - nimmt ein AM-Trägersignal folglich eine von zwei Amplituden an, in Abhängigkeit von der bestimmten binären Information, die zu übertragen ist. Wo folglich die binäre Information beschrieben werden kann als "1" oder "0", nimmt ein AM-Trägersignal, das mit einer solchen binären Information moduliert wird, eine erste Spitzenamplitude entsprechend der Übertragung einer "1" an und eine zweite Spitzenamplitude entsprechend der Übertragung einer "0".
• Eine besondere Form der binären AM-Modulation umfaßt die Gleichsetzung von einer der zwei Amplituden des Trägersignals mit einem bekannten Wert und der Gleichsetzung der anderen der zwei Amplituden mit der Amplitude Null. In einem solchen Fall wird die Übertragung einer "1" beispielsweise angezeigt durch die Anwesenheit des Trägersignals und Übertragung einer "0" wir angezeigt durch die Abwesenheit des Trägersignals. (Diese Rollen können natürlich umgekehrt werden mit einer "1", angezeigt durch die Abwesenheit des Trägersignals, und einer "0", angezeigt durch die Anwesenheit des Trägersignals.) Ein solches Modulationsschema ist eine einfache Form der Amplituden-Wechseltastung (ASK), worin die Amplitude des Trägersignals zwischen einem Wert und Null sich verschiebt. Das heißt, das Trägersignal wird ein- und ausgeschaltet, wenn die binäre Information, die übertragen wird, sich zwischen einem Wert und einem anderen verschiebt.
• ASK war lange Zeit der bevorzugte Typ der Modulation für viele Anwendungen aufgrund seiner Einfachheit. In letzter Zeit wurde für den Bereich von implantierten Telemetriegeräten die Verwendung der duobinären Modulation vorgeschlagen, um eine hohe Bit- Rate effizient zu übertragen (bei einem niedrigen Signal-zu- Geräusch-Verhältnis) durch einen Kanal mit begrenzter Bandbreite, der zwischen einer implantierbaren Vorrichtung und einer nicht-implantierbaren Vorrichtung existiert, wie beispielsweise zwischen implantierbaren Herzschrittmacher und einen entsprechenden externen (nicht-implantierten) Programmierer. Siehe das US-Patent Nr. 4 944 299 des Anmelders mit dem Titel "High Speed Digital Telemetry System for Implantable Device", Wie in dieser Patentanmeldung gezeigt ist, führt der Empfang eines duobinären Kodiersignals zu einem ASK-Signal, das demoduliert werden muß, um die digitale Dateninformation darin zu extrahieren. Vorteilhaft können solche ASK-Signale asynchron demoduliert werden unter Verwendung von sehr einfachen, billigen, passiven Demodulationsschaltkreisen, z.B. mit einer Diode, einem Widerstand und einem Kondensator. Jedoch sind zwar die Einfachheit und die niedrigen Kosten hochgradig wünschenswerte Eigenschaften eines Demodulationsschaltkreises, der mit implantierbaren Vorrichtungen verwendet wird, doch ist eine solche synchrone Demodulation im allgemeinen nicht geeignet für die Verwendung in dem Bereich von implantierbaren Vorrichtungen mit hoher Bit-Rate aufgrund der niedrigen Bit-Fehlerraten, die für solche implantierbaren Vorrichtungen erforderlich sind. Folglich gibt es einen Bedarf auf dem Gebiet der implantierbaren Vorrichtungen nach einem einfachen synchronen Demodulations schema, das einfach, genau und kostengünstig ASK-Signale mit einer niedrigen Bit-Fehlerrate demoduliert (die "Bit-Fehlerrate" ist ein Maß dafür, wieviele Fehler auftreten, wenn eine digitale Information von einem Ort zum andern übertragen wird. Eine niedrige Bit-Fehlerrate zeigt das Auftreten von wenigen Fehlern an und ist für die zuverlässige Übertragung vorzuziehen).
• Es ist auf dem Gebiet der Telemetrie bekannt, daß die AM-Bit- Fehlerrate dramatisch verbessert werden kann durch Verwendung von synchronen Demodulationsschemen. In einem synchronen Demodulationsschema wird ein lokales, rauschfreies Taktsignal erzeugt, das "phasenstarr" zu einem empfangenen Trägersignal ist. Durch den "phasenstarr" ist gemeint, daß die Frequenz des lokalen Taktsignals die gleiche ist oder in einem ganzzahligen Verhältnis steht zu der Frequenz des Trägersignals; und daß die Phase des Taktsignals, die typischerweise bei der Datenübertragung gemessen wird, eine bekannte feste Beziehung zur Phase des Trägersignals beibehält, die typischerweise bei den Null-Durchgängen des Trägerssignals gemessen wird. Mit einem rauschfreien Taktsignal, das phasenstarr zum Trägersignal ist, kann ein synchroner Demodulator leicht verwendet werden, wie er im Stand der Technik bekannt ist. Gewöhnlich ist es ein Multiplizierer, der das empfangene Signal an dem Ahalogeingang hat und den regenerierten Takt an seinem Digitaleingang aufnimmt.
• Ein phasenstarres Taktsignal wird typischerweise erzeugt unter Verwendung einer Phasenverriegelungsschleife (phase-locked loop) (PLL). Ein PLL umfaßt im allgemeinen einen spannungsgesteuerten Oszillator (VCO), der ein lokales Taktsignal mit einer Frequenz proportional zur Steuerspannung erzeugt. Der Phasenfehler zwischen dem Taktsignal und dem Trägersignal wird in einem Phasendetektorschaltkreis gemessen. Das sich ergebende Phasenfehlersignal wird dann verwendet als Steuerspannung, um die Frequenz des VCO um einen Betrag zu ändern, welcher den Phasenfehler zwischen den zwei Signalen minimiert, wodurch das Taktsignal zu dem Trägersignal phasenstarr wird. (Man beachte, daß eine plötzliche Änderung in der Frequenz des Taktsignals seine Phase ändert.)
• Eines der Probleme, die mit ASK-Signalen verbunden sind, und das Hauptproblem, das zu nicht-akzeptablen hohen Bit-Fehlerraten führt, selbst wenn eine synchrone Detektierung verwendet wird, besteht darin, daß das ASK-Signal lange Sequenzen umfassen kann, in welchen kein Trägersignal vorhanden ist. Das heißt, wenn beispielsweise eine digitale "1" wiedergegeben wird durch die Anwesenheit des Trägersignals und eine digitale "0" wiedergegeben wird durch die Abwesenheit des Trägersignals, und wenn das digitale Wort "10100000" übertragen wird unter Verwendung der ASK-Modulation, dann wird 5/8 des übertragenen Wortes wiedergegeben durch kein Trägersignal. Während dieser Zeit sucht ein PLL-Schaltkreis oder ein äquivalenter Schaltkreis ein Trägersignal zur Phasenverriegelung, auch wenn in der Tat ein solches Signal nicht vorhanden ist. Folglich wird während dieser Zeiten, wenn das Trägersignal nicht vorhanden ist, das lokal erzeugte Taktsignal auf Rauschen verriegelt, wodurch das Taktsignal wackelt und eine fehlerhafte Phasenbeziehung in Bezug auf die Bit-Zeiten der Daten annimmt, was zu einer fehlerhaften Bestimmung bezüglich des Wertes eines gegebenen Bits führt.
• Um dieses Problem zu lösen, das durch lange Sequenzen ohne Trägersignal aufgebracht wird, lehrt der Stand der Technik die Verwendung von einem Modulationsschema, das solche Sequenzen vermeidet. Beispielsweise das Frequenzwechseltasten (frequency shift keying, FSK) und/oder Phasenwechseltasten (phase shift keying, PSK) umfassen beide einen Übergang im Trägersignal, unabhängig davon, ob eine "1" oder eine "0" wiedergegeben werden soll. Folglich ist das Trägersignal immer vorhanden und der PLL hat immer eine Datenübertragung, auf welcher ein Taktsignal phasenverriegelt werden kann. Jedoch für einige Verwendungen, wie z.B. auf dem Gebiet der implantierbaren Vorrichtungen, kann die FSK- oder PSK-Modulation unvorteilhaft sein, weil beispielsweise die verfügbare Bandbreite der Kommunikationskanäle einen effizienten Datenübertrag unter Verwendung dieser Typen von Modulationen nicht erlaubt. Für andere Anwendungen kann die FSK- oder die PSK-Modulation zwar vorteilhaft sein für den Übertragungskanal, doch führt die Verarbeitung der empfangenen Daten, wenn sie unter Verwendung eines duobinären Kodierschemas kodiert werden, dennoch zu einem ASK-Signal, das weiterhin demoduliert werden muß, wie durch die zitierte Patentanmeldung des Anmelders mit dem Titel "High Speed Digital Telemetry System for Implantable Device" gezeigt wird. Folglich wird für solche Anwendungen, wo AKS-Signale verwendet werden, oder die in anderer Weise sich aus der Verarbeitung des übertragenen signals ergeben, ein synchrones Demodulationssystem gebraucht, das nicht durch eine lange Sequenz (z.B. mehrere aufeinanderfolgende Bits) der Abwesenheit des Trägersignals nachteilig beeinflußt ist.
• Eine andere Lösung des Problems der langen Sequenzen ohne Trägersignal in einem ASK-Signal ist die Verwendung eines Bit- Kodierschemas, das nicht mehr als ein oder zwei Bits des gleichen Wertes für die sequentielle Übertragung erlaubt. Solche Kodierschemen sind im Stand der Technik beschrieben und werden in hochentwickelten Kommunikationskanälen allgemein verwendet, um in meßbarer Weise die Bit-Fehlerrate zu verbessern. Jedoch wird eine solche Verbesserung nur auf Kosten von noch komplexeren Kodier- und Dekodiersystemen erreicht. Für das Gebiet der implantierbaren Vorrichtungen, wo Einfachheit und niedrige Kosten die Hauptfaktoren sind, welche den Typ der zu verwendenden Schaltkreise beeinflussen, sind komplexe und hochentwickelte Bit-Kodiersysteme im allgemeinen nicht praktisch. Was daher erforderlich ist, ist ein einfaches und zuverlässiges synchrones Demodulationssystem, das nicht von einem bestimmten Kodierschema abhängt, welches die Anzahl der aufeinanderfolgenden 1er oder 0en begrenzt, die in den übertragenen Daten auftreten können.
• Die Proceedings of the IEEE, Band 63, Nr. 2, Februar 1975, S. 291-306, von SC Gupta, zeigen eine PLL-Vorrichtung zur Beibehaltung einer konstanten Phasendifferenz zwischen zwei Signalen.
• Die vorliegende Erfindung liefert einen einfachen Zweite-Ordnung-digitalen Abtast-PLL, der die obigen und anderen Bedürfnisse befriedigt. Gemäß der vorliegenden Erfindung wird ein Taktsignal bereitgestellt, das mit einem ASK-modulierten Trägersignal solange synchronisiert ist, wie das ASK-Trägersignal vorhanden ist. Wenn das ASK-Trägersignal nicht vorhanden ist, z.B. während langer Sequenzen von 0en, dann hängt sich das erzeugte Taktsignal an die Frequenz des Trägersignals, das zuletzt aufgetreten ist, anstelle des Versuchs einer Phasenverriegelung auf dem Rauschen.
• Der digitale Abtast-PLL der vorliegenden Erfindung umfaßt: (1) einen binären gesteuerten digitalen Oszillator, der ein lokales Taktsignal erzeugt; (2) einen Pulsgenerator, der den binären gesteuerten digitalen Oszillator steuert; (3) einen Phasendetektorschaltkreis, der die Phasendifferenz oder den Fehler zwischen dem lokalen Taktsignal und dem Trägersignal mischt; (4) einen Schwellenbestimmer zur Bestimmung einer mittleren Amplitude des Trägersignals innerhalb des ASK-Eingangssignals und zum Vergleich der mittleren Amplitude mit einer vorgegebenen Schwelle; (5) einen Abtastschaltkreis, der die gemessene Phasendifferenz mindestens während jedes Zyklus des lokalen Taktsignals abtastet, wenn die mittlere Amplitude des Trägersignals über einer vorgegebenen Schwelle liegt; und (6) einen Integratorschaltkreis, der den abgetasteten Phasenfehler integriert und den sich ergebenden integrierten Ausgang auf den Pulsgenerator anlegt, um seine Pulsbreite zu steuern. Wenn kein abgetasteter Phasenfehler an dem Eingang des Integrators vorhanden ist, z.B. wenn die Amplitude des Trägersignals nicht über einer vorgegebenen Schwelle liegt, dann hält (beibehält) der Integrator seinen Ausgang auf dem Pegel, der von dem zuletzt abgetasteten Phasenfehler, welcher an seinem Eingang aufgetreten ist, bestimmt wurde.
• Im Betrieb bestimmt der Phasendetektor die Differenz zwischen der Phase des Trägersignals und dem lokalen Taktsignal. Wenn die Amplitude des Trägersignais über einen vorgegebenen Schwellenpegel liegt, wie es durch Untersuchung der Amplitude eines AM-demodulierten Signals des Trägersignais festgestellt wird, dann wird der Phasendetektorausgang abgetastet und an den Integratorschaltkreis weitergegeben, wo die Phasendifferenz integriert wird. Der Ausgang des Integratorschaltkreises wird dann auf den Pulsgenerator gegeben, was dazu führt, daß die Pulsbreite (Arbeitszyklus) des Pulsgenerators geändert wird, wobei die Pulsbreitenänderung dazu führt, daß die Phase des lokalen Taktsignals in Richtung einer Minimierung des Phasenfehlers zwischen dem lokalen Taktsignal und dem Trägersignal verschoben wird. Wenn die Amplitude des Trägersignals kleiner ist als ein vorgegebener Schwellenpegel, dann wird der Phasendetektorausgang nicht abgetastet, sondern auf Erde abgeleitet. In einem solchen Fall bleibt der Ausgang des integrierten Schaltkreises bei dem Wert, der von der letzten Phasendetektorabtastung erhalten wurde.
• In der bevorzugten Ausführungsform wirkt der Ausgang des Integratorschaltkreises, der einen abgetasteten Wert des Phasenfehlers wiedergibt, als ein Steuersignal, welches auf den Pulsgenerator gegeben wird. Der Pulsgenerator erzeugt daraufhin eine Pulsbreite mit einem Arbeitszyklus proportional zum abgetasteten Phasenfehler. Wenn der Arbeitszyklus (duty cycle) größer als 50% ist, dann verschiebt das lokale Taktsignal seine Phase in eine Richtung; wenn der Arbeitszyklus geringer ist als 50%, dann verschiebt das lokale Taktsignal seine Phase in eine andere Richtung; wenn der Arbeitszyklus gleich 50% ist, dann behält das lokale Taktsignal seine gegenwärtige Phase bei. Der Integrator, der Pulsgenerator, der digitale Oszillator und andere Teile bilden einen Analog/Digital-PLL zweiter Ordnung, wie im folgenden erklärt wird. Bekannte digitale PLL sind im allgemeinen von erster Ordnung. Siehe z.B. Holmes, J.K. "A Second Order All-Digital Phase-Locked Loop", IEEE Trans. Communications, Januar 1974, S. 62-68. Jedoch sind bekannte PLL zweiter Ordnung zu komplex und zu teuer, um für Fehler einfacherer Anwendungen praktikabel zu sein, wie beispielsweise auf dem Gebiet der implantierbaren Vorrichtung. Folglich besteht Bedarf nach einem einfacheren PLL der zweiten Ordnung. Die vorliegende Erfindung ist in idealer Weise geeignet zur Verwendung in einem Kommunikationskanal, der zwischen einer implantierbaren Vorrichtung und einer nicht-implantierbaren Vorrichtung eingerichtet ist, worin ein ASK-Datensignal in der implantierbaren oder der nicht-implantierbaren Vorrichtung empfangen wird. In einem solchen Kommunikationssignal wird ein erster binärer Zustand innerhalb des AKS-Datensignals angezeigt durch die Anwesenheit eines Trägersignals, und ein zweiter binärer Zustand innerhalb des ASK-Datensignals wird durch die Abwesenheit des Trägersignals angezeigt. Es ist daher notwendig, das ASK-Datensignal unter Verwendung der Demodulationsvorrichtung gemäß der vorliegenden Erfindung zu demodulieren. Diese Demodulationsvorrichtung gemäß einer Ausführungsform der Erfindung umfaßt: (1) eine Einrichtung zum Erzeugen eines Taktsignals, das phasenstarr mit dem Trägersignal des empfangenen ASK-Datensignals ist, wenn das Trägersignal innerhalb des empfangenen ASK-Signals vorhanden ist, und das phasenstarr zu dem Trägersignal ist, welches zuletzt vorhanden war innerhalb des empfangenen ASK-Datensignals, wenn das Trägersignal von dem ASK-Datensignal abwesend ist; und (2) eine Entscheidungseinrichtung, die mit dem Taktsignal synchronisiert ist, um: (a) zu bestimmen, ob das empfangene ASK-Datensignal einen ersten binären Zustand anzeigt, und wenn dies der Fall ist, für wieviele Perioden des Taktsignals der erste binäre Zustand sich fortsetzt; und (b) zum Bestimmen, ob das empfangene ASK-Datensignal einen zweiten binären Zustand anzeigt, und wenn dies der Fall ist, für wieviele Perioden des Taktsignals der zweite binäre Zustand sich fortsetzt. Vorteilhaft kann mit einer solchen Vorrichtung, d.h. mit einem Taktsignal, das phasenstarr zu dem Trägersignal ist, einen Datenstrom von binären Bits, die innerhalb des ASK-Datensignals kodiert sind (wo jedes binäre Bit eine vorgegebene Anzahl von Perioden des Trägerssignals umfaßt, während denen das ASK-Datensignal entweder den ersten oder den zweiten binären Zustand einnimmt) leicht und genau extrahiert werden.
• Eine andere Ausführungsform der vorliegenden Erfindung kann beschrieben werden als eine Vorrichtung umfassend zum Erzeugen eines Taktsignals, das phasenstarr mit einem Amplituden-modulierten (AM)-Trägersignal ist. Gemäß dieser Ausführungsform umfaßt die Vorrichtung: (1) eine Einrichtung zum Erzeugen eines lokalen Taktsignals, das eine Frequenz ungefähr gleich zur Frequenz des Trägersignals aufweist, wobei die Frequenz des lokalen Taktsignals einstellbar ist durch Steuerung mit einem Steuersignal; (2) eine Phasendetektoreinrichtung zum Detektieren des Phasenfehlers zwischen dem Trägersignal und dem lokalen Taktsignal; (3) eine Einrichtung zum Bestimmen einer mittleren Amplitude des AM-Trägersignals und zum Vergleichen der mittleren Amplitude mit einem vorgegebenen Wert; (4) eine Abtasteinrichtung zum Abtasten des Phasenfehlers, der von der Phasendetektoreinrichtung detektiert wurde, wenigstens einmal während jeder Periode des Trägersignals nur wenn die mittlere Amplitude des AM-Trägersignals über dem vorgegebenen Wert liegt, so daß der Phasenfehler nicht abgetastet wird, wenn die mittlere Amplitude des AM-Trägersignals kleiner ist als der vorgegebene Wert; (5) eine Integratoreinrichtung zum Integrieren (Summieren) des letzten abgetasteten Phasenfehlers, der von der Abtasteinrichtung erhalten wurde, und zum Halten des sich ergebenden integrierten abgetasteten Phasenfehlers, solange, bis die Abtasteinrichtung erneut den Phasenfehler zwischen dem Eingangssignal und dem Taktsignal abtastet, wobei ein Ausgangssignal der Integratoreinrichtung das Integral der letzten abgetasteten Phasenfehler umfaßt, die am Eingang der Integratoreinrichtung vorhanden sind; und (6) eine Einrichtung, die auf das Ausgangssignal der Integratoreinrichtung anspricht zum Erzeugen des Steuersignals, wobei das Steuersignal auf die Einrichtung zum Erzeugen des lokalen Taktsignals gegeben wird, um seine Frequenz in einer Richtung einzustellen, die den Phasenfehler zwischen dem lokalen Taktsignal und dem AN-Trägersignal minimiert. Die eben beschriebene Vorrichtung führt vorteilhaft dazu, daß das lokale Taktsignal eine Frequenz annimmt, welche phasenstarr zu dem AM-Trägersignal ist, wenn die mittlere Amplitude des AM-Trägersignals über einem vorgegebenen Pegel liegt und die eine Frequenz annimmt, welche gleich zu der des letzten AM-Trägersignals ist, welches eine mittlere Amplitude aufweist, die über dem vorgegebenen Pegel liegt, wenn die Spitzenamplitude geringer ist als der vorgegebene Pegel.
• Die Erfindung kann auch als ein Verfahren umfassend angesehen werden zum Extrahieren eines Taktsignals, das phasenstarr mit einem ASK-Eingangssignal ist. Ein solches Verfahren umfaßt die Schritte: (a) Erzeugen eines lokalen Taktsignals mit einer Frequenz, die in Abhängigkeit von einem Steuersignal variiert; (b) Detektieren der Phasendifferenz zwischen dem ASK-Eingangssignal und dem lokalen Taktsignal; (c) Erzeugen eines Fehlersignals in Abhängigkeit der detektierten Phasendifferenz; (d) Vergleichen der Amplitude des ASK-Eingangssignals mit einem vorgegebenen Schwellenwert; (e) Abtasten des Fehlersignals nur wenn die Amplitude des ASK-Eingangssignals über einem vorgegebenen Schwellenwert liegt; (f) Integrieren des abgetasteten Fehlersignals; (g) Erzeugen des Steuersignals in Abhängigkeit vom integrierten abgetasteten Fehlersignal, das in dem vorangegangenen Schritt erhalten wurde, und Beibehalten des Wertes des Steuersignals auf einem im wesentlichen konstanten Wert, bis das Fehlersignal erneut abgetastet wird; und (h) Einstellen der Frequenz des lokalen Taktsignals in Abhängigkeit vom Wert des Steuersignals.
• Es ist eine Aufgabe der vorliegenden Erfindung, einen digitalen Abtast-PLL-Schaltkreis bereitzustellen, worin der Phasenfehler zwischen einem Eingangssignal und einem Taktsignal (das PLL- Ausgangssignal) abgetastet wird, nur wenn die mittlere Amplitude des Eingangssignals über einem vorgegebenen Schwellenwert liegt.
• Es ist eine andere Aufgabe der vorliegenden Erfindung, einen digitalen PLL bereitzustellen, worin der abgetastete Wert des Phasenfehlers gehalten wird, bis die nächste Abtastung zu einer Zeit vorgenommen wird, bei welcher der mittlere Wert des Trägersignals über der Schwelle liegt, wodurch sichergestellt wird, daß das Taktsignal des PLL nicht versucht, auf Eingangssignale mit niedrigem Pegel zu verriegeln, sondern stattdessen bei der richtigen Frequenz bleibt, bis eine neue Phasenfehlerabtastung verfügbar ist.
• Eine weitere Aufgabe der Erfindung ist es, einen digitalen PLL, wie oben beschrieben, bereitzustellen, worin die Frequenz und dadurch die Phase des Taktsignals eingestellt werden kann auf jeden Wert innerhalb eines Bereichs von f&sub0; ±f&sub0;/k (wobei f&sub0; die Mittelfrequenz des Taktsignals ist, und k ein wählbarer Parameter ist), und nicht nur auf diskrete Werte innerhalb eines solchen Bereiches, wie es im Stand der Technik für digitale PLL üblich ist.
• Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen PLL bereitzustellen mit den oben beschriebenen Merkmalen und Aspekten, der kostengünstig in der Herstellung ist und einfach zu betreiben ist und dennoch genau arbeitet.
• Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden ausführlichen Beschreibung deutlich, die in Verbindung mit den folgenden Zeichnungen gegeben ist, worin:
• Fig. 1 ein Blockdiagramm eines Telemetriesystems mit hoher Bit- Rate ist;
• Fig. 2 ein Blockdiagramm ist, das die Art und Weise erläutert, in welcher ASK-Daten demoduliert werden können unter Verwendung der vorliegenden Erfindung;
• Fig. 3A und 3B schematische Blockdiagramme sind (wobei eines die Fortsetzung des anderen ist) für die digitale Abtast-PLL- Vorrichtung gemäß der vorliegenden Erfindung; und
• Fig. 4 ein Zeitwellendiagramm ist, das verschiedene Schlüsselsignale in Verbindung mit dem Betrieb der Vorrichtung der Fig. 3A und 3B wiedergibt.
• Die folgende Beschreibung ist die beste Form, die gegenwärtig bekannt ist zur Ausführung der Erfindung. Diese Beschreibung ist nicht als Beschränkung aufzufassen, sondern ist nur zum Zwecke der Beschreibung der allgemeinen Prinzipien der Erfindung gegeben. Der Rahmen der Erfindung ist in Bezug auf die Ansprüche vorgegeben.
• In der Beschreibung der Erfindung, die im folgenden gegeben wird, werden gleiche Bezugszeichen gegeben, um gleiche Teile oder Elemente zu bezeichnen.
• Fig. 1 zeigt ein vereinfachtes Blockdiagramm des Telemetriesystems 10 und wird nun zunächst beschrieben, um einen Überblick über den Typ von Kommunikationskanälen zu geben, welche am besten mit der vorliegenden Erfindung verwendet werden können. Das Telemetriesystem 10 umfaßt einen Sender 12 und einen Empfänger 14. Der Sender 12 umfaßt einen Datenkodierer 15, einen Modulator 16, einen Sendespulenantriebsschaltkreis 18 und eine Sendespule 20. Der Empfänger umfaßt eine Empfangsspule 22, einen Empfangsverstärker 24, einen Bandpaßfilter (BPF) 26, einen AM-Detektor 28 und eine Entscheidungslogik 30. Zwar ist die vorliegende Erfindung primär auf Vorrichtungen und Verfahren zum Durchführen der Funktion des AM-Detektors 28 und der Entscheidungslogik 30 gerichtet, doch ist es dennoch hilfreich zum Verständnis der vorliegenden Erfindung, ebenso einen kurzen Abriß zu haben über die Funktionen, die von den anderen Elementen des Kommunikationskanals, mit welchem die vorliegende Erfindung zusammenarbeiten muß, durchgeführt werden.
• In einer bevorzugten Ausführungsform ist der Sender 12 als Teil einer implantierbaren Vorrichtung enthalten, und der Empfänger 14 ist als Teil einer externen Vorrichtung vorgesehen. Jedoch ist es selbstverständlich, daß diese Rollen miteinander ausgetauscht werden können, wobei der Empfänger in der implantierbaren Vorrichtung enthalten ist, und der Sender in der externen Vorrichtung vorgesehen ist. In einer typischen Anwendung sind sowohl ein Sender wie auch ein Empfänger als Teil einer implantierbaren Vorrichtung vorgesehen, und sowohl ein Sender wie auch ein Empfänger als Teil einer externen Vorrichtung untergebracht.
• Der Sender 12 empfängt als Eingangssignale ein Datensignal, das als DATA in Fig. 1 identifiziert ist, über eine Eingangssignalleitung 32, und ein Taktsignal, das als CLK identifiziert ist, über eine Eingangsleitung 34. (Im folgenden können die Signale, die auf diesen Signalleitungen auftreten, wie auch andere Signale, die auf anderen Signalleitungen auftreten, durch Bezugszeichen der Signalleitung, auf welchen sie auftreten, bezeichnet werden, z.B. "das DATA-Signal 32" oder "das Taktsignal 34".) Wie unten ausführlicher erklärt wird, umfaßt das DATA-Signal 32 einen Strom von binären Daten-Bits, typischerweise in einem NRZ-Format (non-return-to-zero) (obwohl andere geeignete binäre Formate in gleicher Weise verwendet werden können), mit einem Fluß bei einer gegebenen Bit-Rate B&sub0;. Ein NRZ-Signal umfaßt ein Signal mit zwei Pegeln, wobei der erste Pegel ein binäres Bit "1" wiedergibt, und ein zweiter Pegel ein binäres Bit "0" wiedergibt. Wenn die Bit-Rate B&sub0; beispielsweise bei 8000 Bits pro Sekunde (8 kbps) liegt, dann fließt ein Bit in den Datenkodierer 15 über die Datenleitung 32 für jede 0,125 Millisekunden (1/8000 = 0,000125).
• Das Taktsignal 34, das an dem Sender verwendet wird, umfaßt typischerweise eine Anzahl von synchronisierten Taktsignalen, welche von einer gemeinsamen Taktsignalquelle abgeleitet werden. Diese Taktsignale sind in dem Blockdiagramm von Fig. 1 als ein einziges Taktsignal 34 aus Gründen der Vereinfachung der Darstellung gezeigt. Mindestens eines dieser Taktsignale hat eine Frequenz gleich der Bit-Rate B&sub0;.
• Im Betrieb wird der Eingangs-Datenstrom 32 kodiert in dem Datenkodierer 15, was zu einem kodierten Datenstrorn führt, welcher dem Modulator 16 über die Signalleitung 36 zugeführt wird. Wie in der korrespondierenden Patentanmeldung des Anmelders, die oben zitiert wurde, näher ausgeführt ist, liefert ein bevorzugtes Kodierschema eine effiziente Bandbreitenkompression, was bedeutet, daß die kodierten Daten 36 übertragen werden können an den Empfänger durch ein Kanal mit einer schmaleren Bandbreite, als dies ansonsten möglich wäre. Ein Kodierschema, das eine solche Bandbreitenkompression erlaubt, ist ein korrelatives Kodierschema, das allgemein als ein duobinäres Kodieren bezeichnet wird.
• Der Modulator 16 moduliert ein geeignetes Trägersignal mit den kodierten Daten 36. Das sich ergebende modulierte Trägersignal wird dem Sendenspulenantriebsschaltkreis 18 über die Signalleitung 38 zugeführt. Das Trägersignal hat eine Frequenz f&sub0; und wird aus dem Taktsignal 34 abgeleitet. Vorzugsweise hat das Trägersignal die gleiche Frequenz wie der Eingangsdatenstrom. Das heißt, B&sub0; = f&sub0; Es können zwar verschiedene Formen von Modulationen verwendet werden, doch ist die PSK-Modulation vorzuziehen. In der PSK-Modulation ist die Phase des Trägersignals um 1800 umgekehrt für jede Anderung in dem Modulationssignal. Folglich umfaßt für das System, das in Fig. 1 gezeigt ist, und unter Annahme einer PSK-Modulation des Trägers, das modulierte Trägersignal 38 eine Phasenumkehr des Trägersignals für jede Datenübertragung oder andere Kodiermarkierungen, die in den kodierten Daten 36 gefunden werden.
• Der Sendespulenantriebsschaltkreis 38 legt das modulierte Trägersignal 38 an die Sendespule 20 an. Dieses Signal wird dann induktiv gekoppelt oder anderweitig übertragen an die Empfangsspule 22. Die Kopplung zwischen der Sendespule 20 und der Empfangsspule 22 bildet auf diese Weise eine Telemetrieverbindung 40 zwischen der implantierten Spule (entweder Sendespule 20 oder Empfangsspule 22) und der externen Spule (der anderen Spule).
• Die Spannung, die an der Empfangsspule 22 empfangen wird, VR, wird in dem Empfangsverstärker 24 verstärkt und an den Bandpaßfilter 26 über die Signalleitung 42 angelegt. Der Bandpaßfilter 26 hat eine Bandbreite BW, die um die Frequenz f&sub0; zentriert ist, die die Frequenz des Trägersignals darstellt. Andere Frequenzen außerhalb des Paßbandes gehen nicht durch den Filter 26. Dies ist besonders vorteilhaft für die Zurückweisung von EMI, die durch Frequenzen von Niederfrequenzleitungen verursacht werden, wie beispielsweise ein 60 Hz-Stromversorgungssignal. Diese Anteile des verstärkten Empfangssignals 42, die nahe der Trägersignalfrequenz f&sub0; liegen, gehen leicht durch den Bandpaßfilter 26. Da jedoch das verstärkte empfangene Signal 42 eine Phasenumkehr des Trägersignals für jede Markierung in den kodierten Daten 36 enthält, und weil eine solche Phasenumkehrung eine momentane Frequenzverschiebung auf ungefähr 2f bedeutet, gehen beträchtliche Teile des verstärkten empfangenden Signals 42 nicht durch den Bandpaßfilter 26. Das führt dazu, daß das Ausgangssignal des Bandpaßfilters V&sub0; als ein EIN/AUS-Tastsignal erscheint, wobei einige Teile auf EIN und eine Frequenz im wesentlichen gleich f&sub0; haben, und andere Teile auf AUS (kein Signal vorhanden) sind. Auf diese Weise ist der Ausgangs von dem Bandpaßfilter ein ASK-Signal, worin das Muster des EIN/AUS-Tastens des Signals V&sub0; das Muster des Eingangs- DATA-Signals 32 verfolgt. Durch das Modulieren des Signals V in geeigneter Weise können folglich diese Daten wiedergewonnen werden.
• Fig. 1 zeigt das Bandpaßsignal V&sub0;, das an den AM-Detektorschaltkreis 28 angelegt wird. Der AM-Detektorschaltkreis detektiert die einhüllende oder die mittlere Amplitude des Bandpaßsignals V&sub0;. Diese Amplitude verfolgt im wesentlichen den Informationsinhalt des Eingangs-DATA-Signals 32. Der Ausgang des AM- Detektorschaltkreises 28 wird an die geeignete Entscheidungslogik 30 über die Signalleitung 46 angelegt. Die Entscheidungslogik trifft eine Entscheidung, ob das ASK-Signal zu einem gegebenen Zeitpunkt eine Wiedergabe einer binären "1" oder einer binären "0" ist. Wenn diese Entscheidung getroffen wurde, kann das DATA-Ausgangssignal erzeugt und auf die Signalleitung 48 gegeben werden.
• Ein einfacher AM-Detektorschaltkreis umfaßt eine Diode, einen Widerstand und einen Kondensator. Ein solcher einfacher Schaltkreis oder seine Äquivalente erlauben, wenn sie an die geeignete Entscheidungslogikschaltung gekoppelt sind, die leichte Wiedergewinnung der Daten.
• Wie zuvor aufgezeigt wurde, ist es jedoch vorteilhaft, um die Bit-Fehlerrate auf akzeptable Niveaus zu bringen, daß ein synchroner Detektor verwendet wird. Die vorliegende Erfindung beschreibt vorteilhaft einen relativ einfachen und kostengünstigen Schaltkreis, der diese synchrone Detektorfunktion erfüllt.
• Mit Bezug auf Fig. 2A ist ein Blockdiagramm eines synchronen Detektorschaltkreises gemäß der vorliegenden Erfindung gezeigt. Der Detektorschaltkreis umfaßt den AM-Detektor 28 von Fig. 1, sowie einen PLL (phase-locked loop) Schaltkreis 50 und einen Entscheidungslogikschaltkreis 52. Das ASK-Eingangssignal (z.B. erhalten von dem Eingang des Bandpaßfilters 25 in Fig. 1) wird an den PLL-Schaltkreis 50 und den AM-Detektorschaltkreis 28 angelegt. Dieses ASK-Signal umfaßt ein Trägersignal während derjenigen Zeiten, wenn ein Bit-Wert wiedergegeben werden soll, und umfaßt kein Trägersignal während der Zeiten, wenn ein anderer Bit-Wert wiedergegeben werden soll. Beispielsweise wie in dem Wellenformdiagramm von Fig. 28 gezeigt ist, kann ein 8-Bit- Datenwort "10100000" wiedergegeben werden in ASK als die Anwesenheit eines Trägersignals während der ersten und dritten Bit- Zeiten, die mit "a" und "c" bezeichnet sind, und der Abwesenheit eines Trägersignals während der verbleibenden Bit-Zeiten, die mit "b", "d", "e", "f", g und "h" bezeichnet sind. Das Trägersignal, das in der Wellenform von Fig. 28 gezeigt ist, hat eine abgeschlossene Periode oder Zyklus für jede Bit-Periode. Dies ist nur beispielhaft, da das Trägersignal mehrere Zyklen oder Perioden in jeder Bit-Periode umfassen kann.
• Der AM-Detektorschaltkreis 28, der oben in Verbindung mit Fig. 1 aufgezeigt wurde, erzeugt ein einhüllendes Signal, das im folgenden als AM-demoduliertes Signal bezeichnet wird, das im wesentlichen die Amplitude des ASK-Eingangssignals verfolgt. Die Amplitude des ASK-Eingangssignals kann gemessen werden als ein Mittelwert, ein RMS-Wert oder als ein Spitzenwert. Das AM- demodulierte Signal ist in der Tat ein Signal, das den Energieinhalt des ASK-Signals mißt. Während dieser Anteile des ASK- Signals, wenn das Trägersignal vorhanden ist, liegt das AM- demodulierte Signal, d.h. der Ausgang 46 des AM-Detektorschaltkreises, auf einem maximalen Wert. Während dieser Anteile des ASK-Signals, wenn das Trägersignal nicht vorhanden ist, liegt das AM-demodulierte Signal im wesentlichen bei Null.
• Der PLL 50 erzeugt ein Taktsignal bei einer Frequenz f&sub0;, das phasenstarr zu den Null-Durchgängen des Trägersignals innerhalb des ASK-Eingangssignals während dieser Teile des ASK-Signals ist, wenn das Trägersignal vorhanden ist, d.h. Bit-Zeiten "a" und "c". Während dieser Teile des ASK-Signals, wenn das Trägersignal nicht vorhanden ist, d.h. die Bit-Zeiten "b" und "d-h", ist das Taktsignal festgelegt auf die Frequenz und die Phase, die es während der letzten Bit-Zeit mit einem vorhandenen Trägersignal angenommen hat. In Übereinstimmung mit den Lehren der vorliegenden Erfindung wird die Anwesenheit oder die Abwesenheit des Trägersignals bestimmt durch Untersuchung des AM- demodulierten Signals. Wenn das AM-demodulierte Signal oberhalb einer vorgegebenen Schwelle liegt, dann wird es als hinreichender Beweis interpretiert, daß das Trägersignal vorhanden ist. Wenn dies der Fall ist, dann wird die Phasenverriegelungsfunktion des PLL 50 ausgeführt. Andererseits, wenn das AM-demodulierte Signal unterhalb einer vorgegebenen Schwelle liegt, dann wird dies als hinreichender Beweis angesehen, daß das Trägersignal nicht vorhanden ist. Wenn dies der Fall ist, dann wird die Phasenverriegelungsfunktion des PLL 50 abgeschaltet und sein Taktsignal fährt fort, bei seiner vorherigen Frequenz und Phase erzeugt zu werden.
• Der Entscheidungslogikschaltkreis 52 empfängt mindestens das AM-demodulierte Signal 46 und das Taktsignal f&sub0; als Eingangssignale und verarbeitet diese Signale in einer geeigneten Weise, um festzustellen, ob eine "1" oder eine "0" angezeigt ist. Zwar können viele Verarbeitungsschernata verwendet werden, um diese Funktion zu erfüllen, doch verwenden einige von denen zusätzliche Eingangssignale, wie beispielsweise das ASK-Signal, und zusätzliche Taktsignale, z.B. ein Taktsignal bei 2f&sub0; und/oder 4f&sub0;, und das einfachste Verarbeitungsschema ist einfach die Abtastung des AM-demodulierten Signals am Ende jeder Periode des Taktsignals f&sub0;. Dieses einfache Verarbeitungsschema kann beispielsweise erreicht werden durch Verbinden des AM- demodulierten Signals mit einem nicht-konvertierenden Eingang eines Komparators, dessen invertierender Eingang verbunden ist mit Vref=Vp/2. Der Ausgang dieses Komparators müßte mit dem Dateneingang eines Flip-Flop des D-Typs verbunden werden und mit dem Takt f&sub0; an dem Takteingang des Flip-Flop. Wenn das AM- demodulierte Signal hoch ist, was die Anwesenheit eines Trägersignals in dem ASK-Signal anzeigt, dann ist das Flip-Flop auf eine "1" getaktet. Wenn das AM-demodulierte Signal niedrig ist, was die Abwesenheit eines Trägersignals in dem ASK-Signal anzeigt, dann ist das Flip-Flop auf eine "0" getaktet. In diesem Fall nimmt der Ausgangs des Demodulationsschaltkreises eine binäre Sequenz an, die die binäre Eingangssequenz von Fig. 2B wiederherstellt, wie es in dem Ausgangswellendiagramm erläutert ist, das in Fig. 2C gezeigt ist.
• Die Fig. 3A und 3B sind schematische Blockdiagramme eines bevorzugten PLL-Schaltkreises 50 gemäß der vorliegenden Erfindung. In Fig. 4 ist ein Zeitwellendiagramm wiedergegeben, das die Wellenformen zeigt, welche während des Betriebes des PLL- Schaltkreises 50 vorliegen. In der Beschreibung des PLL-Schaltkreises 50, die folgt, wird enger Bezug genommen auf diese Figuren.
• Wie in den Fig. 3A und 3B zu sehen ist, umfaßt der PLL-Schaltkreis 50 einen Flankendetektorschaltkreis 541 einen digitalen Phasendetektor 56, einen Filter 58, einen Tastauslöseschaltkreis 60, einen Abtastschalter S1 und einen Rücksetzschalter S2, einen Integrator 62, einen Spannungs-zu-Pulsbreiten-Konverter (PW) 64 und einen binär gesteuerten Digital-Oszillator 66. Der Flankendetektorschaltkreis 54 arbeitet als ein Null-Durchgangsdetektorschaltkreis, um die Null-Durchgänge des ASK-Eingangssignals zu bestimmen. Zu diesem Zweck umfaßt er einen konventionellen Komparatorverstärker 68, der positive und negative Eingangsanschlüsse aufweist. Das ASK-Eingangssignal ist mit dem positiven Eingangsanschluß verbunden. Ein Null-Spannungsbezugssignal, d.h. Erdung, ist mit dem negativen Eingangsanschluß verbunden. Auf diese Weise ist der Ausgang des Komparatorverstärkers 68 eine gepulste Welle, die die Zustände mit jedem Null-Durchgang des ASK-Eingangssignals ändert. Wenn das ASK- Eingangssignal ein symmetrisches Trägersignal bei einer festen Frequenz umfaßt, dann ist der Ausgang des Komparatorverstärkers 68 eine Quadratwelle mit der gleichen festen Frequenz. Dieser gepulste Wellenausgang wird an einen Eingang eines Dualeingangs eines Exklusiven-ODER-Gatters 70 angelegt. Der andere Eingang ist mit einem Verzögerungsfilter verbunden, der aus einem Widerstand R1 und einem Kondensator C1 besteht, wobei dieser Verzögerungsfilter als Eingang das gepulste Wellenausgangssignal von dem Komparatorverstärker 68 hat. Im Betrieb liegen Anderungen im Pegel des gepulsten Wellensignals, das am Verzögerungsfilteranschluß des Exklusiv-ODER-Gatters 70 auftritt, hinter ähnlichen Anderungen im Pegel des gepulsten Wellensignals, das am anderen Anschluß des Exklusiv-ODER-Gatters 70 auftritt. Da ein Exklusiv-ODER-Gatter ein hohes Ausgangssignal nur dann liefert, wenn es eine Differenz im Pegel zwischen seinen zwei Eingangssignalen gibt, umfaßt das Ausgangssignal des Exklusiv-ODER-Gatters, das mit "c" in den Fig. 3A und Fig. 5 bezeichnet ist, einen Zug von schmalen Pulsen, wobei jeder Puls gleichzeitig mit den Null-Durchgängen des ASK-Eingangssignals auftritt.
• Ein Digital-Phasendetektor 56 ist verwirklicht unter Verwendung eines Flip-Flop des D-Typs 72. Ein solches Flip-Flop ändert den Zustand gleichzeitig mit der positiv ansteigenden Flanke (von einem niedrigen Pegel zu einem hohen Pegel) eines Taktsignals, wie es durch den Wert des Datensignals, das an seinem Dateneingangsanschluß auftritt und mit D bezeichnet ist, gelenkt wird. Wenn das Datensignal hoch ist zu der Zeit des positiv gehenden Taktübergangs, dann schaltet der Flip-Flop auf einen "1" Zustand um (Q-Ausgang = hoher Pegel; inverser Q-Ausgang 0 niedriger Pegel). Wenn das Datensignal niedrig ist zu der Zeit des positiven Ansteigens des Taktübergangs, dann schaltet der Flip- Flop auf einen "0"-Zustand (Q-Ausgang niedriger Pegel; inverser Q-Ausgang = hoher Pegel). Das Flip-Flop kann weiterhin zu jeder Zeit rückgesetzt werden (auf den "0"-Zustand gesetzt werden) durch Anlegen eines Rücksetzsignals an seinem Rücksetzanschluß R.
• Wie in Fig. 3A gezeigt ist, hat der Flip-Flop 72 einen konstant hohen Pegel VDO, der an seinem Dateneingang D anliegt, und der Ausgang des Null-Durchgangsdetektors 54 ist an seinem Rücksetzanschluß R angelegt. Das Flip-Flop wird mit einem Taktsignal 2f&sub0; getaktet, mit einer Frequenz vom Zweifachen des Hauptsignals f&sub0;, und ist mit dem Taktsignal f&sub0; synchronisiert. Im Betrieb wird das Flip-Flop 72 folglich auf seinen "0"-Zustand zurückgesetzt gleichzeitig mit jedem detektierten Null-Durchgang des ASK-Signals und wird auf seinen "1"-Zustand gesetzt gleichzeitig mit jedem positiven Anstieg des 2f&sub0;-Taktsignals (welches zweimal während jedes Zyklus oder Periode des f&sub0;-Taktsignals auftritt). Wenn die Null-Durchgänge des ASK-Eingangssignals zur gleichen Zeit auftreten, wie die negativ fallenden Übergänge des 2f&sub0;-Taktsignals, dann schaltet der Flip-Flop 72 zwischen seinen zwei Zuständen mit 51% Arbeitszyklus hin und her, wie durch das Phasendetektorausgangssignal QD in Fig. 4 gezeigt ist. Wenn jedoch die Null-Durchgänge des AKS-Signals nicht zur gleichen Zeit auftreten, wie die Übergänge des 2f&sub0;- Taktsignals, dann ist der Arbeitszyklus des Phasendetektorausgangssignals QD (oder sein Inverses) gleich einem Wert verschieden von 50%.
• Der Ausgang des Phasendetektors 56 wird auf den Filterschaltkreis 58 gegeben, der einen Widerstand R3 und einen Kondensator C3 umfaßt. Die Werte von R3 und C3 sind so gewählt, daß der Filter als ein Integrator in Bezug auf die interessierenden Taktperioden wirkt, wodurch der inverse Ausgang des Flip-Flop 72 integriert wird. Auf diese Weise umfaßt der Ausgang des Filters 58, der als Signal "A" in den Fig. 3A und 4 identifiziert ist, eine Dreieckswellenform, welche das Integral des Phasendetektorausgangs 56 wiedergibt. Dieses Signal ist zunächst in einer Richtung geneigt und dann in der anderen Richtung für die jeweiligen Zeitperioden, die durch die relative Phasenbeziehung zwischen dem ASK-Eingangssignal und dem 2f&sub0;-Taktsignal bestimmt werden. Wenn der Ausgang des Phasendetektors eine Quadratwelle mit einem 50%-Arbeitszyklus ist, d.h., wenn der Phasenfehler zwischen dem ASK-Eingangssignal und dem 2f&sub0;-Takt gleich Null ist, dann steigt und fällt die Dreieckswellenform immer auf die gleichen Werte. Wenn es ein Phasenfilter zwischen dem ASK-Eingangssignal und dem 2f&sub0;-Taktsignal gibt, dann steigt und fällt die Dreieckswellenform auf verschiedene Werte, aufgrund der verschiedenen Anstiegs- bzw. Abfallzeiten wegen des Phasenfehlers, was zu einem Offset in den Spitzenwerten der ansteigenden bzw. abfallenden Spannungen, die zu akkumulieren sind, führt. Es ist zu beachten, daß während dieser Neigungszeiten eines elektrische Ladung addiert (positive Neigung) oder entfernt (negative Neigung) von dem Kondensator C3. Auf diese Weise liefert die elektrische Ladung auf dem Kondensator C3 zu einem bestimmten Zeitpunkt während des 2f&sub0;-Taktzyklus ein relatives Maß des Phasenfehlers, der durch den Phasendetektor 56 während dieses Zyklus detektiert wird.
• Am Ende jeder Periode des Taktsignals f&sub0; wird die Phasenfehlerladung, die auf dem Kondensator C3 angesammelt ist, entweder an den Integratorschaltkreis 62 weitergegeben oder an die Erde abgeleitet, in Abhängigkeit davon, ob das Trägersignal innerhalb des ASK-Eingangssignals vorhanden ist oder nicht. Die Anwesenheit des Trägersignals wird detektiert und geeignete Stromsignale erzeugt, um den Ladungsübergang durch den Tastauslöseschaltkreis 60 zu bewirken. Der Tastauslöseschaltkreis 60 umfaßt einen Komparatorverstärker 74, der das AM-demodulierte Spannungssignal mit einer Bezugsspannung VRef vergleicht. Wenn die AM-demodulierte Spannung größer ist als die Bezugsspannung Vref, dann wird der Ausgang des Komparatorverstärkers 74, der mit PLL-EN (PLL enable) in den Fig. 3A und 4 bezeichnet ist, auf hoch gesetzt ist. Wenn andererseits die AM-demodulierte Spannung geringer ist als die Bezugsspannung VRef, dann geht der Ausgang des Komparatorverstärkers 74 auf tief.
• Der Ausgang des Komparatorverstärkers 74 wird auf einen Eingang eines Dualeingangs-UND-Gatters 78 gegeben. Das Inverse des Ausgangs des Komparatorverstärkers 74, das von einem Invertorgatter 76 erhalten erhalten wird, wird auf einen Eingang eines anderen Dualeingangs-UND-Gatters 80 gegeben. Auf diese Weise wird das UND-Gatter 78 eingeschaltet und das UND-Gatter 80 ausgeschaltet, wenn das AM-demodulierte Signal die Schwelle Vref übersteigt. In ähnlicher Weise wird das UND-Gatter 78 ausgeschaltet und das UND-Gatter 80 eingeschaltet, wenn das AM-demodulierte Signal kleiner ist als die Schwelle Vref. Der andere Eingang beider UND-Gatter 78 und 80 ist mit einem Detektorschaltkreis für die positive Flanke des f&sub0;-Takts (Differentiatorschaltkreis) verbunden, der einen Kondensator C2 und einen Widerstand R2 umfaßt. Das Taktsignal f&sub0; wird an die R2-C2-Schaltkreiskombination angelegt, wobei dieser Schaltkreis das Taktsignal differentiert, was zu positiven Pulsen oder Spitzen führt, welche gleichzeitig mit den positiv laufenden Übergängen des Taktsignals fo auftreten, und negativ laufende Pulse oder Spitzen werden erzeugt gleichzeitig mit den negativ laufenden Übergängen des Taktsignals f&sub0;. Die negativ laufenden Übergänge werden nicht durch die UND-Gatter 78 und 80 weitergegeben. Jedoch werden die positiv laufenden Übergänge durch die UND-Gatter 78 und 80 weitergegeben, wenn diese Gatter eingeschaltet sind. Das Ergebnis ist, daß ein positiver Strobpuls mit der Bezeichnung STR in den Fig. 3A und 4 am Ausgang eines UND-Gatters 78 gleichzeitig mit den positiven Übergängen des Taktes f&sub0; auftritt, wenn das AM-demodulierte Signal oberhalb von VRef liegt. Gleichzeitig tritt ein positives Strobsignal mit der Bezeichnung N-STR in den Fig. 3A und 4 am Ausgang des UND- Gatters 80 gleichzeitig mit den positiv laufenden Übergängen des Taktes f&sub0; auf, wenn das AM-demodulierte Signal kleiner ist als Vref.
• Das Strobsignal N-STR steuert den Betrieb eines Schalters S1. Wenn der N-STR-Strobpuls vorhanden ist, wird S1 momentan geschlossen, wodurch der Kondensator C3 des Filters 58 mit einem Bezugspotential verbunden wird, wodurch die Ladung auf dem Kondensator C3 zu dieser Zeit (positiv laufende Flanke des Taktes f&sub0;) an die Erde abgeleitet wird. In ähnlicher Weise steuert das Strobsignal STR den Betrieb eines anderen Schalters 82. Wenn der STR-Strobpuls vorhanden ist, dann wird 82 momentan geschlossen, wodurch der Kondensator C3 mit dem Eingang des Integrators 62 verbunden wird. Dieser Vorgang überträgt die Ladung auf den Kondensator C3 zur Zeit der f&sub0;-Taktperiode (positiv laufende Flanke) an den Integrator 62, wo der Ladungswert integriert wird (summiert wird auf den früheren Wert) und gehalten wird, bis der nächste STR-Strobpuls erneut dazu führt, daß der Schalter 82 geschlossen wird.
• Der Integrator 62 umfaßt einen Operationsverstärker 82 mit einer negativen Rückkopplungsschleife, bestehend aus einem Kondensator C4 in Reihe mit einem Widerstand R4. Wie im Bereich der Elektronik gut bekannt ist, führt eine solche Rückkopplungsschleife, die den Ausgang des Verstärkers durch die Rückkopplungskomponenten an den negativen Eingangsanschluß koppelt, dazu, daß der Verstärker 82 den Wert des Eingangssignals, in diesem Fall des elektrischen Stroms (elektrische Ladung pro Zeiteinheit), die auf den negativen Eingang gegeben ist, integriert. Der positive Eingang des Operationsverstärkers 82 ist mit einer Bezugsspannung +VDD/2 gekoppelt. Diese setzt den Betriebspunkt oder den Vorspannungspunkt des Verstärkers 82 sowohl an seinen Eingangsanschlüssen sowie an seinen Ausgangsanschlüssen, sowie den Betriebs- oder Vorspannungspunkt des Kondensators C3 des Filters 58. (Das heißt, wie in Fig. 3A gezeigt ist, wenn der Schalter S1 geschlossen ist, dann ist das Bezugspotential oder die effekte Erdung, an welche die Ladung abgeleitet wird, gleich +VDD/2.) Wie in dem Zeitwellenformdiagramm von Fig. 4 gezeigt ist, ist das Signal "A", das momentan mit dem Eingang des Integratorschaltkreises 62 verbunden ist, wenn der Schalter 82 geschlossen ist, zentriert oder vorgespannt auf eine Spannung von +VDD/2. Dieses Vorspannungspotential wird gewählt, weil es in der Mitte zwischen der Erdung (0 Volt) und dem maximal verfügbaren Spannungspotential +VDD liegt, wodruch ein maximaler Bereich für das Signal "A" zur Variation in beiden Richtungen ausgeschöpft wird.
• Das Ausgangssignal von dem Indikator 62, das mit "B" in den Fig. 3A und 4 bezeichnet ist, umfaßt einen Spannungspegel, der einen Wert annimmt, wie er durch den Betrag der Ladung bestimmt ist, die an den Eingang des Integrators 62 während der Phasenabtastzeit, d.h. während der Zeit, da der Schalter S2 geschlossen ist, angelegt ist. Der Wert des "B"-Signals liegt zwischen 0 Volt und +VDD, zentriert auf ungefähr +VDD/2. Das heißt, wenn zur Phasenabtastzeit der Phasenfehler Null ist, dann nimmt das Ausgangssignal "B" des Integrators 62 einen Wert von +VDD/2 an. Wenn jedoch der Phasenfehler nicht gleich Null zur Phasenabtastzeit ist, dann nimmt das Ausgangssignal "B" einen Wert von größer oder gleich von +VDD/2 um einen Betrag proportional dem Phasenfehler und in einer Richtung (größer oder kleiner als +VDD/2) an, die durch die Richtung des Phasenfehlers bestimmt wird. Vorteilhaft behält der Operationsverstärker 82 diese Ausgangsspannung "B" auf dem angezeigten Pegel, bis die nächste Abtastung auf seinen Eingang gegeben wird. So ist beispielsweise in Fig. 4 der Integratorausgang "B" gezeigt als Spannungspegel, der gerade etwa oberhalb von +VDD/2 vor dem STR- Puls 82 schlägt. Jedoch beim STR-Puls 92 wird ein Phasenfehler detektiert, der eine "Korrektur" in dem Integratorausgangssignal "B" veranlaßt. (Man beachte, daß die vertikale Skala, die mit dem "B"-Signal von Fig. 4 assoziiert ist, worin die oben beschriebene Korrektur erläutert ist, stark übertrieben ist, relativ zu den vertikalen Skalen der anderen Signale, die in Fig. 4 gezeigt sind. Dies ist gemacht worden zur Hervorhebung und als Beispiel und ist nicht gedacht worden, um ein Korrektursignal wiederzugegeben, das tatsächlich erforderlich ist auf der Grundlage anderer Wellenformen, die in Fig. 4 gezeigt ist, wobei die anderen Signale in der Tat keine Bedingung zeigen, bei welcher eine Korrektur erforderlich ist. Der Ausgang "B" von dem Integrator 62 wird an einen Spannungs- zu-Pulsbreiten-Konverter (PW) 64 angelegt, wie er in Fig. 3B gezeigt ist. Dieser Konverterschaltkreis 64 funktioniert als ein Pulsgenerator, der ein gepulstes Ausgangssignal mit der Bezeichnung "F" in den Fig. 3B und 4 zeigt, das ein Arbeitszyklus hat, welcher in Abhängigkeit von dem Spannungspegel des "B"-Signals variiert. Der Konverterschaltkreis umfaßt einen Komparatorverstärker 84 mit positiven und negativen Eingangsanschlüssen. Das "B"-Signal wird an dem positiven Anschluß angelegt und das 2f&sub0;-Taktsignal wird an den negativen Anschluß angelegt, wie es durch ein Tiefpaßfilternetzwerk mit einem Widerstand R5 und einem Kondensator C5 integriert ist. Die Werte des Widerstands R5 und des Kondensators C5 sind ähnlich zu den Werten von R3 und C3 gewählt, wodurch ein Signal "E" an dem negativen Anschluß des Komparatorverstärkers 84 zum Ansteigen in positiver oder Abfallen in negativer Richtung veranlaßt wird. Wenn der Pegel des Eingangssignals "B" den Pegel des geneigten Signals "E" überschreitet, dann geht das Ausgangssignal "F" des Komparatorverstärkers 84 nach oben. Wenn der Pegel des Eingangssignals "B" kleiner ist als der Pegel des geneigten Signals "E", dann geht das Ausgangssignal "F" nach unten. Die Pulsbreite des Signals "F" variiert somit je nachdem, wie der Pegel des Signals "B" sich ändert. Wenn beispielsweise das Signal "B" ungefähr gleich +VDD/2 ist, dann wird eine Pulsbreite PWL erhalten, die ungefähr gleich ½ der Dauer der Periode des 2f&sub0;-Taktes ist, d.h. einen 50%-Arbeitszyklus ergibt. Wenn das Signal "B" größer ist als "+VDD/2, wie es durch die gestrichelte Linie in Fig. 4 angezeigt ist, dann wird eine Pulsbreite PW2 erhalten, die meßbar breiter ist als die Pulsbreite PW1, wodurch ein Arbeitszyklus bereitgestellt wird, der größer als 50% ist. In ähnlicher Weise, wenn auch nicht in Fig. 4 gezeigt, wenn das Signal "B" kleiner als +VDD/2 ist, dann wird eine Pulsbreite erhalten, die kleiner als PW1 ist, wodurch ein Arbeitszyklus von weniger als 50% bereitgestellt wird.
• Das Pulssignal "F" wird als ein Steuersignal auf den binär gesteuerten digitale Oszillator 66 gegeben. Der binär gesteuerte digitale Oszillator 66 umfaßt einen Kristalloszillator 86, der ein Frequenzsignal fc erzeugt, welches auf hoch festgelegt ist. Dieses hohe Frequenzsignal fc wird an den Eingang eines Zufallswegfilters (random walk filter, RWF) 88 angelegt. Das Pulssignal "F" wird ebenfalls an den RWF 88 als ein Steuersignal angelegt. Der RWF 88 ist ein Teilerschaltkreis, der das Eingangssignal fc durch 2-l(1/k) teilt, wenn das Steuersignal "F" auf niedrig steht, und durch 2+(1/k), wenn das Steuersignal "F" auf hoch steht. Der Parameter k in diesem Ausdruck ist ein wählbarer Parameter, der den Bereich einstellt, innerhalb dessen das resultierende Ausgangssignal variieren kann. Das Ausgangssignal von dem RWF 88 ist ein Signal fw, das durch Teilen des Eingangssignals fw, wie beschrieben, erhalten wird. Das Signal fw dient als ein Quellensignal für das Taktsignal f&sub0;. Wenn das Steuersignal "F" eine Quadratwelle mit einem 50%- Arbeitszyklus ist und eine Periode von weniger als kT aufweist, wobei T die Periode des Taktes f&sub0; ist, dann bleibt das Teilungsverhältnis auf 2 fixiert. Es dauert k-Perioden für den RWF 88, um seinen Ausgang fw durch einen Übergang einzustellen (Addieren oder Löschen eines Übergangs). Der Ausgang des RWF 88 fw wird weiterhin in einem Zählerschaltkreis 90 geteilt. Der Zählerschaltkreis teilt das Signal fw durch n, wobei n eine wählbare ganze Zahl ist, um ein Taktsignal 2f&sub0; zu erzeugen, und durch 2n, um das Taktsignal f&sub0; zu erzeugen.
• Wie beschrieben wurde, transformiert auf diese Weise der Konverterschaltkreis 64 die Integratorspannung "B" in ein Pulsbreitenmodulationssteuersignal "F" für den Zufallswegfilter 88. Diese Konfiguration erlaubt es, daß f&sub0; proportional um die Mittelfrequenz durch einen Wert von Null bis plus oder minus f&sub0;/2k proportional zur Integratorausgangsspannung "B" eingestellt wird. Wenn das ASK-Eingangssignal eine Null-Amplitude hat, dann hält der Integrator den letzten Wert und der binär gesteuerte Oszillator verbleibt bei der richtigen Frequenz, bis die ASK- Amplitude oberhalb der Schwelle Vrefliegt und eine neue Phasenfehlerabtastung verfügbar ist.
• Im Betrieb erzeugt der binär gesteuerte digitale Oszillator 66 die Taktsignale f&sub0; und 2f&sub0;. Die Null-Durchgänge des ASK-Eingangssignals, die von dem Komparatorschaltkreis 54 detektiert werden, werden mit dem Taktsignal 2f&sub0; in dem digitalen Phasendetektor 56 verglichen. Der Ausgang des digitalen Phasendetektors 56 umfaßt ein digitales Signal, das zwischen niedrigen und hohen Werten hin- und herschaltet, wobei ein Hoch-zu-Niedrig- Verhältnis vorliegt, das in Abhängigkeit von der Phasendifferenz zwischen dem Trägersignal und dem 2f&sub0;-Takt variiert. Das digitale Phasendifferenzsignal wird gefiltert (integriert) in dem Filterschaltkreis 58, wodurch ein Phasenfehlersignal "A" erzeugt wird. Mindestens einmal während jedes Zyklus des f&sub0;- Taktes wird eine Bestimmung getroffen, ob das AM-demodulierte Signal oberhalb einer vorgegebenen Schwelle Vrefliegt. Wenn das der Fall ist, dann wird angenommen, daß das Trägersignal in dem ASK-Signal vorhanden ist, anstelle des Rauschens, und das positive Strobsignal STR wird erzeugt. Wenn dies nicht der Fall ist, dann wird angenommen, daß das Trägersignal nicht in dem ASK-Signal vorhanden ist, und das negative Strobsignal STR wird erzeugt. Da positive Strobsignal STR führt dazu, daß das Phasenfehlersignal "A" an den Integratorschaltkreis 62 weitergegeben wird, wo es integriert (die Mitte) wird und gehalten wird, um einen Integratorausgangsspannungspegel "B" zu erzeugen. Der Pegel des Signals "B" bleibt der gleiche, bis das nächste positive Strobsignal STR erzeugt wird, wobei zu dieser Zeit der Pegel eingestellt oder korrigiert werden kann, in Abhängigkeit von dem abgetasteten Phasenfehler zu dieser Zeit. Das Signal "B" wird dem Pulsgenerator 64 zugeführt, was dazu führt, daß die Pulsbreite des sich ergebenden Pulsausgangssignals "F" proportional zum Pegel des Signals "B" geändert wird. Seinerseits steuert das Pulssignal "F" den Zufallswegfilter 88 des binär gesteuerten Oszillators, wodurch die Phase (momentane Frequenz) der Taktsignale 2f&sub0; und f&sub0; in eine Richtung bewegt wird, die den Phasenfehler minimiert. Auf diese Weise ist das Taktsignal f&sub0; phasenstarr verbunden mit dem Trägersignal, das in dem ASK- Signal während solcher Zeiten auftritt, wenn das Trägersignal vorhanden ist. Während dieser Zeiten, wenn das Trägersignal nicht vorhanden ist, ist das Taktsignal f&sub0; in Frequenz und Phase festgelegt auf den Zustand, in dem es phasenstarr zu dem Trägersignal des ASK-Signals war, als das Trägersignal zuletzt in dem ASK-Signal vorhanden war.
• In der bevorzugten Ausführungsform ist die Schwelle von Vref des Abtastauslöseschaltkreises 60 gewählt auf 0,75 Vp, wobei Vp die Spitzenspannung des AM-demodulierten Signals ist. Die oben beschriebenen Logikschaltkreise (UND-Gatter, Exklusiv-ODER-Gatter, Flip-Flops, Inverter, Zähler usw.) können unter Verwendung von geeigneten Logiken von integrierten Schaltkreisen ausgeführt werden, wie die relativ kostengünstigen 54L/74L-Serien oder die CMOS-4000-Serien. Der Komparatorverstärker und Operationsverstärker können ebenfalls unter Verwendung von konventionell erhältlichen Komparatorverstärkern ausgeführt werden, wie beispielsweise der LM311-Komparatorverstärker oder der TLC27M2-Operatorverstärker. Die Schalter 81 und 82 können ausgeführt werden unter Verwendung von konventionell erhältlichen Komponenten, wie beispielsweise der CMOS-Schalter CD4053. Der Zufallswegfilter 88 ist vorzugsweise ein 54LS/74LS297-Digital- Phase-Locked Loop-Filter, der von Texas Instrument erhältlich ist. Der Kristalloszillator 86 läuft bei einer Frequenz von 2,097 MHz. Der Wert von k für den Zufallswegfilter wird in der Weise ausgewählt, daß ein Bereich von +16 Hz in dem Taktsignal f&sub0; verfügbar ist. Die bevorzugte Frequenz des Taktes f&sub0; liegt bei 8192 Hz. Unter der Annahme, daß der Zufallswegfilter die Kristalloszillatorfrequenz durch 2 teilt, wodurch im Mittel fw ungefähr gleich zu 1,0485 MHz wird, wird der Wert von n ausgewählt als 64. Dies macht das Taktsignal 2f&sub0; (fw/n) gleich zu 16,384 Hz und macht den Wert des Taktsignals f&sub0; (fw/2n) gleich zu dem gewünschten 8192 Hz.
• Wie oben beschrieben wurde, ist zu sehen, daß die vorliegende Erfindung einen digitalen Abtast-PLL-Schaltkreis ergibt, der den Phasenfehler zwischen einem Eingangssignal und einem Taktsignal (dem PLL-Ausgangssignal) nur dann abtastet, wenn der Energiepegel des Eingangssignals, wie er durch AM-Demodulation des Eingangssignals gemessen wird, oberhalb einer vorgegebenen Schwelle liegt. Es ist ebenfalls zu erkennen, daß die vorliegende Erfindung einen digitalen PLL-Bereich stellt, worin der abgetastete Wert des Phasenfehlers gehalten wird, bis die nächste Abtastung zu einer Zeit vorgenommen wird, wenn der Energiepegel des Trägersignals oberhalb der Schwelle liegt, wodurch sichergestellt wird, daß das Taktsignal des PLL nicht versucht, auf Eingangssignalen mit mittleren Pegel phasenzuverriegeln, sondern vielmehr bei der richtigen Frequenz verbleibt, bis eine neue Phasenfehlerabtastung verfügbar ist. Es ist weiterhin zu erkennen, daß die vorliegende Erfindung einen digitalen Pegel PLL bereitstellt, worin die Frequenz und somit die Phase des Taktsignals auf jeden Wert innerhalb eines Bereichs von f&sub0; ±f&sub0;/k Hz eingestellt werden kann (wobei f&sub0; die Mittelfrequenz des Taktsignals ist und k ein wählbarer Parameter ist), und nicht nur gerade auf diskrete Werte innerhalb dieses Bereichs, wie es im Stand der Technik für digitale PLL üblich ist. Schließlich ist zu erkennen, daß die vorliegende Erfindung einen PLL-Bereich stellt, der kostengünstig herzustellen und einfach zu betreiben ist und dennoch eine genaue Arbeit liefert, wodurch der PLL ideal geeignet ist für die Verwendung in Telemetriekanälen im Bereich von implantierbaren Vorrichtungen. Zwar wurde die hier offenbarte Erfindung mittels bestimmter Ausführungsformen und ihrer Anwendungen beschrieben, doch können verschiedene Modifikationen und Variationen vom Fachmann vorgenommen werden, ohne daß der Rahmen der Erfindung, wie er in den anhängigen Ansprüchen definiert ist, verlassen wird.

Claims (26)

1. Demodulationsgerät in einem Übertragungskanal (10) zwischen einer implantierten Vorrichtung (12) und einer nicht-implantierten Vorrichtung (14), wobei eine der Vorrichtungen (12,14) ein Amplituden-Wechseltast(ASK)-Datensignal erzeugt und und eine Andere Amplituden-Wechseltast(ASK)-Datensignal empfängt, wobei ein erster binärer Zustand innerhalb des erzeugten ASK-Datensignales durch die Anwesenheit eines Trägersignales angezeigt wird, und ein zweiter binärer Zustand innerhalb des erzeugten ASK-Datensignales durch die Abwesenheit des Trägersignales angezeigt wird, wobei das erzeugte ASK-Datensignal einen Datenstrom an binären Bits umfaßt, worin jedes binäre Bit eine vorgeschriebene Anzahl an Perioden des Trägersignales umfaßt, während welcher das erzeugte ASK- Datensignal entweder den ersten oder den zweiten binären Zustand annimmt, wobei das Demodulationsgerät das empfangene ASK-Datensignal demoduliert, wobei das Demodulationsgerät umfaßt:

eine Einrichtung (50) zum Erzeugen eines Taktsignales; und

eine Entscheidungseinrichtung (52), die mit dem Taktsignal synchronisiert ist;

gekennzeichnet dadurch, daß die Einrichtung (50) zum Erzeugen des Taktsignales mit dem Trägersignal des empfangenen ASK-Datensignales phasengeregelt ist, wenn das Trägersignal innerhalb des empfangenen ASK- Datensignales anwesend ist und daß es zu dem Trägersignal, das am wenigsten zurückliegend innerhalb des empfangenen ASK-Datensignales anwesend war, phasengeregelt wird, wenn das Trägersignal von dem empfangenen ASK-Datensignales abwesend ist; und darin, daß die Entscheidungseinrichtung:

(1) bestimmt, ob das empfangenen ASK-Datensignales einen ersten binären Zustand anzeigt, und ob, wenn dem so ist, für wieviele Perioden das Taktsignal den ersten binären Zustand weiter beibehält und

(2) bestimmt, ob das empfangenen ASK-Datensignales einen zweiten binären Zusand anzeigt, und wenn dem so ist, für wieviele Perioden das Taktsignal den zweiten binären Zustand beibehält;

wobei der Datenstrom der binären Bits innerhalb des erzeugten ASK- Datensignales aus dem empfangenen ASK-Datensignal durch das Demodulationsgerät wiederhergestellt werden kann.

2. Demodulationsgerät nach Anspruch 1, worin die Taktsignal-Erzeugungseinrichtung umfaßt:

eine Einrichtung (66) zum Erzeugen eines lokalen Taktsignales, das eine Frequenz hat, die annähernd gleich der Frequenz des Trägersignales innerhalb des empfangenen ASK-Datensignales ist, wobei die Frequenz des lokalen Taktsignales einstellbar ist, wenn sie durch ein Steuersignal gesteuert wird;

eine Einrichtung (56) zum Messen eines Phasenfehlers zwischen dem lokalen Taktsignal und dem Trägersignal;

eine Abtasteinrichtung (60) zum Abtasten des Phasenfehlers zwischen dem Trägersignal und dem lokalen Taktsignal zumindestens einmal während jeder Periode des Trägersignales, nur dann, wenn das Trägersignal innerhalb des empfangenen ASK-Datensignales anwesend ist;

eine Integrationseinrichtung (62) zum Integrieren des am wenigsten zurückliegenden abgetasteten Phasenfehlers, der von der Abtasteinrichtung erhalten wird, und zum Halten des resultierenden integrierten Abtastphasenfehlers bis die Abtasteinrichtung (60) wiederum den Phasenfehler zwischen dem Trägersignal und dem Taktsignal abtastet, wobei dadurch ein Ausgangssignal der Integrationseinrichtung (62) das Integral des am wenigsten zurückliegenen abgetasteten Phasenfehlers, der an dem Eingang der Integrationseinrichtung anwesend ist, umfaßt;

eine Antworteinrichtung (64) auf das Ausgangssignal der Integrationseinrichtung (62) zum Erzeugen des Steuersignales, wobei das Steuersignal auf die lokale Takterzeugungseinrichtung (66) angewendet wird, um die Frequenz davon in eine Richtung einzustellen, welches den Phasenfehler zwlschen den lokalen Taktsignalen und den Tragersignalen minimiert;

wodurch das lokale Taktsignal eine Frequenz annnnmt, die zu dem Trägersignal, das innerhalb des empfangenen ASK-Datensignales beinhaltet ist, phasengeregelt ist, wenn das Trägersignal innerhalb des empfangenen ASK- Datensignales anwesend ist, und das eine Frequenz annimmt, die zu dem Trägersignal, das am wenigsten zurückliegend innerhalb des empfangenen ASK-Datensignales anwesend war, phasengeregelt wird, wenn das Trägersignal von dem empfangenen ASK-Datensignales abwesend ist.

3. Demodulationsgerät nach Anspruch 2, worin die Abtasteinrichtung (62) die Detektionseinrichtung (74) zum Bestimmen einer Durchschnittsamplitude des Trägersignales innerhalb des empfangenen ASK-Datensignales und zum Detektieren, wenn die Durchschnittsamplitude des Trägersignales ein vorgeschriebenes Schwellenwertniveau überschreitet, beinhaltet.

4. Demodulationsgerät nach Anspruch 2, worin die lokale Taktsignalerzeugungsemrichtung (66) einen bin ärgesteuerten digitalen Oszillator (86,88,90) umfaßt, wobei der binärgesteuerten digitalen Oszillator (86,88,90) das lokale Taktsignal als ein Ausgangssignal liefert, wobei die Frequenz des lokalen Taktsignales durch ein binäres Steuersignal, das ein oder zwei Niveaus hat, steuerbar ist, und worin das lokale Taktsignal in der Frequenz als Antwort auf ein Niveau des binären Steuersignals ansteigt und in der Frequenz als Antwort auf ein anderes Niveau des binären Steuersignales abfällt;

und worin weiterhin die Steuersignalerzeugungseinrichtung (64) das binäre Steuersignal erzeugt, um einen des ersten oder zweiten Niveaus abhängig davon, ob die Frequenz des lokalen Taktsignales in dem Phasenfehler zwischen dem Taktsignal und dem Trägersignal ansteigen oder abfallen soll, anzunehmen.

5. Demodulationsgerät nach Anspruch 4, worin die Steuersignalerzeugungseinrichtung (64) das binäre Steuersignal dazu veranlaßt, einen Arbeitszy- Mus anzunehmen, der im wesentlichen gleich zu 50% ist, wenn der Phasenfehler zwischen dem Trägersignal und dem lokalen Taktsignal im wesentlichen Null ist, und einen Arbeitszyklus, der größer als 50% ist, anzunehmen, wenn derphasenfehler von einer Polarität ist, und einen Arbeitszyklus geringer als 50% anzunehmen, wenn der Phasenfehler von der entgegengesetzten Polarität ist.

6. Demodulationsgerät nach Anspruch 5, worin das Ausgangssignal der Integrationseinrichtung (62) eine Analog-Spannung umfaßt, die jeden Wert zwischen einem Bereich von Maximal- und Minimalwerten annehmen kann und worin die Steuersignalerzeugungseinrichtung (64) eine Spannungs- Impulsbreiten-Umwandlerschaltung (R5, C5, 84) umfaßt, wobei die Spannungs-Impulsbreiten-Umwandierschaltung ein Ausgangsimpulssignal liefert, das einen Arbeitszyklus hat, der proportional zu dem Wert der analogen Spannung ist.

7. Gerät zum Erzeugen eines Taktsignales, das mit einem amplitudenmodulierten (AM) Trägersignal phasengeregelt ist, wobei das Gerät umfaßt:

eine Einrichtung (66) zum Erzeugen eines lokalen Taktsignales, das eine Frequenz hat, die ungefähr gleich der Frequenz des Trägersignales ist, wobei die Frequenz des lokalen Taktsignales einstellbar ist, wenn sie durch ein Steuersignal gesteuert wird;

eine Phasendetektoreinrichtung (56) zum Detektieren des Phasenfehlers zwischen dem Trägersignal und dem lokalen Taktsignal; eine Integrationseinrichtung (62); und

eine Einrichtung (64) zum Antworten auf ein Ausgangssignal der Integrationseinrichtung (62) zum Erzeugen des Steuersignales, wobei das Steuersignal auf die lokale Taktsignalerzeugungs einrichtung (66) angewendet wird;

gekennzeichnet durch eine Einrichtung (28) zum Bestimmen einer Durchschnittsamplitude des AM-Trägersignales und zum Vergleichen der Durchschnittsamplitude mit einem vorgeschriebenen Wert; und

eine Abtasteinrichtung (60) zum Abtasten des Phasenfehlers, der durch den Phasendetektoreinrichtung (56) detektiert wird, zumindest einmal während jeder Periode des Trägersignales nur dann, wenn die Durchschnittsamplitude des AM-Trägersignales den vorgeschriebenen Wert überschreitet, wobei der Phasenfehler nicht abgetastet wird, wenn die Durchschnittsamplitude des AM-Trägersignales geringer als der vorgeschriebene Wert ist; wobei

die Integrationseinrichtung (62) den am wenigsten zurückliegenden abgetasteten Phasenfehler integriert, der von der Abtasteinrichtung (60) erhalten wird, und den resultierenden integrierten abgetasteten Phasenfehler hält, bis die Abtasteinrichtung wiederum den Phasenfehler zwischen dem Eingangssignal und dem Taktsignal abtastet, wobei ein Ausgangssignal der Integrationseinrichtung dadurch, daß es integral den am wenigsten zurückliegenden abgetasteten Phasenfehler umfaßt, der an dem Eingang der Integrationseinrichtung (62) anwesend ist; und

die Einrichtung (64) zum Antworten auf das Ausgangssignal der Integrationsemrichtung (62) die Frequenz der lokalen Taktsignalerzeugungseinrichtung (66) in einer Richtung einstellt, welches dem Phasenfehler zwischen dem lokalen Taktsignal und dem AM-Trägersignal minimiert.

8. Gerät nach Anspruch 7, worin das AM-Trägersignal mit digitalen Daten moduliert wird, wobei das AM-Tragersignal eine von zwei möglichen Amplituden annimmt, wobei eine erste Amplitude einen Zustand der digitalen Daten darstellt und eine zweite Amplitude einen anderen Zustand der digitalen Daten darstellt, und worin weiterhin der vorgeschriebene Wert, der mit der Abtasteinrichtung (60) assozijert wird, zwischen der ersten und zweiten Amplitude liegt, wodurch der Phasenfehler abgetastet wird, wenn die digitalen Daten, die das AM-Trägersignal modulieren, von dem einen Zustand sind, und der Phasenfehler nicht abgetastet wird, wenn die digitalen Daten, die das AM-Trägersignal modulieren, von dem anderen Zustand sind.

9. Gerät nach Anspruch 8, worin die erste Amplitude des digitalen AM- Trägersignales Null umfaßt, und die zweite Amplitude einen spitzen Amplitudenwert umfaßt, wodurch das digitale AM-Trägersignal ein Amplituden Wechselschalt-(ASK)-Signal umfaßt, worin die Anwesenheit des Trägersignales bei dem Spitzenamplitudenwert einen Zustand der digitalen Daten anzeigt und die Abwesenheit des Trägersignales in anderen Zustand der digitalen Daten anzeigt, wobei der vorgeschriebene Wert, der mit der Abtasteinrichtung assozüert wird, einen Wert umfaßt, der größer als 50% des Spitzenamplitudenwertes ist.

10. Gerät nach Anspruch 9, worin der vorgeschriebene Wert, der mit der Abtasteinrichtung assoziiert wird, einen Wert umfaßt, der mindestens 70% des Spitzenamplitudenwertes ist.

11. Gerät nach Anspruch 7, worin die Abtasteinrichtung (60) umfaßt: eine Einrichtung zum Erzeugen eines AM-demodulierten Signales, das einen Wert annimmt, der im wesentlichen den Spitzenwerten des AM- Trägersignales folgt;

eine Stellenwerteinrichtung (74,76) zum Umfassen des AM demodulierten Signales zu dem vorgeschriebenen Wert und zum Erzeugen eines ermöglichten gepulsten Signales (STR) zumindest einmal während jeder Periode des lokalen Taktsignales, wenn das AM-demodulierte Signal den vorgeschriebenen Wert überschreitet; und

eine Schalteinrichtung (S&sub1; und S&sub2;) zum Antworten auf das ermöglichte gepulste Signal zum momentanen Verbinden des Ausganges der Phasendetektoreinrichtung mit der Integrationseinrichtung.

12. Gerät nach Anspruch 11, worin die Schwellenwerteinrichtung (74,76) ebenfalls ein abgeschaltetes gepulstes Signal (N-STR) mindestens einmal während jeder Periode des lokalen Taktsignales erzeugt, wenn das AM- demodulierte Signal geringer als der vorgeschriebene Wert ist, und weiterhin, worin die Schaltungseinrichtung (S&sub1; und S&sub2;) momentan den Ausgang der Phasendetektoreinrichtung mit einem Erdpotential in Antwort auf das abschaltende gepulste Signal verbindet.

13. Gerät nach Anspruch 11, worin die Phasendetektoreinrichtung (56) umfaßt, eine Flip-Flop-Schaltung (72), die einen ersten Zustand in Synchronisation mit jedem Übergang des lokalen Taktsignales verändert, und die auf einen zweiten Zustand in Synchronisation mit jedem Null-Durchgang des AM- Trägersignales zurückgesetzt wird, wobei der erste und der zweite Zustand durch eine Flip-Flop-Ausgangsspannung festgesetzt werden, die zwischen einem niedrigen und einem hohen Niveau alterniert; und

ein Integrationsfilter (58), der mit dem Ausgang der Flip-Flopschaltung (72) verbunden ist, wobei der Integrationsfilter (58) einen ersten Kondensator (C3) beinhaltet, der eine elektrische Ladung speichert, die mit dem Ausgangsspannungsniveau assoziiert wird, das durch die Flip-Flopschaltung eingenommen wird, wobei die elektrische Ladung auf einen positiven Spitzenwert in Antwort auf eine Veränderung in der Flip-Flop- Ausgangsspannung von einem niedrigen Niveau auf ein hohes Niveau ansteigt, und auf einen negativen Spitzenwert in Antwort auf eine Veränderung in der Flip-Flop-Ausgangsschaltung von einem hohen Niveau auf ein niedriges Niveau ansteigt.

14. Gerät nach Anspruch 13, worin die Schaltungseinrichtung (S&sub1;,S&sub2;) die Ladung auf den ersten Kondensator zu der Zeit des ermöglichten gepulsten Signales auf einen Eingang der Integrationseinrichtung überträgt.

15. Gerät nach Anspruch 7, worin die Einrichtung zum Erzeugen des lokalen Taktsignales (66) einen binär gesteuerten digitalen Oszillator (86,88,90) umfaßt, wobei der binär gesteuerte digitale oszrnator (86,88,90) das lokale Taktsignal als ein Ausgangssignal liefert, wobei die Frequenz des lokalen Taktsignales durch ein binäres Steuersignal, das ein von zwei Niveaus hat, steuerbar ist, wobei das lokale Taktsignal in der Frequenz in Antwort auf ein Niveau des binären Steuersignales ansteigt und in der Frequenz in Antwort auf ein anderes Niveau des binären Steuersignales abfällt; und weiterhin, worin die Steuersignalerzeugungseinrichtung (66) das binäre Steuerungssignal erzeugt, um eines der ersten oder zweiten Niveaus, abhängig davon, ob die Frequenz des lokalen Taktsignales anwachsen oder abfallen soll, um dem Phasenfehler zwischen dem Taktsignal und dem Trägersignal zu minimieren, annimmt.

16. Gerät nach Anspruch 15, worin die Steuersignal-Erzeugungseinrichtung (66) das binäre Steuerungssignal dazu veranlaßt, einen Arbeitszyklus anzunehmen, der im wesentlichen gleich von 50% ist, wenn der Phasenfehler zwischen dem Trägersignal und dem lokalen Taktsignal im wesentlichen Null ist, und ein Arbeitszyklus anzunehmen, der größer als 50% ist, wenn der Phasenfehler von einer Polarität ist, und ein Arbeitszyklus anzunehmen, der geringer als 50% ist, wenn der Phasenfehler von gegensätzlicher Polarität ist.

17. Gerät nach Anspruch 16, worin das Ausgangssignal der Integrationseinrichtung (62) eine analoge Spannung umfaßt, die jeden Wert zwischen einem Bereich von Maximal- und Minimalwerten annehmen kann, und worin die Steuerungssignal-Erzeugungseinrichtung (66) eine Spannungs-Impulsbreiten-Umwandlerspannung umfaßt, wobei die Spannungsimpulsbreiten umwandler (64) ein ausgangsgepulstes Signal liefert, das einen Arbeitszyklus hat, der proportional zu dem Wert der analogen Spannung ist.

18. Gerät nach Anspruch 17, worin der binärgesteuerte digitale Oszillator (86,88,90) umfaßt:

einen Referenzoszillator (86), der ein ständiges Referenzsignal erstellt, das eine festgesetzte Frequenz f1 hat;

einen Random-walk-filter (88), der das Referenzsignal durch einen Betrag 2+(1/k) dividiert, wann immer das ausgangsgepulste Signal von der Spannungs-Impuls-Breiten Umwandler-Schaltung (64) ein Niveau annnnmt, und durch einen Betrag 2-(1/k) dividiert wird, wann immer das ausgangsgepulste Signal ein anderes Niveau annimmt, worin K ein auswählbarer Teilungsfaktor ist,

eine Zählerschaltung (90) die das Ausgangssignal von dem Random-walkfilter durch eine Integralzahl dividiert, um das digitale Taktsignal herzustellen.

19. Gerät nach Anspruch 18, worin die festgesetzte Frequenz f1 des Referenzoszillators 2.097 MHz umfaßt; und die Frequenz des lokalen Taktsignales und des Trägersignales 8192 kHz umfaßt.

20. Digitale abtast- und haltephasengeregelte Schaltung zum Liefern eines lokalen Taktsignales, das auf ein Trägersignal phasengeregelt ist, das innerhalb einer Amplitudenwechseltast-(ASK)-Eingangssignales beinhaltet ist, umfaßt:

eine binär gesteuerte digitale Oszillatoreinrichtung (86,88,90) zum Erzeugen eines lokalen Taktsignales;

eine Pulsgeneratoreinrichtung (64) zum Erzeugen eines binären Signales, das die binär gesteuerte digitale Oszillatoreinrichtung (86) als eine Funktion eines ersten Eingangssignales steuert;

eine Integratoreinrichtung (62); und

eine Phasendetektoreinrichtung (56) zum Messen des Phasenfehlers zwischen dem lokalen Taktsignal und dem Eingang ASK-Signal;

gekennzeichnet durch

eine Schwellenwerteinrichtung (74,76) zum Bestimmen einer Durchschnittsamplitude des Trägersignales innerhalb des ASK Eingangssignales und zum Vergleich der Durchschnittsamplitude mit einem vorgeschriebenen Schwellenwert; und

eine Abtasteinrichtung (60) zum Abtasten des Phasenfehlers, der durch die Phasendetektoreinrichtung (56) gemessen wird, von mindestens einmal während jedes Zyklus des lokalen Taktsignales, wenn die Durchschnittsamplitude des Trägersignales den vorgeschriebenen Schwellenwert überschreitet; wobei

die Integratoreinrichtung (62) den abgetasteten Phasenfehler von der Abtasteinrichtung (60) integriert, wobei der integrierte abgetastete Phasenfehler, der von der Integrationseinrichtung (62) erhalten wird, das erste Eingangssignal umfaßt, das auf dem Pulsgenerator (64) angewendet wird, wobei das erste Eingangssignal auf dem Pulsgenerator (64) angewendet wird, bis die Abtasteinrichtung (60) eine neue Abtastung des Phasenfehlers an die Integratoreinrichtung (62) liefert.

21. Verfahren zum Herausziehen eines Taktsignales, das mit einem Eingangssignal, welches durch eine Amplitudenwechseltastung (ASK) moduliert wird, phasengeregelt ist, die Schritte umfaßend:

Erzeugen eines lokalen Taktsignals, das eine Frequenz hat, die als eine Funktion des Steuerungssignals variiert;

Detektieren der Phasendifferenz zwischen ASK-Eingangssignal und dem lokalen Taktsignal; und

Erzeugen eines Fehlersignales als eine Funktion einer dadurch detektierten Phasendifferenz;

gekennzeichnet durch Vergleichen der Amplitude des ASK- Eingangssignals mit einem vorgeschriebenen Schwellenwert;

Abtasten des Fehlersignales nur dann, wenn die Amplitude des ASK- Eingangssingals den vorgeschriebenen Schwellenwert übersteigt;

Integrieren des abgetasteten Fehlersignals;

Erzeugen des Steuerungssignals als eine Funktion des integrierten abgetasteten Fehlersignals, das dadurch erhalten wird, und Aufrechterhalten des Wertes des Steuerungssignals bei einem im wesentlichen konstanten Wert, bis das Fehlersignal wiederum abgetastet wird; und

Einstellen der Frequenz des lokalen Taktsignales als eine Funktion des Wertes des Steuerungssignals.

22. Verfahren nach Anspruch 21, worin der Schritt zum Erzeugen des Steuerungssignals als eine Funktion des integrierten abgetasteten Fehlersignals weiterhin das Umwandeln des konstanten Wertes des Steuerungssignals zu einem gepulsten Signal, das einen Arbeitszyklus hat, das als eine Funktion des Steuerungssignals variiert, beinhaltet und der Schritt zum Einstellen der Frequenz des lokalen Taktsignales als eine Funktion des Wertes des Steuerungssignales weiterhin das Einstellen der Frequenz des lokalen Taktsignales als eine Funktion des Arbeitszyklus des gepulsten Signals beinhaltet.

23. Verfahren nach Anspruch 22, worin der Schritt zum Erzeugen eines lokalen Taktsignales das Erzeugen emes stabilen Referenzsignales, Teilen des stabilen Referenzsignales durch einen Betrag von 2+(1/k), wenn das gepulste Signal einen ersten Wert annunmt, und durch einen Betrag 2-(1/k), wenn das Steuerungssignal einen zweiten Wert annimmt, wobei k ein programmierbarer Integer ist, beinhaltet, wobei das Ausgangssignal, das aus der Teilung resultiert, ein Quellensignal für das lokale Taktsignal umfasst.

24. Verfahren nach Anspruch 21, worin der Schritt des Abtastens des Fehlersignales nur, wenn die Amplitude des ASK-Eingangssignales den vorgeschriebenen Schwellenwert überschreitet, umfaßt:

Erzeugen eines AM-demodulierten Signales von dem ASK-Eingangssignal; Anwenden des AM-demodulierten Signales auf einen Schwellenwertdetektor;

Erzeugen des ersten Abtastsignales von jedem Zyklus des lokalen Taktsignales, nur wenn das AM-demodulierte Signal den vorgeschriebenen Schwellenwert überschreitet, wie er durch den Schwellenwertdetektor (74,76) bestimmt wird; und

Benutzen des ersten Abtastimpuissignales, um das Fehlersignal abzutasten.

25. Verfahren nach Anspruch 24, worin der Schritt des Benutzens des Abtastimpulssignales, um das Fehlersignal abzutasten, das Anwenden des Abtastimpulssignales auf eine Schaltung umfaßt, die schaltbar das Fehlersignal mit einer Integratorschaltung für die Dauer des ersten Abtastimpulssignales verbindet.

26. Verfahren nach Anspruch 24, weiterhin beinhaltend das Erzeugen eines zweiten Abtastimpulssignales einmal in jedem Zyklus des lokalen Taktsignales, wenn das AM-demodulierte Signal geringer als der vorgeschriebene Schwellenwert, wie er durch den Schwellenwertdetektor bestimmt wird, ist, und das Benutzen des zweiten Abtastimpulssignales, um das Fehlersignal mit der Erde für die Dauer des zweiten Abtastimpuissignales zu verbinden.