DE3889390T2

DE3889390T2 - Schreibe-Schutzmechanismus für nichtflüchtigen Speicher.

Info

Publication number: DE3889390T2
Application number: DE3889390T
Authority: DE
Inventors: George Gordon Grimmer; Robert Wayne Sparks; Brian Freeland Wilkie
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1987-07-22
Filing date: 1988-07-18
Publication date: 1994-12-01
Anticipated expiration: 2008-07-19
Also published as: EP0300406B1; DE3889390D1; EP0300406A3; JPS6437642A; US4796235A; JP2597153B2; EP0300406A2

Description

Erfindungsgebiet

Die vorliegende Erfindung betrifft im allgemeinen einen Schreibschutzmechanismus für einen nichtflüchtigen Speicher. Im besonderen betrifft die Erfindung einen Mechanismus, um einen programmierbaren Festspeicher (PROM), der einen Teil eines Mikrocomputers umfaßt, vor unbeabsichtigtem Beschreiben zu schützen.

Hintergrund der Erfindung

Die Verwendung von PROM-Speichern in Form eines EPROM (löschbarer, programmierbarer Festspeicher) oder eines EEPROM (elektrisch löschbarer, programmierbarer Festspeicher) nimmt sowohl bei Ein-Chip-Computern als auch bei Computern auf Platinenbasis und Controllern rasch zu. In einem solchen Zusammenhang kann ein PROM z. B. eine Tachometeranzeige im Fall einer Fahrzeug-Steuereinheit oder einen Kontostand im Fall einer "intelligenten" Bankkarte speichern. Solche Parameter müssen gelegentlich geändert werden, müssen aber auch im abgeschalteten Zustand des Speichers gültig bleiben und vor unbeabsichtigter Änderung geschützt werden.
Bei einem Mikrocomputer wie dem 68HC11, erhältlich von Motorola Microprocessor Products Group of Austin, Texas, sind alle zur Programmierung des internen EEPROM benötigten Vorrichtungen mit dem Mikrocomputer vereinigt. Dies umfaßt, sehr wichtig, die Ladungspumpe oder eine andere Einrichtung, die erforderlich ist, um die für EEPROMs benötigten höheren Programmierspannungen zu erzeugen. Das EEPROM In einem solchen Mikrocomputer ist somit lesbar und beschreibbar als ob es ein Speicher mit wahlfreiem Zugriff (RAM) wäre, außer vielleicht den längeren Programmierzeiten.
Bei einem solchen Mikrocomputer oder einer anderen Einrichtung, wo keine externe Steuerung oder Eingabe benötigt wird, um ein PROM zu programmieren, sind unbeabsichtigte Schreibungen in das PROM eine Hauptsorgenquelle. Zwei elementare Lösungswege sind zum Schutz gegen solche unabsichtlichen Veränderungen angewandt worden. Bei zur Zeit erhältlichen Versionen des oben erwähnten 68HC11 müssen verschiedene Bits eines Steuerregisters richtig gesetzt sein, um die Programmierung des internen EEPROM zu ermöglichen. Der andere Lösungsweg erkennt an, daß die meisten unabsichtlichen Schreibungen in ein PROM eintreten, wenn die Stromversorgung des Systems einem Übergang, z. B. beim Ein- oder Ausschalten, unterliegt.
Das ersterwähnte Schreibschutzverfahren arbeitet nach dem Prinzip, daß, wenn die Programmierung komplexer gemacht wird, es wahrscheinlicher ist, daß jedesmal, wenn der Prozeß richtig ausgeführt wird, es die Folge eines absichtlichen Versuchs ist, das PROM zu programmieren. Da jedoch die Befehlsfolge zum Programmieren des PROM irgendwo im Speicher vorhanden sein muß, und da es Zeiten bei Spannungsübergängen gibt wenn das System "wild" Befehle ausführt, besteht einige Wahrscheinlichkeit, daß die Programmierungssequenz getroffen und der Inhalt des PROM unabsichtlich verändert wird.
Der letztere Weg löst das Problem durch Ermitteln von Übergängen in der Stromversorgung des Systems und durch Abschalten des Mechanismusses, durch den das PROM programmiert wird. Die U.S.-Patente 4,612, 632 und 4,644,494 zeigen dieses Verfahren des Schreibschutzes eines PROM. Diese Lösung ist im Fall eines Ein-Chip-Mikrocomputers und in einigen anderen Fällen wegen der Erfordernis einer Spannungspegel-Ermittlungsschaltung reizlos. Solche Schaltungen sind schwierig zuverlässig und wiederholbar auf dem gleichen Chip wie ein Mikrocomputer herzustellen. Verarbeitungsabweichungen verursachen von Chip zu Chip Unterschiede in dem genauen Einstellpunkt des Spannungssensors und machen so den Schreibschutz unzuverlässig.
U.S.-Patent 4,638,457 offenbart ein Verfahren zur Erhöhung der Zuverlässigkeit der in einem PROM gespeicherten Daten, schützt aber nur gegen unvollständiges Schreiben und nicht gegen unabsichtliches, aber vollständiges Schreiben.
U.S.-Patent 4,580,246, zusammen mit der vorliegenden Erfindung erteilt, offenbart ein Schreibschutzverfahren für Steuerregister. Die Steuerregister dürfen nur einmal und nur innerhalb einer kurzen vorbestimmten Zeit nach der Systemrücksetzung beschrieben werden. Nach dieser Periode ist kein Beschreiben erlaubt, bis das System erneut rückgesetzt wird. Dies ist offensichtlich ein zuverlässiger Schutz für bestimmte Arten von Steuer- und Konfigurationsinformationen, kann aber nicht für ein PROM benutzt werden, das relativ lange Datenblöcke, z. B. Motorsteuerungsparameter in einer Fahrzeugsteuereinheit, enthält, die zur Neuprogrammierung mehr als die erlaubte Zeit benötigen würden.

Zusammenfassung der Erfindung

Es ist folglich eine Aufgabe der vorliegenden Erfindung, eine verbesserte Vorrichtung und Methode zum Schreibschutz eines PROM zur Verfügung zu stellen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Vorrichtung und eine Methode des Schreibschutzes für ein PROM zur Verfügung zu stellen, die nicht durch eine unabsichtlich ausgeführte Sequenz von Befehlen überwunden werden können.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Vorrichtung und eine Methode des Schreibschutzes für ein PROM zur Verfügung zu stellen, die keine Spannungsabtastschaltung benötigen.
Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Vorrichtung und eine Methode bereitzustellen, um einen unabhängigen Schreibschutz für eine Mehrzahl von unabhängig schreibschutzfähigen PROM-Blöcken zur Verfügung zu stellen.
Erfindungsgemäß wird eine Schreibschutzvorrichtung zur Verwendung in einem System zur Verfügung gestellt, wobei das System ein PROM, ein Schreibschutzregister, eine Takteinrichtung zum Liefern eines Taktsignals und eine Schreibschutzeinrichtung umfaßt, um Schreibungen in das PROM zu gestatten, wenn und nur wenn das Schreibschutzregister vorbestimmte Daten enthält, wobei die Schreibschutzvorrichtung umfaßt:
eine Zeitgebereinrichtung, ansprechend auf das Taktsignal und auf ein äußeres Ereignis, um ein Zeitsperrensignal eine bestimmte Anzahl von Zyklen des Taktsignals nach dem Eintreten des äußeren Ereignisses zu erzeugen, und
eine Registerschutzeinrichtung, ansprechend auf das äußere Ereignis und auf das Zeitsperrensignal, um das Schreiben der vorbestimmten Daten in das Schreibschutzregister nur in der Zeit zwischen dem Auftreten des äußeren Ereignisses und der Erzeugung des Zeitsperrensignals zu gestatten.
Diese und andere Aufgaben und Vorteile der vorliegenden Erfindung werden dem Fachmann in der Technik aus der folgenden Beschreibung in Verbindung mit den Zeichnungen ersichtlich.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild, das einen Mikrocomputer einer bevorzugten Ausführung der vorliegenden Erfindung darstellt;
Fig. 2 ist ein ausführliches Logikdiagramm eines Teils des Mikrocomputers von Fig. 1, und
Fig. 3 ist ein ausführliches Logikdiagramm eines Teils der Vorrichtung von Fig. 2.

Ausführliche Beschreibung der Erfindung

Fig. 1 zeigt einen Ein-Chip-Mikrocomputer 10 in Blockschaltbildform. Während die vorliegende Erfindung im Kontext dieser bevorzugten Ausführung offenbart wird, sind die Prinzipien der vorliegenden Erfindung auf Platinen-Computersysteme, Speichersysteme und andere Ausführungen anwendbar.
Eine zentrale Verarbeitungseinheit (CPU) 11 ist mit einem Adreßbus 12 und mit einem Datenbus 13 zur Kommunikation mit anderen Teilen des Mikrocomputers 10 verbunden. Die CPU 11 ist auch mit einer Mehrzahl von Anschlüssen (Pins) des Mikrocomputers 10 für Unterbrechungen, Modusauswahl, Rücksetzungen und dergleichen Zwecke verbunden. Eine erste Peripherie 14 ist mit dem Adreßbus 12 und mit dem Datenbus 13 verbunden. Die Peripherie 14 ist über eine Port-A-Steuervorrichtung 15 auch mit einer Mehrzahl von Pins des Mikrocomputers 10 verbunden. Die Peripherie 14 kann z. B. ein Zeitgeber, eine serielle Kommunikationsschnittstelle, ein Analog/Digital-Wandler oder eine andere periphere Einrichtung sein.
Eine zweite Peripherie 16 ist mit dem Adreßbus 12 und mit dem Datenbus 13 verbunden. Die Peripherie 16 ist über eine Port-B-Steuervorrichtung 17 auch mit einer Mehrzahl von Pins des Mikrocomputers 10 verbunden. Die Peripherie 16 kann z. B. ein Zeitgeber, eine serielle Kommunikationsschnittstelle, ein Analog/Digital-Wandler oder eine andere periphere Einrichtung sein.
Eine Buserweiterungsschnittstelle 18 ist mit dem Adreßbus 12 und mit dem Datenbus 13 verbunden. Die Buserweiterungsschnittstelle 18 ist über eine Port-C-Steuervorrichtung 19 und eine Port-D-Steuervorrichtung 20 auch mit einer Mehrzahl von Pins des Mikrocomputers 10 verbunden. Die Buserweiterungsschnittstelle 18 dient dazu, Einrichtungen außerhalb des Mikrocomputers 10 einen Zugriff auf den Adreßbus 12 und den Datenbus 13 zur Verfügung zu stellen.
Eine Anordnung aus EEPROM 22 ist über eine Adreßdecoder- und Schreibschutzlogik 23 mit dem Adreßbus 12 und mit dem Datenbus 13 verbunden. Gleichermaßen ist eine Anordnung aus Speichern mit wahlfreiem Zugriff (RAM) 24 über eine Adreßdecoderlogik 25 mit dem Adreßbus 12 und mit dem Datenbus 13 verbunden. Eine Takt/Zeitgebervorrichtung 26 ist mit verschiedenen Pins des Mikrocomputers 10 verbunden. Die Takt/Zeitgebervorrichtung 26 empfängt Eingaben entweder von einem externen Taktsignalgenerator oder von einem externen Oszillator und stellt den anderen Komponenten des Mikrocomputers 10 und den externen Einrichtungen verschiedene Takt- und Zeitsteuersignale zur Verfügung. Das von dem Takt/Zeitgeber 26 intern wie extern gelieferte Taktsignal wird als E-Takt bezeichnet.
Verschiedene Steuersignale, wie Rücksetzsignale und dergleichen, werden ebenfalls über den ganzen Mikrocomputer 10 verteilt, sind aber hier nicht dargestellt, um Klarheit zu bewahren. Gleichermaßen sind die Stromversorgungs- und Verteilungsschaltungen nicht dargestellt. Es wird angenommen, daß der Mikrocomputer 10 alle erforderlichen Vorrichtungen enthält, um das EEPROM 22 vollständig unter Programmkontrolle zu programmieren.
Fig. 2 zeigt einen Teil der Adreßdecoder- und Schreibschutzlogik 23 von Fig. 1. Ein Blockschutzregister 30 enthält fünf Datenbits, wobei die restlichen drei Bits nicht zur Ausführung gebracht sind. Die fünf implementierten Bits schützen vier Blöcke aus EEPROM 22 und ein mit dem mnemotechnischen Kürzel CONFig. (für konfigurieren) bezeichnetes Steuerregister, das unter Verwendung von EEPROM-Zellen ausgeführt ist. Außer für die Einschränkungen beim Löschen (zwingen auf ein logisches Tief) der Bits von Register 30, wie unten beschrieben, ist das Register 30 allen anderen Steuerregistern des Mikrocomputers 10 ähnlich. Bei der bevorzugten Ausführung liegt es bei Adresse $_35 (Adressen werden in Hexadezimalform gegeben, und das führende "_" zeigt an, daß die höchstwertige Hexadezimalziffer ohne Bedeutung ist). Das Register 30 wird auch mit dem mnemotechnischen Kürzel BPROT (für block protect = Blockschutz) bezeichnet.
Jedes Bit von Register 30 verhindert, wenn es gesetzt ist, (d. h. wenn es ein logisches Hoch zeigt) Schreibungen in seinen zugehörigen Block aus EEPROM 22 oder in CONFIG, je nachdem. Jedes Bit geht aus einer Rücksetzung von Mikrocomputer 10 im gesetzten Zustand hervor. Jedes Bit kann jederzeit durch die CPU 11 gelesen oder gesetzt werden, kann aber nur während der ersten 64 E-Taktzyklen, die einer Rücksetzung folgen gelöscht werden. Die Schaltungen von Fig. 2 (und Fig. 3) implementieren diese Funktionalität, wie unten im einzelnen beschrieben wird.
Jedes der unteren fünf Bits von Register 30 umfaßt einen besonderen Latchkreis 31a-31e. Fig. 3 zeigt die Einzelheiten eines solchen Latchkreises. Jedes der oberen drei Bits von Register 30 umfaßt einen N- kanal-Pulldown-Transistor 32a-32c. Jeder besondere Latchkreis 31a-31e besitzt einen bidirektionalen D- (für Daten) Anschluß. Die D-Anschlüsse der Latchkreise 31a-31e sind mit den Datenanschlüssen DB0-DB4 von Datenbus 13 verbunden. Die Datenleitungen DB5-DB7 sind mit den Source- Anschlüssen der Transistoren 32a-32c verbunden. Alle Drain-Anschlüsse der Transistoren 32a-32c sind mit Masse verbunden. Jeder besondere Latchkreis 31a-31e besitzt einen RST- (für Rücksetzung) Eingang, der mit einer Leitung, die ein Signal RST führt, verbunden ist. RST ist das Systemrücksetzsignal für den Mikrocomputer 10. Jeder besondere Latchkreis 31a-31e besitzt einen S- (für setzen) Eingang, der mit einer Leitung, die ein Signal WBPROT (für write block protect = Schreibblockschutz) führt, verbunden ist. Ferner besitzt jeder besondere Latchkreis 31a-31e einen RD- (für read = lesen) Eingang, der mit einer Leitung, die ein Signal RBPROT (für read block protect = Leseblockschutz) führt, verbunden ist. Die Gates der Transistoren 32a-32c sind ebenfalls mit der Leitung RBPROT verbunden. Schließlich besitzt jeder besondere Latchkreis 31a-31e einen Ausgang Q und einen Eingang R, die in einer unten zu beschreibenden Weise verbunden und benutzt werden.
Die Signale WBPROT und RBPROT werden von der Adreßdecoder- und Timinglogik 35 erzeugt. Die Logik 35 besitzt Eingänge, die mit wenigstens einigen Adreßleitungen von Adreßbus 12 verbunden sind. Bei der bevorzugten Ausführung reichen der Logik 35 die unteren sechs Adreßleitungen plus ein internes Registerauswahlsignal aus, um zu bestimmen, wann das Blockschutzregister 30 adressiert wird. Die Logik 35 besitzt auch Eingänge, die mit einem RW- (für read/write) = lesen/schreiben) Signal und mit wenigstens einem Zeitsteuersignal verbunden sind. Außer den oben erwähnten Signalen WBPROT und RBPROT liefert die Logik 35 ein Zeitsteuersignal ETCPH2. Wie aus ihren mnemotechnischen Kürzeln hervorgeht, zeigen WBPROT bzw. RBPROT an, daß ein Versuch gemacht wird, in das Blockschutzregister 30 zu schreiben oder daraus zu lesen.
Ein Zeitsperrensignal TIM80 liefert die Basis für den Zeitsteueraspekt des gerade beschriebenen Blockschutzmechanismusses. Bei der bevorzugten Ausführung nimmt TIM80 einen logischen Tief-Zustand an, wann immer eine Systemrücksetzung eingeleitet wird und bleibt für 64 E-Taktzyklen, nachdem der Mikrocomputer 10 aus der Rücksetzung herauskommt und Befehle auszuführen beginnt, Tief und nimmt dann einen Hoch-Zustand an. Die Erzeugung und Verwendung eines Signals wie dem TIM80 sind ausführlicher in U.S.-Patent 4,580,246 beschrieben.
Eine Leitung, die TIM80 führt, ist mit einem Inverter 40 verbunden. Der Ausgang von Inverter 40 ist mit einem Eingang eines ODER-Gatters 41 verbunden. Eine Leitung, die ein Signal SMOD (für special mode = besonderer Modus) führt, ist mit dem anderen Eingang von ODER-Gatter 41 verbunden. Der Ausgang von ODER-Gatter 41 ist mit einem Eingang des NAND-Gaters 42 verbunden. Eine Leitung, die das Signal WBPROT führt, ist mit dem anderen Eingang von NAND-Gatter 42 verbunden. Ein Ausgang von NAND-Gatter 42 ist mit einem Eingang eines NOR-Gatters 43 verbunden. Der andere Eingang von NOR-Gatter 43 ist mit einer Leitung verbunden, die das Signal ETCPH2 führt.
Wie leicht ersichtlich ist, erzeugt das NAND-Gatter 42 einen logischen Tief-Ausgang, wenn WBPROT Hoch ist (was ein versuchtes Schreiben anzeigt) und wenn der Ausgang von ODER-Gatter 41 Hoch ist. Der Ausgang von ODER-Gatter 41 ist Hoch, wenn entweder die Umkehr von TIM80 Hoch ist (was anzeigt, daß das System innerhalb der 64 E-Taktzyklendauer der letzten Rücksetzung ist) oder SMOD Hoch ist (was anzeigt, daß das System in einem besonderen, oder Testmodus ist). Das NOR-Gatter 43 arbeitet einfach, um den Ausgang von NAND-Gatter 42 mit dem Zeitsteuersignal ETCPH2 aufzubereiten (und um den Sinn des Signals umzukehren), um ein zeitlich richtig abgestimmtes Signal zu erzeugen, das benutzt werden kann, um das Löschen, oder Schreiben eines logischen Tief-Signals, in eines oder mehrere Bits von Register 30 freizugeben. Der Ausgang von NOR-Gatter 43 ist mit den R- (für Rücksetzen oder Löschen) Eingängen jedes der besonderen Latchkreise 31a-31e verbunden.
Wie aus der Beschreibung von Fig. 3 unten klarer hervorgehen wird, können die besonderen Latchkreise 31a-31e nur gelöscht werden, wenn ein logisches Hoch-Signal am R-Eingang vorhanden ist. Daher kann kein Bit von Blockschutzregister 30 gelöscht werden, außer während der ersten 64 E-Taktzyklen nach einer Rücksetzung oder während eines Testmodusses. Da das Signal WBPROT jederzeit, wenn es erzeugt wird, den S- Eingängen der besonderen Latchkreise 31a-31e bereitgestellt wird, können die Bits von Register 30 jederzeit gesetzt werden. Der Q-Ausgang des besonderen Latchkreises 31a ist mit einem Eingang eines UND- Gatters 45a verbunden. Der andere Eingang von UNO-Gatter 45a ist mit einer Leitung verbunden, die ein Signal EELAT führt. Das Signal EELAT ist der Ausgang eines Bits eines mit PPROG bezeichneten Steuerregisters, das die Programmierung und Löschung von EEPROM 22 steuert. Insbesondere ist EELAT logisch Hoch, wenn PPROG errichtet wird, um das EEPROM 22 zum Programmieren, oder Schreiben, zu konfigurieren. EELAT ist Tief, wenn das EEPROM zum Nurlesen konfiguriert wird.
Ein Ausgang von AND-Gatter 45a ist mit einem Eingang von NOR-Gatter 46a verbunden. Der andere Eingang von NOR-Gatter 46a ist mit einem Ausgang eines Inverters 47 verbunden, dessen Eingang mit einer Leitung verbunden ist, die ein Signal LATERMS1 führt. Das Signal LATERMS1 ist ein Zeitsteuersignal, das benutzt wird, um die Reihendecoderlogik von EEPROM 22 freizugeben. Ein Ausgang von NOR-Gatter 46a ist eine Leitung, die ein Signal NHBTBLK0 (für Block 0 sperren) führt. Das Signal NHBTBLK0, wenn logisch Hoch, gibt die Reihendecoderlogik für einen ersten Block (Block 0) von EEPROM 22 frei. Wenn NHBTBLK0 logisch Tief ist, wird diese Reihendecodervorrichtung abgeschaltet oder gesperrt.
Wenn das Signal EELAT Tief ist, was anzeigt, daß das EEPROM 22 nur gelesen werden kann, ist der Ausgang von AND-Gatter 45a immer Tief. Wann immer LATERMS1 Hoch geht, geht daher dieser Eingang von NOR-Gatter 46a Tief und NHBTBLK0 geht Hoch, wodurch die Reihendecoderlogik des Blocks 0 von EEPROM 22 freigegeben wird. Bei dieser Bedingung kann der Status von Latchkreis 31a keinen versuchten Zugriff auf EEPROM 22 erwirken, da nur Lesevorgänge stattfinden.
Wenn jedoch EELAT logisch Hoch ist, was das Programmieren von EEPROM 22 erlaubt, wird der Ausgang von UND-Gatter 45a Tief sein und nur, wenn der Q-Ausgang von Latchkreis 31a Tief ist; d. h., wenn der Latchkreis 31a gelöscht ist. Wenn der Latchkreis 31a gelöscht ist, wird NHBTBLK0 Hoch sein, wann immer LATERMS1 Hoch ist. Somit ist ein normaler Zugriff auf Block 0 von EEPROM 22 erlaubt. Wenn jedoch der Latchkreis 31a gesetzt ist (der Q-Ausgang ist Hoch), ist NHBTBLK0 immer logisch Tief, was einen Zugriff auf Block 0 von EEPROM 22 verhindert, bis entweder EELAT Tief gezwungen oder Latchkreis 31a gelöscht wird.
Die Logik, die den Latchkreis 31a, das UND-Gatter 45a, das NOR-Gatter 46a und die Signale EELAT, LATERMS1 und NHBTBLK0 einschließt, wird für jedes andere ausgeführte Bit von Register 30 wiederholt. Der Ausgang von NOR-Gatter 46b ist daher eine Leitung, die das Signal NHBTBLK1 führt, das, wenn Hoch, die Reihendecoderlogik des Blocks 1 von EEPROM 22 frei gibt, und so fort. Der Ausgang von NOR-Gatter 46e ist eine Leitung, die das Signal NHBTCONF führt, das, wenn Hoch, die Decoderlogik für das CONF-Register freigibt, um ihm so den gleichen Schreibschutz zu bieten wie er dem EEPROM 22 zur Verfügung gestellt wird.
Mit Verweis auch auf Fig. 3 wird ein besonderer Latchkreis 50 beschrieben. Bei der bevorzugten Ausführung ist jeder der besonderen Latchkreise 31a-31e gemäß dem Schaltbild von Fig. 3 aufgebaut. Der Latchkreis 50 hat Eingangsanschlüsse RD, S, RST und R, einen Ausgangsanschluß Q und einen bidirektionalen Anschluß D. Ein Latch 51 umfaßt einen ersten Inverter 52 und einen zweiten Inverter 53, die in der bekannten Latchanordnung verbunden sind. Das Latch 51 besitzt die Anschlüsse 54 und 55. Vor den vorliegenden Zweck soll Latch 51 gesetzt werden, wenn der Anschluß 54 logisch Hoch ist, und soll gelöscht werden, wenn der Anschluß 54 logisch Tief ist. Der Q-Ausgang von Latchkreis 50 ist mit dem Anschluß 54 von Latch 51 verbunden, so daß der Q-Ausgang von Latchkreis 50 den Zustand von Latch 51 darstellt.
Ein Inverter 57 besitzt einen mit dem Anschluß 55 von Latch 51 verbundenen Eingang. Ein Ausgang von Inverter 57 ist über ein Übertragungsgatter 58 mit dem bidirektionalen Anschluß D verbunden. Ein nicht-invertierter Eingang von Übertragungsgatter 58 ist mit dem Eingangsanschluß RD verbunden. Der Eingang RD ist über einen Inverter 59 auch mit einem invertierten Eingang von Übertragungsgatter 58 verbunden. Daher wird, wenn das am Eingang RD vorhandene Signal (RBPROT) Hoch ist, der invertierte Zustand von Anschluß 55, der dem nicht-invertierten Zustand von Anschluß 54 entspricht, mit dem bidirektionalen Anschluß D verbunden. Dies ist natürlich der Mechanismus, mit dem der Inhalt von Blockschutzregister 30 gelesen werden kann.
Ein Drain-Anschluß eines N-Kanal-Transistors 65 ist mit dem Anschluß 54 von Latch 51 verbunden. Ein Source-Anschluß von Transistor 65 ist mit einem Drain-Anschluß eines N-Kanal-Transistors 66 verbunden. Ein Source-Anschluß von Transistor 66 ist mit Masse verbunden. Ein Gate- Anschluß von Transistor 65 ist mit dem R-Eingang von Lachtkreis 50 verbunden. Ein Gate-Anschluß von Transistor 66 ist mit einem Ausgang eines Inverters 67 verbunden. Ein Eingang von Inverter 67 ist mit dem bidirektionalen Anschluß D verbunden. Folglich wird dann, wenn das mit dem Eingang R verbundene Signal (der Ausgang von NOR-Gatter 43) Hoch ist, und wenn gleichzeitig das an den bidirektionalen Anschluß D (eine der Datenleitungen von Datenbus 13) angelegte Signal Tief ist, der Anschluß 54 von Latch 51 Tief gezogen. Dies löscht natürlich das Latch 51.
Ein Drain-Anschluß eines N-Kanal-Transistors 68 ist mit dem Anschluß 55 von Latch 51 verbunden. Ein Source-Anschluß von Transistor 68 ist mit einem Drain-Anschluß einem N-Kanal-Transistors 69 verbunden. Ein Source-Anschluß von Transistor 69 ist mit Masse verbunden. Ein Gate- Anschluß von Transistor 68 ist mit dem S-Eingang von Lachtkreis 50 verbunden. Ein Gate-Anschluß von Transistor 69 ist mit dem bidirektionalen Anschluß D von Latchkreis 50 verbunden. Folglich wird dann, wenn die am S-Anschluß (WBPROT) und am D-Anschluß vorhandenen Signale gleichzeitig logisch Hoch sind, der Anschluß 55 von Latch 51 Tief gezogen werden. Dies setzt natürlich das Latch 51. Ein Drain-Anschluß eines N-Kanal-Transistors 70 ist mit dem Anschluß 55 von Latch 51 verbunden. Ein Source-Anschluß von Transistor 70 ist mit Masse verbunden. Ein Gate-Anschluß von Transistor 70 ist mit dem RST-Eingangsanschluß von Latchkreis 50 verbunden. Daher wird, wenn das am Anschluß RST vorhandene Signal (das Systemrücksetzsignal) Hoch ist, das Latch 51 gesetzt werden.
Die oben beschriebene Vorrichtung stellt ein verbessertes Schreibschutzverfahren für PROMs zur Verfügung. Ein Register, das Schreibschutzinformationen enthält, geht aus der Rücksetzung immer konfiguriert hervor, um Schreibungen in das PROM zu verhindern. Das Register muß beschrieben werden, um die Schutzinformationen zu verändern und Schreibungen in das PROM zu erlauben. Außerdem sind solche Schreibungen in das Register, um den Schutz des PROM aufzuheben, nur zu bestimmten Zeiten erlaubt. Eine Schreibung in das Register, die den Schutz des PROM wiederherstellt, kann jederzeit erfolgen. Im Zusammenhang mit einem Mikrocomputer mit internem PROM, wie bei der bevorzugten Ausführung, ist die Tatsache, daß für den Schreibschutz des PROM kein Spannungsfühler benötigt wird, ein Hauptvorteil der vorliegenden Erfindung. Auch wenn der Mikrocomputer während eines Stromabschaltübergangs "wild" Befehle ausführt, ist außerdem keine Befehlsfolge imstande, in das PROM zu schreiben, nachdem das Zeitsperrensignal das Register verriegelt hat.
Unter vielen anderen möglichen Modifikationen der hierin offenbarten bevorzugten Ausführung ist es möglich, daß es nicht erwünscht sein mag, verschiedene Blöcke des PROM getrennt zu schützen. Man könnte deshalb das Blockschutzregister auf ein einziges Bit vermindern, das das gesamte PROM in dem System schützen würde.
Während die vorliegende Erfindung mit Verweis auf eine bevorzugte Ausführung davon dargestellt und beschrieben worden ist, werden dem Fachmann in der Technik verschiedene Modifikationen und Änderungen dazu ersichtlich sein und innerhalb des Umfangs der vorliegenden Erfindung liegen.

Claims

1. Schreibschutzvorrichtung zur Verwendung in einem System (10), wobei das System ein PROM (22), ein Schreibschutzregister (30), eine Takteinrichtung (26) zum Liefern eines Taktsignals und eine Schreibschutzeinrichtung (23) umfaßt, um Schreibungen in das PROM (22) zu gestatten, wenn und nur wenn das Schreibschutzregister (30) vorbestimmte Daten enthält, wobei die Schreibschutzvorrichtung umfaßt:

eine Zeitgebereinrichtung (26), ansprechend auf das Taktsignal und auf ein äußeres Ereignis, um ein Zeitsperrensignal (TIM80) eine bestimmte Anzahl von Zyklen des Taktsignals nach dem Eintreten des äußeren Ereignisses zu erzeugen, und

eine Registerschutzeinrichtung (40, 41, 42, 43), ansprechend auf das äußere Ereignis und auf das Zeitsperrensignal (TIM80), um das Schreiben der vorbestimmten Daten in das Schreibschutzregister (30) nur in der Zeit zwischen dem Auftreten des äußeren Ereignisses und der Erzeugung des Zeitsperrensignals (TIM80) zu gestatten.

2. Vorrichtung nach Anspruch 1, worin:

das Schreibschutzregister (30) auf das äußere Ereignis anspricht, um andere Daten als die vorbestimmten Daten zu speichern.

3. Vorrichtung nach Anspruch 2, worin:

das äußere Ereignis eine Rücksetzung ist.

4. Vorrichtung nach Anspruch 1, worin:

das Schreibschutzregister (30) weiter eine Mehrzahl von Bitspeicherstellen (31A-31E) umfaßt;

das PROM (22) eine Anzahl getrennt schreibschützbarer Teile gleich der Anzahl der Bitspeicherstellen in dem Schreibschutzregister (30) umfaßt, und

die Schreibschutzeinrichtung (23) weiter eine Einrichtung (45A-45E und 46A-46E) umfaßt, um Schreibungen in jeden der getrennt schreibschützbaren Teile nur zu gestatten, wenn eine vorbestimmte der Bitspeicherstellen (31A-31E) sich in einem ersten vorbestimmten Zustand befindet.

5. Vorrichtung nach Anspruch 1, worin die Schreibschutzeinrichtung (23) weiter umfaßt:

eine Einrichtung (45A-45E und 46A-46E), um einen Adreßdecodierer selektiv abzuschalten.

6. Vorrichtung nach Anspruch 1, weiter umfassend:

eine Konfigurierungseinrichtung (EELAT), um das PROM (22) zum Programmieren oder zum Nurlesen zu konfigurieren, wobei die Schreibschutzeinrichtung (23) auf die Konfigurierungseinrichtung anspricht, um Zugriff auf das PROM ungeachtet der in der Schutzregistereinrichtung (30) gespeicherten Information zu gestatten, wenn das PROM zum Nurlesen konfiguriert ist.

7. Datenverarbeitungssystem (10) umfassend:

eine CPU-Einrichtung (11) zum Ausführen von Instruktionen; und

eine Schreibschutzvorrichtung nach jedem vorangehenden Anspruch.

8. Datenverarbeitungssystem nach Anspruch 7, worin die CPU-Einrichtung (11) imstande ist, ungeachtet der Erzeugung des Zeitsperrensignals (TIM80) in dem Schreibschutzregister (30) andere Informationen als die vorbestimmten Daten zu speichern.

9. Verfahren zum Schützen eines PROM (22) in einem System, das das PROM (22), ein Schreibschutzregister (30), eine Takteinrichtung (26) zum Liefern eines Taktsignals und eine Schreibschutzeinrichtung (23) umfaßt, um Schreibungen in das PROM zu gestatten, wenn und nur wenn das Schreibschutzregister (30) vorbestimmte Daten enthält, wobei das Verfahren das PROM (22) vor unabsichtlichen Schreibungen schützt und die Schritte umfaßt:

Reagieren auf ein äußeres Ereignis und auf das Taktsignal durch Erzeugen eines Zeitsperrensignals (TIM80) eine vorbestimmten Anzahl von Zyklen des Taktsignals nach dem Eintreten des äußeren Ereignisses, und

Gestatten, daß die vorbestimmten Daten in das Schreibschutzregister (30) nur in der Zeit zwischen dem Auftreten des äußeren Ereignisses und der Erzeugung des Zeitsperrensignals TIM80 geschrieben werden.