DE3842761A1

DE3842761A1 - FIELD EFFECT TRANSISTOR CONSUMER CIRCUIT

Info

Publication number: DE3842761A1
Application number: DE3842761A
Authority: DE
Inventors: Satoru Tanoi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-12-18
Filing date: 1988-12-19
Publication date: 1989-06-29
Also published as: JPH01162016A; JP2542022B2; US4996447A; DE3842761C2

Description

Die Erfindung bezieht sich auf einen Feldeffekttransistor- Verbraucherkreis und insbesondere auf einen Metall-Halb leiter-Feldeffekttransistor-Verbraucherkreis für eine Schal tung, wie beispielsweise eine integrierte Galliumarsenid- Logikschaltung oder für die Bitleitung einer integrierten Galliumarsenid-Speicherschaltung.The invention relates to a field effect transistor Consumer group and in particular on a metal half conductor field effect transistor consumer circuit for a scarf such as an integrated gallium arsenide Logic circuit or for the bit line of an integrated Gallium arsenide storage circuit.

Im folgenden wird ein Feldeffekttransistor mit FET bezeich net und ein Metall-Halbleiter-Feldeffekttransistor (Ober flächenbarriere-Feldeffekttransistor) mit MESFET. Die Source-Elektrode, die Gate-Elektrode und die Drain-Elektro de eines FET wird lediglich Source, Gate und Drain genannt. Ein Enhancement-FET, d. h. ein FET, der sich normalerweise im abgeschalteten Zustand befindet, wird als EFET bezeich net. Ein Depletion-FET, d. h. ein FET, der sich normaler weise im eingeschalteten Zustand befindet, wird als DFET bezeichnet. Das Symbol Vdd bezeichnet die Versorgungsspan nung der in Rede stehenden Schaltung, und Vss bezeichnet das Erdpotential von 0 V.In the following, a field effect transistor is designated with FET and a metal semiconductor field effect transistor (surface barrier field effect transistor) with MESFET. The source electrode, the gate electrode and the drain electrode of an FET are only called source, gate and drain. An enhancement FET, ie an FET that is normally in the switched-off state, is referred to as an EFET. A depletion FET, ie a FET that is normally in the on state, is referred to as DFET. The symbol Vdd denotes the supply voltage of the circuit in question, and Vss denotes the ground potential of 0 V.

Aufgrund ihrer hohen Arbeitsgeschwindigkeiten werden inte grierte Galliumarsenid-Logikeinrichtungen und Speicherein richtungen mehr und mehr in Cache-Speichern und peripheren logischen Einrichtungen für Hochgeschwindigkeits-Mikropro zessoren verwendet sowie in anderen digitalen Anwendungen, bei denen die Geschwindigkeit einen kritischen Faktor dar stellt. Der bei diesen Anwendungen weiterhin verwendete Schal tungsaufbau ist der direkt-gekoppelte FET-Logik-Aufbau (DCFL, d. h. direct-coupled FET logic), der beispielsweise in der ersten Ausgabe von Kagobutsu Handotai Debaisu II (Compound Semiconductor Devices II) von Imai, Ikoma, Sato und Fujimoto beschrieben ist, veröffentlicht von Kogyo Chosakai am 10. Januar 1985, vgl. insbesondere Seiten 6 und 9 sowie die Darstellung in Fig. 1.Because of their high operating speeds, integrated gallium arsenide logic devices and memory devices are being used more and more in caches and peripheral logic devices for high-speed microprocessors and in other digital applications in which speed is a critical factor. The circuit configuration still used in these applications is the direct-coupled FET logic structure (DCFL, ie direct-coupled FET logic), which is used, for example, in the first edition of Kagobutsu Handotai Debaisu II (Compound Semiconductor Devices II) from Imai, Ikoma , Sato and Fujimoto, published by Kogyo Chosakai on January 10, 1985, cf. in particular pages 6 and 9 and the illustration in FIG. 1.

Die in Fig. 1 dargestellte Einrichtung ist eine logische Inversionsschaltung mit einem Eingangsanschluß Vin 1, einem Ausgangsanschluß 2 und einem EFET 3, welches an seinem Gate ein Eingangssignal Vin vom Eingangsanschluß 1 aufnimmt und das invertierte Signal von der Source zum Ausgangsanschluß 2 leitet. Der Verbraucherkreis 10 gemäß dem Stand der Tech nik, der mit dieser logischen Schaltung verbunden ist, um faßt einen DFET 11, dessen Gate- und Source-Elektroden mit einander und mit dem Drain des EFET 3 elektrisch verbunden sind. Der Drain des EFET 3 und die Source des DFET 11 sind über eine Schottky-Diode 20, die zwischen dem Gate und dem Kanal des logischen Transistors der nächsten Stufe verbun den ist, ebenfalls mit Vss gekoppelt. Diese Diode wird im folgenden als parasitäre Diode bezeichnet. Der Drain des DFETs 11 ist mit Vdd verbunden; die Source des DFETs 3 ist mit Vss verbunden. Die Verbindung zwischen der Source und dem Gate des DFETs 11 stellt sicher, daß sich das DFET 11 stets im eingeschalteten Zustand befindet, der ein Fließen von Verbraucherstrom ermöglicht.The device shown in Fig. 1 is a logic inversion circuit with an input terminal Vin 1 , an output terminal 2 and an EFET 3 , which receives an input signal Vin from the input terminal 1 at its gate and conducts the inverted signal from the source to the output terminal 2 . The consumer circuit 10 according to the prior art, which is connected to this logic circuit to summarize a DFET 11 , the gate and source electrodes of which are electrically connected to one another and to the drain of the EFET 3 . The drain of the EFET 3 and the source of the DFET 11 are also coupled to Vss through a Schottky diode 20 connected between the gate and channel of the next stage logic transistor. This diode is referred to below as a parasitic diode. The drain of the DFET 11 is connected to Vdd ; the source of the DFET 3 is connected to Vss . The connection between the source and the gate of the DFET 11 ensures that the DFET 11 is always in the switched-on state, which enables the flow of consumer current.

Die Betriebscharakteristika bzw. Betriebskennlinien dieser Schaltung sind in Fig. 2 dargestellt, welche die Beziehung zwischen dem Arbeitsstrom I und der Ausgangssignal-Spannung Vout zeigt. In Fig. 2 ist L die Belastungskurve des Verbrau cherkreises 10 in Fig. 1, Cl ist die Kennkurve des FET 3, wenn sich das Eingangssignal Vin im High-Zustand befindet, Ch ist die Kennkurve des EFET 3, wenn sich das Eingangssi gnal Vin im Low-Zustand befindet, und Cd ist die Durchlaß kennlinie der parasitären Diode 20 in die nächste Stufe. Wenn sich das Eingangssignal Vin im High-Zustand befindet, so arbeitet die Schaltung im Schnittpunkt Pl der L und Cl-Kur ven, und das Ausgangssignal Vout befindet sich auf Low- Potential Vl, welches ungefähr 0,1 V beträgt. Wenn sich das Eingangssignal Vin von High zu Low ändert, so ändert sich die Kennkurve des EFET 3 von Cl zu Ch. Wenn der Aus gangsanschluß Vout 2 nicht angeschlossen wäre, so würde die Schaltung am Punkt Pha arbeiten und die Ausgangsspan nung Vout würde nahe bei Vdd liegen. Nachdem die Schaltung mit einer logischen DCFL-Schaltung der nächsten Stufe ver bunden ist, kann sich die Ausgangsspannung nicht wesentlich über die Durchlaß-Einschaltspannung Vf der parasitären Diode 20 der nächsten Stufe erheben, welche daher das Aus gangssignal Vout auf einen Wert von ungefähr 0,6 V bis 0,8 V fixiert. Dementsprechend wird dies der High-Ausgangs pegel Vh, und die Schaltung arbeitet am Punkt Ph. Im Bereich zwischen dem Low-Ausgangspegel und dem High-Aus gangspegel wird das Belastungs-DFET 11 gesättigt und arbei tet als Konstantstromquelle, so daß der durch den Verbrau cherkreis fließende Strom an einem im wesentlichen konstan ten Wert Icr fixiert wird.The operating characteristics of this circuit are shown in Fig. 2, which shows the relationship between the working current I and the output signal voltage Vout . In Fig. 2, L is the load curve of the consumer circuit 10 in Fig. 1, Cl is the characteristic curve of the FET 3 when the input signal Vin is high, Ch is the characteristic curve of the EFET 3 when the input signal Vin is in the low state, and Cd is the pass characteristic of the parasitic diode 20 in the next stage. When the input signal Vin is high, the circuit operates at the intersection Pl of the L and Cl curves, and the output signal Vout is at low potential Vl , which is approximately 0.1 V. When the input signal Vin changes from high to low, the characteristic curve of the EFET 3 changes from Cl to Ch . If the output connection Vout 2 were not connected, the circuit would work at point Pha and the output voltage Vout would be close to Vdd . After the circuit is connected to a next level DCFL logic circuit, the output voltage cannot rise significantly above the forward turn-on voltage Vf of the next stage parasitic diode 20 , which therefore causes the output signal Vout to be approximately 0, 6 V to 0.8 V fixed. Accordingly, this becomes the high output level Vh , and the circuit operates at point Ph . In the range between the low output level and the high output level, the load DFET 11 is saturated and works as a constant current source, so that the current flowing through the consumer circuit is fixed at a substantially constant value Icr .

Das vergleichsweise kleine Pendeln des DCFL von 0,5 V bis 0,7 V und die extrem hohe Elektronenmobilität von Gallium arsenid ermöglichen es den Schaltungen gemäß Fig. 1, bei hohen Geschwindigkeiten zu arbeiten. Ein Problem bei der Schaltung gemäß Fig. 1 besteht jedoch darin, daß das rela tiv hohe Strom x Spannungs-Produkt am Punkt Ph einen unnöti gen Verbrauch bzw. Vergeudung von Energie im High-Zustand verursacht. Ein weiteres Problem liegt darin, daß, wenn ein Belastungs-DFET 11 mit einem großen Stromverstärkungs koeffizienten β verwendet wird, um die Steuerleistung der Schaltung zu vergrößern, das hieraus resultierende große Einfließen von Klemmstrom zum Gate des EFET der nächsten Stufe einen großen Spannungseffekt im Source-Widerstand dieses EFET erzeugt, was den Low-Pegel der Schaltung der nächsten Stufe anhebt. Nachdem das logische Pendeln bzw. Schwingen anfänglich nur 0,5 bis 0,7 V beträgt, reduziert das Anheben des Low-Pegels ernsthaft den Betriebsspielraum der Schaltung und kann zu Instabilität führen.The comparatively small oscillation of the DCFL from 0.5 V to 0.7 V and the extremely high electron mobility of gallium arsenide enable the circuits according to FIG. 1 to work at high speeds. A problem with the circuit of FIG. 1, however, is that the rela tively high current x voltage product at point Ph causes unnecessary consumption or waste of energy in the high state. Another problem is that when a load DFET 11 with a large current gain coefficient β is used to increase the control performance of the circuit, the resulting large inflow of clamp current to the gate of the next stage EFET has a large voltage effect in the source -Resistor generates this EFET, which raises the low level of the next stage circuit. Since the logical oscillation is initially only 0.5 to 0.7 V, raising the low level seriously reduces the operating latitude of the circuit and can lead to instability.

Es ist daher ein Ziel der vorliegenden Erfindung, einen FET-Verbraucherkreis zu schaffen, bei dem die vorstehend angeschnittenen Probleme des unnötig hohen Energieverbrauchs und des instabilen Schaltungsbetriebs gelöst sind.It is therefore an object of the present invention to provide one FET consumer group, in which the above addressed problems of unnecessarily high energy consumption and the unstable circuit operation are solved.

Eine erfindungsgemäße Feldeffekttransistor-Verbraucherschal tung umfaßt einen ersten Feldeffekttransistor desjenigen Typs, der normalerweise eingeschaltet ist, wobei die Gate- und die Source-Elektroden desselben miteinander gegenseitig verbunden sind, sowie einen zweiten Feldeffekttransistor desjenigen Typs, der normalerweise eingeschaltet ist, des sen Gate-Elektrode mit der Schaltungs-Erde verbunden ist. Der erste Feldeffekttransistor und der zweite Feldeffekt transistor sind zwischen der Schaltungsversorgungsspannung und einem Knoten- bzw. Schaltungspunkt zur Verbindung mit einem Antriebsstromkreis bzw. äußeren Steuerkreis in Serie verbunden.A field effect transistor consumer scarf according to the invention device comprises a first field effect transistor of that Type that is normally on, with the gate and the source electrodes thereof mutually are connected, and a second field effect transistor of the type that is normally switched on sen gate electrode is connected to the circuit ground. The first field effect transistor and the second field effect transistor are between the circuit supply voltage and a node or node for connection to a drive circuit or external control circuit in series connected.

Im folgenden werden mehrere Ausführungsbeispiele der Erfin dung anhand der Zeichnung näher beschrieben. In der Zeich nung zeigtThe following are several embodiments of the invention dung described with reference to the drawing. In the drawing shows

Fig. 1 ein schematisches Diagramm, welches eine DCFL-Schal tung mit einem Verbraucherkreis gemäß dem Stand der Technik zeigt, Fig. 1 shows a schematic diagram tung a DCFL scarf with a load circuit according to the prior art,

Fig. 2 eine Graphik, welche die Betriebskennlinien der Schaltung gemäß Fig. 1 zeigt, Fig. 2 is a graph showing the operating characteristics of the circuit of Fig. 1,

Fig. 3 ein schematisches Diagramm eines FET-Verbraucher kreises, welches ein erfindungsgemäßes Ausführungsbeispiel zeigt, Figure 3 is a schematic diagram of circle. A FET consumers showing an embodiment of this invention,

Fig. 4 eine Graphik, welche die Betriebskennlinien der Schaltung gemäß Fig. 3 zeigt, Fig. 4 is a graph showing the operating characteristics of the circuit of Fig. 3,

Fig. 5 ein schematisches Diagramm einer logischen Schal tung, welche den FET-Verbraucherkreis gemäß Fig. 3 bein haltet, Figure 5 is a schematic diagram of processing. A logical scarf, which constitutes the FET consumer circuit of FIG. 3 comprising,

Fig. 6 eine graphische Darstellung, welche die Betriebskenn linien der Schaltung gemäß Fig. 5 darstellt, Fig. 6 is a graph which lines the operating characteristics of the circuit of Fig. 5,

Fig. 7 eine schematische Darstellung eines FET-Verbraucher kreises gemäß einem weiteren erfindungsgemäßen Ausführungs beispiel, Fig. 7 is a schematic representation of a FET load circuit according to a further execution according to the invention, for example,

Fig. 8 eine graphische Darstellung, welche die Betriebskenn linien der Schaltung gemäß Fig. 7 darstellt, Figure 8 represents. A graph which lines the operating characteristics of the circuit of Fig. 7,

Fig. 9 eine schematische Darstellung einer Speicherschal tung, welche einen FET-Verbraucherkreis gemäß Fig. 4 bein haltet, und Fig. 9 is a schematic representation of a memory circuit device, which includes a FET consumer circuit according to FIG. 4, and

Fig. 10 eine graphische Darstellung, welche die Betriebs kennlinien der Schaltung gemäß Fig. 9 zeigt. Fig. 10 is a graph showing the operating characteristics of the circuit of FIG. 9.

Im Falle des FET-Verbraucherkreises nach dem ersten erfin dungsgemäßen Ausführungsbeispiel gemäß Fig. 3 umfaßt dieser zwei Depletion-FETs, einen DFET 31 (den ersten Feldeffekt transistor) und einen DFET 32 (den zweiten Feldeffekttran sistor). Der Drain des DFET 31 ist mit der Versorgungsspan nung verbunden. Seine Source und sein Gate sind miteinander und mit dem Drain des DFET 32 verbunden. Die Source des DFET 32 ist mit einem Schaltungspunkt A verbunden, an den ein Antriebsstromkreis angeschlossen werden kann. Das Gate des DFET 32 ist mit dem Erdpotential Vss verbunden. Das DFET 31 und das DFET 32 sind so ausgebildet, daß der abso lute Wert |Vtd | ihrer Schwellenspannung Vtd geringer ist als die Versorgungsspannung Vdd, und das DFET 31 weist einen kleineren Transistor-Verstärkungskoeffizienten β auf als das DFET 32.In the case of the FET consumer circuit according to the first embodiment of the invention according to FIG. 3, this comprises two depletion FETs, a DFET 31 (the first field effect transistor) and a DFET 32 (the second field effect transistor). The drain of the DFET 31 is connected to the supply voltage. Its source and gate are connected together and to the drain of the DFET 32 . The source of the DFET 32 is connected to a node A to which a drive circuit can be connected. The gate of the DFET 32 is connected to the ground potential Vss . The DFET 31 and the DFET 32 are designed so that the absolute value | Vtd | its threshold voltage Vtd is less than the supply voltage Vdd , and the DFET 31 has a smaller transistor gain coefficient β than the DFET 32 .

Fig. 4 ist eine Belastungskennlinien-Darstellung, welche die Beziehung zwischen dem Arbeitsstrom I und dem Potential Va beim Schaltungspunkt A zeigt. Die Kurve L 1 ist die Be lastungskennlinie des DFET 31. Die Kurve L 2 ist die Be lastungskennlinie des DFET 32. Die Kurve L ist die Be lastungskennlinie des gesamten Verbraucherkreises 30. Fig. 4 is a load characteristic graph showing the relationship between the operating current I and the potential Va at the node A. The curve L 1 is the load characteristic of the DFET 31 . The curve L 2 is the loading characteristic of the DFET 32 . The curve L is the load characteristic of the entire consumer circuit 30 .

Wenn sich der Schaltungspunkt A bei Erdpotential Vss befin det, so ist die Gate-Source-Potentialdifferenz sowohl des DFET 31 als auch des DFET 32 Null V. Nachdem Null V < Vtd, befinden sich sowohl der DFET 31 als auch der DFET 32 im Ein-Zustand, so daß Strom fließen kann. Nachdem der DFET 31 jedoch einen kleineren Verstärkungsfaktor aufweist, wird er bei einem niedrigeren Pegel gesättigt, so daß der durch den Verbraucherkreis fließende Strom auf den Sätti gungspegel der Kurve L 1 begrenzt ist. Wenn das Potential am Schaltungspunkt A zu steigen anfängt, so bleiben das Gate und die Source des DFET 31 auf dem gleichen Potential und der DFET 31 bleibt im gesättigten Zustand, so daß er als Konstantstromquelle arbeitet und den Arbeitsstrom auf einen konstanten Wert begrenzt, der durch den flachen Teil der Kurven L F1 und L repräsentiert ist. When node A is at ground potential Vss , the gate-source potential difference of both the DFET 31 and DFET 32 is zero V. After zero V < Vtd , both the DFET 31 and the DFET 32 are on -State so electricity can flow. However, after the DFET 31 has a smaller gain factor, it is saturated at a lower level, so that the current flowing through the consumer circuit is limited to the saturation level of the curve L 1 . When the potential at node A begins to rise, the gate and source of the DFET 31 remain at the same potential and the DFET 31 remains in the saturated state, so that it functions as a constant current source and limits the working current to a constant value, which by the flat part of the curves L F1 and L is represented.

Wenn das Potential Va des Schaltungspunktes A ansteigt, so fällt die Gate-Source-Potentialdifferenz des DFET 32 um einen entsprechenden Betrag auf einen Wert geringer als Null V. Dementsprechend wird der DFET 32 schnell ungesät tigt und seine Leitfähigkeit beginnt abzunehmen, wie dies mit der Kurve L 2 gezeigt ist. Wenn das Potential Va ein bestimmtes Potential Vk übersteigt, welches beträchtlich kleiner ist als Vdd, so wird der DFET 32 der dominante, stromflußbegrenzende Faktor, und die Leitfähigkeit des Ver braucherkreises beginnt, entlang der Kurve L 2 scharf abzu fallen. Wenn das Potential Va des Schaltungspunktes A den absoluten Wert |Vtd | der Schwellenspannung Vtd erreicht, so ist der Stromfluß vollkommen abgeschnitten.When the potential Va of the node A increases, the gate-source potential difference of the DFET 32 drops by a corresponding amount to a value less than zero V. Accordingly, the DFET 32 quickly unsaturated and its conductivity begins to decrease, as is the case with Curve L 2 is shown. When the potential Va exceeds a certain potential Vk , which is considerably smaller than Vdd , the DFET 32 becomes the dominant current-limiting factor, and the conductivity of the consumer circuit begins to drop sharply along the curve L 2 . If the potential Va of the switching point A has the absolute value | Vtd | of the threshold voltage Vtd , the current flow is completely cut off.

Fig. 5 ist eine schematische Darstellung, welche die Anwen dung eines Verbraucherkreises 30 gemäß erstem Ausführungs beispiel in einer logischen Schaltung zeigt. Diese logische Schaltung arbeitet als Inverter und umfaßt einen Eingangs anschluß 40 für ein Eingangssignal Vin, einen Ausgangsan schluß 41 für ein Ausgangssignal Vout, einen EFET 42 als Treiberelement, sowie den Verbraucherkreis gemäß Fig. 3. Der Drain des EFET 42 ist mit einem Schaltungspunkt A und mit dem Ausgangsanschluß 41 verbunden, sein Gate ist mit dem Eingangsanschluß 40 verbunden und seine Source ist mit dem Erdpotential Vss verbunden. Der Ausgangsanschluß 41 ist mit einer Parasitär-Diode 43 verbunden, welche am Eingang der logischen Schaltung der nächsten Stufe vorge sehen ist. Im Verbraucherkreis 30 sollte die Schwellenspan nung Vtd der DFETs 31 und 32 hinsichtlich des Absolutwertes nahe an Vf sein, der Einschaltspannung der parasitären Diode 43: |Vtd | = Vf («Vdd). Die DFETs 31 und 32 sollten vorzugsweise so ausgebildet sein, daß ihre Schwellenspan nung Vtd im wesentlichen im Bereich zwischen -0,7 V bis -0,8 V liegt. Fig. 5 is a schematic representation showing the application of a consumer circuit 30 according to the first embodiment example in a logic circuit. This logic circuit works as an inverter and comprises an input terminal 40 for an input signal Vin , an output terminal 41 for an output signal Vout , an EFET 42 as a driver element, and the consumer circuit according to FIG. 3. The drain of the EFET 42 is with a circuit point A. and connected to the output terminal 41 , its gate is connected to the input terminal 40 and its source is connected to the ground potential Vss . The output terminal 41 is connected to a parasitic diode 43 , which is seen at the input of the logic circuit of the next stage. In the consumer circuit 30 , the threshold voltage Vtd of the DFETs 31 and 32 should be close to Vf with respect to the absolute value, the turn-on voltage of the parasitic diode 43 : | Vtd | = Vf (« Vdd) . The DFETs 31 and 32 should preferably be designed so that their threshold voltage Vtd is substantially in the range between -0.7 V to -0.8 V.

Fig. 6 ist eine graphische Darstellung, welche die Betriebs kennlinien der Schaltung gemäß Fig. 4 durch Darstellung der Beziehung zwischen der Ausgangsspannung Vout und dem Arbeitsstrom I zeigt. Die Kurve L ist die Belastungskurve des Verbraucherkreises 30. Die Kurve Cl ist die Kennlinie des EFET 42, wenn sich das Eingangssignal Vn im High-Zu stand befindet. Die Kurve Ch ist die Kennlinie des EFET 42, wenn sich das Eingangssignal Vn auf Low-Pegel befindet. Die Kurve Cd ist die Durchlaßkennlinie der Diode 43. Fig. 6 is a graph showing the operating characteristics of the circuit of Fig. 4 by showing the relationship between the output voltage Vout and the working current I. The curve L is the load curve of the consumer circuit 30 . The curve C1 is the characteristic curve of the EFET 42 when the input signal Vn is in the high state. The curve Ch is the characteristic curve of the EFET 42 when the input signal Vn is at a low level. Curve Cd is the forward characteristic of diode 43 .

Wenn das Eingangssignal Vn High ist, arbeitet die Schaltung am Punkt P 1, an dem die Kurve Cl die Kurve L schneidet, und das Ausgangssignal Vout befindet sich auf Low-Pegel Vl. Bei diesem Ausgangspegel arbeitet der DEFET 31 im Ver braucherkreis 30 als Konstantstromquelle, wie oben beschrieben, so daß die Belastungskurve L in diesem Bereich flach ist, und es kann selbst dann ein ausreichend kleines Low-Ausgangspotential Vl erreicht werden, wenn der Tran sistor-Verstärkungskoeffizient β des EFET 42 vergleichsweise klein ist. Wenn dann das Eingangssignal Vn in den Low-Zu stand gelangt, so verschiebt sich der Arbeitspunkt entwe der zum Schnittpunkt Pha der Belastungskurve L und der Kenn linie Ch oder zum Schnittpunkt Ph der Belastungskurve L und der Kennkurve Cd, je nachdem, welcher der beiden Punk te sich auf niedrigerem Potential befindet. Wie weiter oben angemerkt, reduziert dann der DFET 32 im Verbraucherkreis 30 die Leitfähigkeit des Verbraucherkreises 30 auf einen extrem niedrigen Pegel, so daß nur ein kleiner Arbeitsstrom I durch den Verbraucherkreis fließen kann. Selbst wenn dem nach im wesentlichen dieser gesamte Arbeitsstrom als Klemm strom Icr durch die parasitäre Diode 43 der nächsten Stufe fließt, die dann am Schnittpunkt Ph arbeitet, ist dieser Klemmstrom Icr ziemlich klein. Als Ergebnis hiervon wird durch den Klemmstrom Icr wenig Energie nutzlos verschwendet und das Einströmen des Klemmstroms Icr hebt den Low-Pegel in der nächsten Stufe nur geringfügig an, so daß der logi sche Betrieb stabiler ist als beim Stand der Technik.When the input signal Vn is high, the circuit operates at point P 1 , where curve C1 intersects curve L , and output signal Vout is at low level V1 . In this output level 31, the Defet operates in United braucherkreis 30 as a constant current source as described above so that the load line L is flat in this area, and it may even then a sufficiently small low output potential Vl can be achieved when the Tran sistor gain coefficient β of the EFET 42 is comparatively small. Then when the input signal Vn is in the low state, the operating point shifts either to the intersection Pha of the load curve L and the characteristic line Ch or to the intersection Ph of the load curve L and the characteristic curve Cd , depending on which of the two points te is at a lower potential. As noted above, the DFET 32 in the consumer circuit 30 then reduces the conductivity of the consumer circuit 30 to an extremely low level, so that only a small working current I can flow through the consumer circuit. Accordingly, even if essentially all of this working current flows as the clamping current Icr through the parasitic diode 43 of the next stage, which then operates at the intersection Ph , this clamping current Icr is quite small. As a result, little energy is wasted uselessly by the clamp current Icr and the inflow of the clamp current Icr only slightly raises the low level in the next stage, so that the logic operation is more stable than in the prior art.

Der Stromfluß durch die parasitäre Diode 43 kann weiter dadurch reduziert werden, daß die Schaltung so ausgebildet wird, daß |Vtd | < Vf. Der Punkt Pha wird dann links des Punktes Ph angeordnet, so daß die Schaltung im High-Aus gangszustand am Punkt Pha arbeitet. Nachdem Vh < |Vtd | und in diesem Fall |Vtd | < Vf, wird sich die parasitäre Diode 43 nicht einschalten und der Stromfluß durch diese wird somit im wesentlichen Null sein.The current flow through the parasitic diode 43 can be further reduced by designing the circuit so that | Vtd | < Vf . The point Pha is then arranged to the left of the point Ph , so that the circuit works in the high-output state at the point Pha . After Vh <| Vtd | and in this case | Vtd | < Vf , the parasitic diode 43 will not turn on and the current flow through it will thus be substantially zero.

Fig. 7 ist eine schematische Darstellung eines neuartigen FET-Verbraucherkreises, welche ein zweites Ausführungsbei spiel der vorliegenden Erfindung darstellt. Dieses zweite Ausführungsbeispiel unterscheidet sich vom ersten Ausfüh rungsbeispiel dadurch, daß die beiden Belastungs- bzw. Ver braucher-DFETs 31 und 32 in umgekehrter Reihenfolge verbun den sind. Im einzelnen ist der Drain des DFETs 32 mit der Versorgungsspannung Vdd verbunden, sein Gate ist mit dem Erdpotential Vss verbunden und seine Source ist mit dem Drain des DFET 31 verbunden. Die Source und das Gate des DFET 31 sind untereinander und mit einem Schaltungspunkt A verbunden, mit dem auch ein Antriebsstromkreis (bzw. äußerer Stromkreis) verbunden werden kann. Der Verstärkungs koeffizient β des DFET 31 ist kleiner als derjenige des DFET 32, und die Schwellenspannung Vtd der DFETs 31 und 32 ist hinsichtlich des Absolutwertes im wesentlichen gleich zu Vdd. Die Drain-Source-Spannung des DFET 31 in Fig. 7 ist mit Vds bezeichnet, und die Gate-Source-Spannung des DFET 32 ist mit Vg bezeichnet. Fig. 7 is a schematic representation of a novel FET consumer circuit, which represents a second exemplary embodiment of the present invention. This second embodiment differs from the first exemplary embodiment in that the two load or consumer DFETs 31 and 32 are connected in the reverse order. Specifically, the drain of the DFET 32 is connected to the supply voltage Vdd , its gate is connected to the ground potential Vss and its source is connected to the drain of the DFET 31 . The source and the gate of the DFET 31 are connected to one another and to a circuit point A , to which a drive circuit (or external circuit) can also be connected. The gain coefficient β of the DFET 31 is smaller than that of the DFET 32 , and the threshold voltage Vtd of the DFETs 31 and 32 is substantially equal to Vdd in terms of absolute value. The drain-source voltage of DFET 31 in Fig. 7 is labeled Vds and the gate-source voltage of DFET 32 is labeled Vg .

Fig. 8 ist eine Belastungskennlinien-Darstellung, welche die Beziehung zwischen dem Potential Va am Schaltungspunkt A in Fig. 7 und dem Arbeitsstrom I zeigt. Die Kurve L 1 ist die Belastungskurve des DFET 31. Die Kurve L 2 ist die Be lastungskurve des DFETs 32. Die Kurve La ist eine Zusammen setzung der Kurven L 1 und L 2. Die Kurve L ist die Be lastungskurve der gesamten Schaltung. Fig. 8 is a load characteristic diagram showing the relationship between the potential Va at the node A in Fig. 7 and the working current I. The curve L 1 is the load curve of the DFET 31 . The curve L 2 is the load curve of the DFET 32 . The curve La is a composition of the curves L 1 and L 2 . The curve L is the load curve of the entire circuit.

Die Belastungskurve L des Verbraucherkreises 130 in Fig. 7 ist, ähnlich wie diejenige des Verbraucherkreises in Fig. 3, grundsätzlich bzw. im wesentlichen durch die kleinere der beiden Kurven L 1 und L 2 begrenzt, es besteht jedoch insofern ein Unterschied, als die Gate-Source-Spannung Vg des DFET 32 das Negative der Summe des Potentials Va des Schaltungspunkts A und der Drain-Source-Spannung Vds des DFET 31 ist, d. h. Vg = -(Va + Vds). Das heißt, die Gate- Source-Spannung des DFET 32 wird durch den Spannungsabfall Vds über den DFET 31 weiter reduziert. Die Gesamtbelastungs kurve L in Fig. 8 ist daher gegenüber der Kurve La, die durch die Kurven L 1 und L 2 definiert ist, um den Betrag Vds nach links verschoben. Mit dieser Belastungskennlinie besteht wie im Falle des ersten Ausführungsbeispiels ein feststehendes Potential Vk, bei dem die Leitfähigkeit des Verbraucherkreises schnell abfällt. Der Klemmstrom Icr kann im wesentlichen auf die Hälfte desjenigen einer DCFL-Schal tung gemäß dem Stand der Technik reduziert werden, indem Schaltungskonstanten ausgewählt werden, welche bewirken, daß sich die Kurven L 1 und L 2 am High-Pegel des Ausgangs signals Vout beispielsweise in der logischen Schaltung gemäß Fig. 5 schneiden.The load curve L of the consumer circuit 130 in FIG. 7, like that of the consumer circuit in FIG. 3, is fundamentally or essentially limited by the smaller of the two curves L 1 and L 2 , but there is a difference in that the gate -Source voltage Vg of DFET 32 is the negative of the sum of the potential Va of node A and the drain-source voltage Vds of DFET 31 , ie Vg = - (Va + Vds) . That is, the gate-source voltage of the DFET 32 is further reduced by the voltage drop Vds across the DFET 31 . The total load curve L in FIG. 8 is therefore shifted to the left by the amount Vds compared to curve La , which is defined by curves L 1 and L 2 . With this load characteristic, as in the case of the first exemplary embodiment, there is a fixed potential Vk at which the conductivity of the consumer circuit drops rapidly. The clamping current Icr can be reduced substantially to half that of a DCFL circuit according to the prior art by selecting circuit constants which cause the curves L 1 and L 2 at the high level of the output signal Vout, for example, in of the logic circuit shown in FIG. 5.

Ein Verbraucherkreis gemäß vorliegender Erfindung weist nicht nur dann, wenn er als Belastung bzw. Verbraucher einer logischen Schaltung verwendet wird, überlegene Charak teristika auf, sondern auch dann, wenn er beispielsweise als Bit-Leitungs-Last einer Speicherschaltung verwendet wird. Fig. 9 zeigt eine schematische Darstellung eines Teils einer Spalte in einer Random-Access-Memory-Schaltung (RAM) unter Verwendung des neuen Verbraucherkreises 30 ge mäß Fig. 3.A consumer circuit according to the present invention has superior characteristics not only when it is used as a load or consumer of a logic circuit, but also when it is used, for example, as a bit line load of a memory circuit. FIG. 9 shows a schematic illustration of part of a column in a random access memory circuit (RAM) using the new consumer circuit 30 according to FIG. 3.

Diese Speicherschaltung umfaßt eine Wortleitung Wi, ein Paar komplementärer Bit-Leitungen d und , ein Paar komple mentärer Lesedatenleitungen RD und , ein Paar komplemen tärer Schreibdatenleitungen WD und , eine Lesespalten adreßleitung RA und eine Schreibspaltenadreßleitung WA. Die komplementären Bit-Leitungen d und sind mit einem Paar Verbraucherkreise 30-1 und 30-2 verbunden, die mit den Verbraucherkreisen 30 gemäß Fig. 3 identisch sind und von denen eine jede ein Paar DFETs 31 und 32, die in Serie miteinander verbunden sind, umfaßt. Die Schwellenspannung Vtd der DFETs 31 und 32 ist im wesentlichen gleich dem Ab solutwert Vf, der Durchlaßspannung der parasitären Dioden in der Schaltung. Die beiden komplementären Bit-Leitungen d und und sind mit einer Vielzahl von Sechselementenspeicher zellen verbunden, von denen jede auch mit einer Wort leitung verbunden ist. Nur die i-te Wortleitung Wi und die mit ihr verbundene Speicherzelle ist in der Zeichnung ge zeigt. Zusätzlich sind die beiden komplementären Bit-Lei tungen d und die beiden komplementären Lesedatenlei tungen RD und mit einem Spaltenfühlverstärker 60 verbun den, die beiden komplementären Bit-Leitungen d und und die beiden komplementären Schreibdatenleitungen WD und sind mit einem Schreibdaten-Spaltenschalter 70 verbunden, und die beiden komplementären Schreibdatenleitungen WD und sind mit einem Schreibdaten-Antriebsstromkreis 80 ver bunden.This memory circuit comprises a word line Wi , a pair of complementary bit lines d and, a pair of complementary read data lines RD and, a pair of complementary write data lines WD and, a read column address line RA and a write column address line WA . The complementary bit lines d and are connected to a pair of consumer circuits 30-1 and 30-2 which are identical to the consumer circuits 30 shown in FIG. 3 and each of which is a pair of DFETs 31 and 32 which are connected in series , includes. The threshold voltage Vtd of the DFETs 31 and 32 is substantially equal to the absolute value Vf , the forward voltage of the parasitic diodes in the circuit. The two complementary bit lines d and and are connected to a plurality of six-element memory cells, each of which is also connected to a word line. Only the i-th word line Wi and the memory cell connected to it is shown in the drawing. In addition, the two complementary bit lines d and the two complementary read data lines RD and connected to a column sense amplifier 60 , the two complementary bit lines d and and the two complementary write data lines WD and are connected to a write data column switch 70 , and the two complementary write data lines WD and are connected to a write data drive circuit 80 .

Die Speicherzelle 50 umfaßt eine Datenspeicher-Flip-Flop- Schaltung, die aus den EFETs 51 und 52 und den DFETs 53 und 54 besteht sowie einem Paar Verknüpfungs-EFETs 55 und 56, um den Betrieb des Datenspeicherns im Flip-Flop oder des Lesens der im Flip-Flop gespeicherten Daten zu toren. Memory cell 50 includes a data storage flip-flop circuit consisting of EFETs 51 and 52 and DFETs 53 and 54 and a pair of logic EFETs 55 and 56 to flip-flop or read data storage data stored in the flip-flop.

Der Spaltenfühlverstärker 60 umfaßt ein Paar EFETs 61 und 62 mit einer gemeinsamen Source-Elektrode. Die Gates der EFETs 61 und 62 sind mit den komplementären Bit-Leitungen d und verbunden, ihre Drains sind mit den beiden komple mentären Lesedatenleitungen RD und verbunden. Der Spal tenfühlverstärker 60 umfaßt auch einen EFET 63, der in Serie zwischen der gemeinsamen Source der EFETs 61 und 62 und der Erde Vss geschaltet sind. Das Gate des EFET 63 ist mit der Leseadreßleitung RA verbunden. Wenn die Leseadreß leitung RA aktiv ist, so invertiert der Spaltenfühlverstär ker 60 und verstärkt die Signale auf den beiden komplemen tären Bit-Leitungen d und und plaziert die invertierten und verstärkten Signale auf die beiden komplementären Lese datenleitungen RD und . Der Schreibdaten-Spaltenschalter 70 umfaßt zwei Verknüpfungs-EFETs 71 und 72, die die beiden komplementären Bit-Leitungen d und mit den beiden komple mentären Schreibdatenleitungen WD und elektrisch verbin den, wenn die Schreibspaltenadreßleitung WA aktiv ist. Der Schreibdatenantriebsstromkreis 80 umfaßt EFETs 81, 82 und 83 sowie DFETs 84, 85 und 86, welche die beiden komple mentären Schreibdatenleitungen WD und entsprechend einem als Eingangssignal aufgenommenen Schreibdatensignal DAin treiben.Column sense amplifier 60 includes a pair of EFETs 61 and 62 with a common source. The gates of EFETs 61 and 62 are connected to the complementary bit lines d and, and their drains are connected to the two complementary read data lines RD and. Column sense amplifier 60 also includes an EFET 63 connected in series between the common source of EFETs 61 and 62 and ground Vss . The gate of the EFET 63 is connected to the read address line RA . When the read address line RA is active, the column sense amplifier 60 inverts and amplifies the signals on the two complementary bit lines d and and places the inverted and amplified signals on the two complementary read data lines RD and. The write data column switch 70 comprises two logic EFETs 71 and 72 , which connect the two complementary bit lines d and to the two complementary write data lines WD and electrically when the write column address line WA is active. The write data drive circuit 80 comprises EFETs 81, 82 and 83 and DFETs 84, 85 and 86 , which drive the two complementary write data lines WD and in accordance with a write data signal DAin recorded as an input signal.

Fig. 10 ist eine graphische Darstellung der Betriebskenn linien der komplementären Bit-Leitungen d und gemäß Fig. 9. Die horizontale Achse stellt die Spannungen Vd und dieser Bit-Leitungen dar, die vertikale Achse stellt die Ströme Id und dieser Bit-Leitungen dar. Die Kurve L in Fig. 10 ist die Belastungskurve der Verbraucherkreise 30-1 und 30-2. Die gestrichelte Linie Lb, die zum Zwecke des Vergleichs gezeigt ist, ist die Belastungskurve eines Ver braucherkreises gemäß dem Stand der Technik, der aus einem einzigen DFET besteht, bei dem die Source-Elektrode und die Gate-Elektrode miteinander verbunden sind. Die Kurve Cwl ist eine Schreib-Kennlinie, die die Beziehung zwischen den Spannungen Vd und der kompelementären Bit-Leitungen d und und dem Strom zeigt, der zwischen der Bit-Leitung bei Low-Pegel und der Erde Vss des Schreibdatenantriebs stromkreises 80 fließt. Die Kurve Crl ist eine Lesekenn linie, die die Beziehung zwischen den Spannungen Vd und der beiden komplementären Bit-Leitungen d und und dem Strom zeigt, der zwischen der Bitlinie bei Low-Pegel und der Erde Vss der Speicherzelle 50 fließt. Eine Lesekenn linie, welche die Beziehung zwischen den Spannungen Vd und der beiden komplementären Bit-Leitungen d und und dem Strom zeigt, der zwischen der Bitleitung bei High-Pegel und der Erde Vss der Speicherzelle 50 fließt, ist auf der Achse Vd und . Fig. 10 is a graphical representation of the operating characteristics of the complementary bit lines d and according to Fig. 9. The horizontal axis represents the voltages Vd and these bit lines, the vertical axis represents the currents Id and these bit lines. The curve L in FIG. 10 is the load curve of the consumer circuits 30-1 and 30-2 . The dashed line Lb shown for comparison is the load curve of a prior art consumer circuit consisting of a single DFET in which the source and gate are connected together. The curve Cwl is a write characteristic curve showing the relationship between the voltages Vd and the component bit lines d and and the current flowing between the bit line at low level and the ground Vss of the write data drive circuit 80 . The curve Crl is a read characteristic line which shows the relationship between the voltages Vd and the two complementary bit lines d and and the current which flows between the bit line at low level and the ground Vss of the memory cell 50 . A read characteristic line showing the relationship between the voltages Vd and the two complementary bit lines d and and the current flowing between the bit line at high level and the ground Vss of the memory cell 50 is on the axis Vd and.

Zunächst wird der Betrieb der Schaltung gemäß Fig. 9 für die Bit-Leitung d oder , die sich auf High-Pegel befindet, beschrieben.First, the operation of the circuit shown in FIG. 9 for the bit line d or which is at the high level will be described.

Bei einem Lese- oder Schreib-Betrieb fließt der Strom von der Versorgungsspannung Vdd zur Bit-Linie d oder beim High- Pegel über drei Routen: durch die Verbraucherkreise 30-1 und 30-2, durch die Speicherzelle 50 und vom Schreibdatenan triebsstromkreis 80 durch den Schreibdaten-Spaltenschalter 70. Die beiden letztgenannten Routen werden durch die EFETs 55, 56, 71 und 72 getort; wenn die Bit-Leitungsspannung Vd oder gleich dem Potential der Wortleitung Wi und der Schreibspaltenadreßleitung WA ist, so wird der Stromfluß über diese Routen gestoppt. Die Wortleitung Wi wird mittels der parasitären Dioden in den Verknüpfungs-EFETs 55 und 56, die mit der Bit-Leitung d und , von denen sich eine auf Low-Pegel befindet (ungefähr 0,1 bis 0,2 V), verbunden sind, geklemmt bzw. geklammert, so daß das Potential dieser Leitungen ein Potential Vf + Vl (Potential der Source einer der FETs 55 und 56), welches im wesentlichen gleich Vf ist, nicht übersteigen kann. In ähnlicher Weise wird die Schreibspaltenadreßleitung WA mittels der parasitären Dio den in den Verknüpfungs-EFETs 71 und 72, die mit der Bit- Leitung d und , von denen eine sich auf Low-Pegel (unge fähr 0,1 bis 0,2 V) befindet, verbunden ist, geklemmt, so daß das Potential dieser Leitungen ein Potential Vf + Vl (Potential der Source einer der FETs 71 und 72), welches im wesentlichen gleich Vf ist, nicht übersteigen kann. Dem zufolge fließt, wenn das Potential der sich auf High-Pegel befindlichen Bit-Leitung d oder Vf übersteigt, Strom von Vdd zu dieser Bit-Leitung nur über die Verbraucherkreise 30-1 und 30-2. Wie weiter oben erklärt, fällt die Leitfähig keit des Verbraucherkreises 30 gemäß Fig. 3 abrupt ab, wenn das Potential des Schaltpunkts A |Vtd | übersteigt, was im wesentlichen gleich Vf ist, so daß der High-Pegel Vh auf der Bit-Leitung d oder im wesentlichen gleich ist |Vtd | (oder Vf). Daher ist der Betriebspunkt der Schaltung in Fig. 10 Ph. |Vtd | kann im wesentlichen gleich Vf gemacht werden, indem die Dosierung und die Energie eingestellt wird, mit der die Verunreinigung bzw. Störstellen während der Herstellung der DFETs ionen-implantiert werden. Bei einem Verbraucherkreis nach dem Stand der Technik, der nur einen einzigen DFET umfaßt, bei dem das Gate und die Source miteinander verbunden sind, fließt der Strom, bis das Potential der Bit-Leitung d oder die Versorgungsspan nung Vdd erreicht hat, so daß der Arbeitspunkt in Fig. 10 der Punkt Phb sein würde und der High-Pegel im wesentlichen Vdd sein würde.In a read or write operation, the current flows from the supply voltage Vdd to the bit line d or at high level via three routes: through the consumer circuits 30-1 and 30-2 , through the memory cell 50 and from the write data drive circuit 80 the write data column switch 70 . The latter two routes are gated by EFETs 55, 56, 71 and 72 ; if the bit line voltage is Vd or equal to the potential of the word line Wi and the write column address line WA , the current flow through these routes is stopped. The word line Wi is connected by means of the parasitic diodes in the connection EFETs 55 and 56 , which are connected to the bit line d and, one of which is at a low level (approximately 0.1 to 0.2 V). clamped so that the potential of these lines cannot exceed a potential Vf + Vl (potential of the source of one of the FETs 55 and 56 ), which is substantially equal to Vf . Similarly, the write column address line WA is made by means of the parasitic diodes in the link EFETs 71 and 72 , which are connected to the bit line d and, one of which is at low level (approximately 0.1 to 0.2 V). is connected, clamped so that the potential of these lines cannot exceed a potential Vf + Vl (potential of the source of one of the FETs 71 and 72 ) which is substantially equal to Vf . Accordingly, when the potential of the bit line d or Vf is high, current from Vdd to this bit line flows only through the consumer circuits 30-1 and 30-2 . As explained further above, the conductivity of the consumer circuit 30 according to FIG. 3 drops abruptly when the potential of the switching point A | Vtd | exceeds what is substantially equal to Vf , so that the high level Vh on bit line d or is substantially equal | Vtd | (or Vf) . Therefore, the operating point of the circuit in Fig. 10 is Ph. | Vtd | can be made substantially equal to Vf by adjusting the dosage and the energy with which the impurity or impurities are ion-implanted during the manufacture of the DFETs. In a consumer circuit according to the prior art, which comprises only a single DFET, in which the gate and the source are connected to one another, the current flows until the potential of the bit line d or the supply voltage has reached Vdd , so that the Operating point in Fig. 10 would be point Phb and the high level would be substantially Vdd .

Im folgenden wird der Betrieb der Bit-Leitungen d und beim Low-Pegel beschrieben.The operation of bit lines d and at low level is described below.

Der Arbeitspunkt der Low-Bit-Leitung d oder in einem Schreibbetrieb ist der Schnittpunkt Pwl der Schreibkenn linie Cwl und der Belastungskurve L. Das Potential an diesem Punkt ist das Low-Schreibbitleitung-Potential Vwl, der Strom ist der Schreibbitleitungsstrom Iw. Bei einem Lesebetrieb ist der Arbeitspunkt der Schnittpunkt Prl der Lesekennlinie Crl und der Belastungskurve L. Das Potential an diesem Punkt ist das Low-Lesebitleitung-Potential Vrl. Vom Gesichtspunkt der Energieverschwendung her gesehen ist ein kleiner Schreibbitleitungsstrom Iw wünschenswert, und vom Gesichtspunkt des Schreibrandes bzw. des Schreibstör abstandes gesehen muß das Schreibbitleitung-Potential Vwl niedrig sein. Damit Daten schnell lesbar sind und um eine Schreib-Fehlfunktion zu verhindern, die auftreten würde, wenn eine von einer Leseoperation auf der Bit-Leitung ge lassene Restladung die Daten in der als nächstes ausgewähl ten Speicherzelle verursachen würde, zu invertieren, muß das logische Pendeln auf der Bit-Leitung bei einem Lese betrieb klein sein und muß im Bereich oberhalb des Low- Schreibbitleitung-Potentials Vwl stattfinden.The operating point of the low-bit line d or in a write operation is the intersection Pwl of the write characteristic line Cwl and the load curve L. The potential at this point is the low write bit line potential Vwl , the current is the write bit line current Iw . In a reading operation, the working point is the intersection Prl of the reading characteristic Crl and the load curve L. The potential at this point is the low read bit line potential Vrl . A small write bit line current Iw is desirable from the point of view of energy waste , and the write bit line potential Vwl must be low from the point of view of the write edge or the write interference distance. In order for data to be quickly readable and to prevent a write malfunction that would occur if a residual charge left by a read operation on the bit line would cause the data in the next selected memory cell to invert, the logic swing must be small on the bit line during a read operation and must take place in the area above the low write bit line potential Vwl .

Wie weiter oben erläutert wird, wenn das Bitleitungs-Poten tial niedrig ist, der DFET 31 in der entsprechenden Ver braucherschaltung 30-1 oder 30-2 eine Konstantstromquelle, wodurch ein sich Abflachen der Kurve L bewirkt wird, so daß auf diese Weise der Transistor-Verstärkungskoeffizient b reduziert wird und ein kleiner Iw und ein ausreichend niedriger Vwl erzielt werden kann. Wenn das Potential Vd oder der Bit-Leitung d oder den festen Wert Vk über steigt, so wird die Leitfähigkeit der Verbraucherschaltun gen 30-1 oder 30-2 mittels des DFETs 32 jedoch schnell redu ziert, so daß sich die Kurve L nach unten neigt. Wenn die Kurve L einen steilen Abfall aufweist, der dadurch erreicht werden kann, daß die DFETs 32 so ausgebildet werden, daß sie einen großen Wert β aufweisen, dann werden sich die Ar beitspunkte Prl und Ph sehr nahe beieinander befinden und es wird nicht schwierig sein, sie im Potentialbereich ober halb Vwl zu plazieren, während die Bit-Leitungen ein kleines logisches Pendeln bzw. Schwingen aufweisen. Im Falle der Verbraucherschaltung gemäß dem Stand der Technik, die die Belastungskennlinie Lb aufweist, ist der Arbeits punkt für den Schreibbetrieb der gleiche Pwl wie im Falle dieses erfindungsgemäßen Ausführungsbeispiels, der Lesebe triebspunkt ist jedoch der Schnittpunkt Prlb der Kurve Lb mit der Lesekennlinie Crl.As explained above, when the bit line potential is low, the DFET 31 in the corresponding consumer circuit 30-1 or 30-2 uses a constant current source, thereby causing the curve L to flatten out, so that the transistor Gain coefficient b is reduced and a small Iw and a sufficiently low Vwl can be achieved. If the potential Vd or the bit line d or the fixed value Vk rises above, the conductivity of the consumer circuits 30-1 or 30-2 is quickly reduced by means of the DFET 32 , so that the curve L slopes downward . If curve L has a steep drop that can be achieved by designing DFETs 32 to have a large value β , then operating points Prl and Ph will be very close together and it will not be difficult to place them in the potential range above half Vwl , while the bit lines have a small logical oscillation. In the case of the load circuit according to the prior art, which has the exercise curve Lb is, the working point for the write operation is the same Pwl as in the case of this embodiment according to the invention, however, the Lesebe is operating point of intersection Prlb the curve Lb with the read characteristic Crl.

Ein Vergleich der Kennlinien in Fig. 10 zeigt, daß sowohl die erfindungsgemäßen neuen Verbraucherschaltungen 30-1 und 30-2 als auch die Verbraucherschaltung gemäß dem Stand der Technik den erforderlichen kleinen Wert Iw, einen niedrigen Wert Vwl und ein geringes logisches Pendeln auf den Bit-Leitungen in einem Lesebetrieb realisieren können. Beim Stand der Technik jedoch befinden sich die Potentiale Vd und der Bit-Leitungen im Lesebetrieb nahe der Versor gungsspannung Vdd, wobei bei den neuartigen Verbraucher schaltungen 30-1 und 30-2 die Potentiale Vd und der Bit- Leitungen bei einem Lesebetrieb Werte in der Gegend von |Vtd | (was im wesentlichen gleich ist Vf) einnehmen, so daß sie höher als Vwl, jedoch deutlich unterhalb Vdd plaziert sind, wodurch eine Energieverschwendung reduziert wird. Ein weiterer Vorteil besteht darin, daß |Vtd | unab hängig von Vdd ist, so daß der Lesebetrieb durch Eliminie rung der Gefahr stabilisiert wird, daß ein Ansteigen der Versorgungsspannung Vdd bewirkt, daß die komplementären Bit-Leitungen d und mittels der parasitären Dioden der EFETs 61 und 62 im Spaltenfühlverstärker 60, mit dem die Bit-Leitungen d und verbunden sind, geklemmt werden, eine Gefahr, die beim Stand der Technik besteht. Ein weiterer Vorteil der erfindungsgemäßen neuen Verbraucherschaltung besteht darin, daß die Wortleitungen Wi von logischen Schal tungen wie derjenigen gemäß Fig. 5 einschließlich der Ver braucherschaltung 30 gemäß Fig. 3 betrieben werden können, wodurch ein Klemmstromfluß zur Speicherzelle 50 unterdrückt wird, so daß deren Bistabilität verbessert wird. A comparison of the characteristic curves in FIG. 10 shows that both the new consumer circuits 30-1 and 30-2 according to the invention and the consumer circuit according to the prior art have the required small value Iw , a low value Vwl and a low logic swing on the bits - Realize cables in a read mode. In the prior art, however, the potentials Vd and the bit lines in the read mode are close to the supply voltage Vdd , with the novel consumer circuits 30-1 and 30-2 the potentials Vd and the bit lines in a read mode values in the Area of | Vtd | (which is essentially the same as Vf) so that they are placed higher than Vwl but significantly below Vdd , thereby reducing energy waste. Another advantage is that | Vtd | is independent of Vdd , so that the reading operation is stabilized by eliminating the danger that an increase in the supply voltage Vdd causes the complementary bit lines d and by means of the parasitic diodes of the EFETs 61 and 62 in the column sense amplifier 60 with which the Bit lines d and connected are clamped, a danger that exists in the prior art. Another advantage of the new consumer circuit according to the invention is that the word lines Wi of logic circuits such as that shown in FIG. 5 including the consumer circuit 30 shown in FIG. 3 can be operated, whereby a clamping current flow to the memory cell 50 is suppressed so that its bistability is improved.

Die Erfindung ist nicht auf die vorstehend beschriebenen Ausführungsbeispiele beschränkt. Obwohl die Feldeffekttran sistoren dieser Ausführungsbeispiele MESFETs in einer Galliumarsenid-integrierten Schaltung sind, können insbe sondere auch andere Transistorarten verwendet werden, bei spielsweise MESFETs in einem Silikon-IC oder PNP-Übergang- Feldeffekttransistoren. Die Verbraucherschaltungen 30 und 130 der vorstehend beschriebenen Ausführungsbeispiele kön nen auch bei anderen Schaltungen als logischen Schaltungen oder Speicherschaltungen angewandt werden.The invention is not restricted to the exemplary embodiments described above. Although the field effect transistors of these exemplary embodiments are MESFETs in a gallium arsenide integrated circuit, in particular other types of transistors can be used in particular, for example MESFETs in a silicone IC or PNP transition field effect transistors. The consumer circuits 30 and 130 of the exemplary embodiments described above can also be applied to circuits other than logic circuits or memory circuits.

Claims

1. Field effect transistor consumer circuit for use in an electronic circuit with a voltage supply connection, an earth connection and a drive circuit point for connection to a drive circuit, characterized by
a first field effect transistor of the type which is normally switched on, the gate electrode and the source electrode of which are connected to one another, and
a second field effect transistor of the type which is normally switched on, the gate electrode of which is connected to the ground potential,
wherein the first field effect transistor and the second field effect transistor are connected in series between the supply voltage connection and the drive circuit point.

2. Circuit according to claim 1, characterized, that the transistor gain coefficient of the first field effect transistor is less than the transistor amplifier tion coefficient of the second field effect transistor.

3. Circuit according to claim 2, characterized, that the threshold voltage of the first field effect transistor and the second field effect transistor a smaller abso has a value as the supply voltage.

4. Circuit according to claim 3, characterized, that the first field effect transistor and the second field effect transistor Metal semiconductor field effect transistors are.

5. Circuit according to claim 4, characterized, that the first field effect transistor and the second field effect transistor on a semiconductor compound substrate are made.

6. Circuit according to claim 3, characterized, that the first field effect transistor and the second field Effect transistor PN junction field effect transistors are.

7. Circuit according to claim 6, characterized, that the first field effect transistor on a semiconductor Compound substrate is made.

8. Circuit according to claim 1, characterized, that the drain electrode of the first field effect transistor is connected to the voltage supply connection and that the drain electrode of the second field effect transistor with the source electrode of the first field effect transistor is connected and that the source electrode of the second field effect transistor with the drive circuit point is connected.

9. Circuit according to claim 1, characterized, that the drain electrode of the second field effect transistor is connected to the voltage supply connection and that the drain electrode of the first field effect transistor with the source electrode of the first field effect transistor and the source electrode of the first field effect transistor is connected to the drive node.