DE3788532T2 - Funkübertragungssystem mit vereinfachter Fehlerkorrekturschaltung und schneller Kanalumschaltung. - Google Patents

Description

• Die vorliegende Erfindung betrifft Funkübertragungssysteme und insbesondere ein digitales Funkübertragungssystem, bei dem die Schaltung für die Vorwärts-Fehlerkorrekturcodierer vereinfacht und die Umschaltzeitdauer zwischen regulären und Bereitschaftskanälen bei einem aufgrund eines Schwundes auftretenden Fehlers verringert wird.
• Mit der Entwicklung der digitalen Funkübertragung werden mehrstufige Quadratur-Amplitudenmodulationsverfahren (QAM-Verfahren), wie beispielsweise das 16-QAM- oder das 64-QAM-Verfahren zunehmend bei digitalen Mikrowellen-Funkübertragungsstrecken verwendet, die digitale Vermittlungsknoten miteinander verbinden. Um die Bitfehlerrate der Funkübertragungseinrichtungen zu verbessern, werden Vorwärts- Fehlerkorrekturverfahren verwendet. Insbesondere weist ein herkömmliches digitales Mikrowellen-Funkübertragungssystem einen Bipolar/Unipolar-Wandler zum Umwandeln der über Koaxialkabel von einem Vermittlungsknoten übertragenen bipolaren digitalen Zeitmultiplexsignale (TDM-Signale) in unipolare TDM-Signale, sowie eine digitale Übertragungsverarbeitungseinheit auf, die einen Block mit einer vorgegebenen Anzahl von ankommenden Datenbits zeitkomprimiert und zusätzliche Datenbits für die Kanalüberwachung und -umschaltung einfügt, um eine Folge zusammengesetzter Bits für die Übertragung an eine Empfangsstation zu bilden, wo das Signal in bezüglich der Sendestation umgekehrter Weise verarbeitet wird. Um die Vorwärts-Fehlerkorrektur in der Sendestation durchzuführen, werden die zusammengesetzten Bits einem Vorwärts- Fehlerkorrekturcodierer zugeführt, wo die zusammengesetzten Bits wiederum zeitkomprimiert werden, um einen Zeitschlitz zu bilden, wobei bezüglich der zeitkomprimierten zusammengesetzten Bits gemäß einem Fehlercodiertheorem Fehlerberechnungen durchgeführt werden, um einen Fehlerkorrekturcode zu erzeugen, der in den Zeitschlitz eingefügt wird, wobei ein Blockcode gebildet wird. Das Fehlerdecodierverfahren an der Empfangsstation ist ein zum Fehlercodierverfahren umgekehrtes Verfahren, wobei zwei Zeitexpandierungsstufen zum Expandieren des Zeitmaßstabs der zusammengesetzten Bits nach der Ausführung eines Fehlerdecodierverfahrens sowie zum Expandieren des Zeitmaßstabs der komprimierten Datenbits nach dem Extrahieren der zusätzlichen Bits erforderlich sind.
• Weil beim Zeitkomprimierungsverfahren ein Speicher, eine Phasenregelschleife und ein Zähler erforderlich sind, um verschiedene Datenübertragungsgeschwindigkeiten anzupassen, müssen diese Einrichtungen dupliziert werden, um Steuerbits und Fehlerkorrekturcodes einzufügen. Außerdem erfordert das Zeitexpandierungsverfahren eine ähnliche Anordnung, weshalb die Phasenregelschleifen und die Zähler für den Fehlerkorrekturdecodierer und die digitale Empfangsverarbeitungseinheit dupliziert werden müssen, obwohl solche Duplizierungen dazu dienen, die Zeitunterbrechung in der Folge der Berechnungen des Vorwärts-Fehlerkorrekturcodierers zu minimieren, wenn beim Auftreten eines Fehlers im regulären Kanal die Kanalumschaltung an einer Stelle zwischen dem Ausgang der digitalen Verarbeitungseinheit eines regulären Kanals und dem Eingang eines Vorwärts-Fehlerkorrekturcodierers eines Bereitschaftskanals ausgeführt wird.
• In der GB-A-1536337 wird ein digitales Übertragungssystem beschrieben, bei dem ein m-Bit-Serienspeicher zur Geschwindigkeitsumwandlung verwendet wird, um Paritätsbits einzufügen.
• In der US-A-3471830 wird ein Übertragungssystem beschrieben, bei dem eine n-stellige Datenfolge in ein Format umgewandelt wird, bei dem die k-stellige Paritätsprüfungsfolge mit der n-stelligen Folge-kombiniert wird.
• Daher ist es Aufgabe der vorliegenden Erfindung, ein digitales Funkübertragungssystem mit einer vereinfachten Fehlerkorrekturschaltung bereitzustellen.
• Diese Aufgabe wird durch die Merkmale der Patentansprüche 1 und 2 gelöst.
• Aufgrund der einfachen Funktion der Komprimierung und Expandierung des Zeitmaßstabs eines digitalen Signals auf jedem Funkkanal des Systems kann die Fehlercodier und -decodierschaltung wesentlich vereinfacht werden. Im Funkübertragungssystem ist normalerweise ein Bereitschaftskanal für mehrere reguläre Kanäle vorgesehen. Wenn eine Bitfehlerrate eines regulären Kanals aufgrund eines Schwundes einen vorgegebenen Wert überschreitet, wird der reguläre Kanal als gestört behandelt und der Ausgang der digitalen Übertragungsverarbeitungseinheit auf eine Schaltung mit dem Vorwärts-Fehlerkorrekturcodierer des Bereitschaftskanals umgeschaltet, wobei dieser Umschaltvorgang zwischen dem Ausgang einer digitalen Übertragungsverarbeitungseinheit für reguläre Kanäle und dem Eingang eines Vorwärts-Fehlerkorrekturcodierers für den Bereitschaftskanal geschieht. Obwohl durch die einzelne Zeitkomprimierungsfunktion die Fehlercodierschaltung vereinfacht wird, kann mit hoher Wahrscheinlichkeit eine kurze Unterbrechung in der Folge der Berechnungen im Vorwärts-Fehlerkorrekturcodierer für den Bereitschaftskanal auftreten, wodurch eine sogenannte "Wortsynchronisierungsversetzung" verursacht wird. Wenn diese Wortsynchronisierungsversetzung an der Empfangsstation in der gleichen Weise wie bei herkömmlichen Bereitschaftskanal-Fehlerkorrekturdecodierern behandelt wird, deren zeitliche Steuerung aus dem ankommenden Datenbitfluß hergeleitet wird, braucht der Decodierer eine sehr lange Zeit, um eine geeignete zeitliche Steuerung (Wortsynchronisierung) für die Fehlerdecodierberechnungen wiederherzustellen. Dadurch dauert eine Decodierfolgenunterbrechung sehr lange an, selbst wenn am Sendeende eine geeignete zeitliche Steuerung wiederhergestellt wird, so daß die Kanalumschaltung an der Empfangsstation nach dem Auftreten einer Störung in einem regulären Kanal verzögert werden muß.
• Durch die vorliegende Erfindung wird dieses Problem gelöst, indem eine Rahmensynchronisiereinrichtung an der Empfangsstation veranlaßt wird, ein Taktsignal herzuleiten, wobei eine Vorwärts-Fehlerkorrekturdecodierfolge durch das hergeleitete Taktsignal synchronisiert wird. Weil die Rahmenerfassungszeit wesentlich geringer ist als die selbsthergeleitete Worterfassungszeit für Fehlercodier- und decodierfunktionen, kann die aus dem Rahmen hergeleitete Wortsynchronisation an der Empfangsstation innerhalb einer kurzen Zeitdauer wiederhergestellt werden.
• Die vorliegende Erfindung wird nachstehend unter Bezug auf die beigefügten Abbildungen ausführlich beschrieben; es zeigen:
• Fig. 1 eine schematische Darstellung eines digitalen Funkübertragungssystems;
• Fig. 2 ein Blockdiagramm der Datenendstation A von Fig. 1;
• Fig. 3 ein Blockdiagramm des Zwischensenders B von Fig. 1;
• Fig. 4 ein Blockdiagramm der Datenendstation C von Fig. 1;
• Fig. 5 ein Blockdiagramm der digitalen Übertragungseinheiten von Fig. 2 und 4; und
• Fig. 6 eine Darstellung von in den Vorwärts-Fehlerkorrekturcodierern von Fig. 2 und 4 verwendeten Datenformaten.
Aufbau und Funktionen
• Wie in Fig. 1 schematisch dargestellt, erstreckt sich das erfindungsgemäße digitale Funkübertragungssystem zwischen Mikrowellen-Datenendstationen A und C über einen Zwischensender B. Teilnehmer-Unterstationen können direkt mit den Datenendstationen A und C verbunden werden, wobei jedoch normalerweise Fernmeldevermittlungssysteme über Zeitmultiplexer zum Übertragen digitaler TDM-Signale und Zeitdemultiplexer zum Empfang der TDM-Signale mit diesen Funkstationen verbunden sind.
• Wie in Fig. 2 bis 4 dargestellt, weist jede Funkstation einen Satz von N regulären Kanälen und einen Bereitschaftskanal für jede Übertragungsrichtung auf. Für Erläuterungszwecke werden nur zwei reguläre Kanäle Nr. 1 und Nr. 2 für jede Richtung dargestellt. In Fig. 2 weist die Datenendstation A die regulären Sendekanäle Nr. 1 und Nr. 2 und einen Sende-Bereitschaftskanal sowie die regulären Empfangskanäle Nr. 1 und 2 und einen Empfangs-Bereitschaftskanal auf. Alle Steuerfunktionen sind in einer Steuereinrichtung 20 zentralisiert.
• Alle Sendekanäle weisen gleichermaßen einen Bipolar/Unipolar-Wandler 1 auf, der ein über einen nicht dargestellten zugeordneten Zeitmultiplexer in bipolarer Form über ein Koaxialkabel empfangenes Signal in eine unipolare Form zur Funkübertragung umwandelt. In jedem Sendekanal ist eine digitale Sendeverarbeitungseinheit (DPU) 2 mit dem Ausgang des Bipolar/Unipolar-Wandlers 1 verbunden, um in einer später ausführlich beschriebenen Weise das unipolare Signal digital zu verarbeiten. D.h., die Sende-DPU 2 führt die Zeitkomprimierung einer vorgegebenen Anzahl von Bits des ankommenden unipolaren Datenflusses durch, um sowohl das Einfügen zusätzlicher Bits, einschließlich eines Paritätsbits und eines Rahmenbits, um die erste Stufe der Rahmenbildung durchzuführen, als auch das Einfügen eines Zeitschlitzes mit einer Zeichenfolge binärer Nullen zu ermöglichen. Die zeitkomprimierten Datenbits und die zusätzlichen Bits bilden zusammengesetzte Bits.
• In jedem Sendekanal ist ein Vorwärts-Fehlerkorrektur (FEC)-Codierer 3 mit dem Ausgang der Sende-DPU 2 des gleichen Kanals verbunden, um einen Fehlerkorrekturcode in den Zeitschlitz einzufügen, so daß die als gestört festgestellten Signale automatisch an der Empfangsstation korrigiert werden, bevor sie an Unterstationen übertragen werden. Ein Digitalmodulator 4, wie beispielsweise ein 16-QAM-Modulator, und ein Sender 5 werden kaskadenartig zum Ausgang des FEC-Codierers 3 angeordnet, um ein moduliertes digitales Signal auf einer bestimmten Trägerfrequenz zu senden. Die Ausgänge der Sender 5 sind gemeinsam mit einem Eingang eines Duplexers 6 und darüber mit einer Mikrowellenantenne 7 verbunden.
• Die regulären Sendekanäle Nr. 1 und 2 weisen elektromechanische Schalter 8 auf. Bei normalen Bedingungen sind die bipolaren digitalen Signale von den Multiplexern mit den Bipolar/Unipolar-Wandlern 1 der zugeordneten regulären Kanäle gekoppelt, wobei ein Prüfsignal von einem Kontrollsignalgenerator 9 mit dem Bipolar/Unipolar- (B/U-) Wandler 1a des Bereitschafts-Sendekanals gekoppelt ist. Die elektromechanischen Schalter 8 werden betätigt, wenn in den B/U-Wandlern 1 und den Sende-DPUs 2 eine Störbedingung auftritt, wobei der Ausgang des zugeordneten Multiplexers mit dem Bereitschafts- Sendekanal verbunden und die Verbindung des Prüfsignals mit dem Bereitschaftskanal unterbrochen wird. Die Schalter 8 werden auch betätigt, wenn in den Unipolar/Bipolar- (U/B-) Wandlern und den Empfangs-DPUs der Empfangsstation C eine Störbedingung auftritt. Die Schaltsteuersignale zum Betätigen der elektromechanischen Schalter 8 werden in einer nachstehend beschriebenen Weise von der Steuereinrichtung 20 zugeführt, wenn diese ein Fehlersignal von einer Empfangs-DPU des dem Sendekanal zugeordneten Kanals empfängt. Ferner sind elektronische Kanalumschaltschaltungen 10 vorgesehen, die jeweils zwischen den Sende-DPUs 2 und den FEC-Codierern 3a des Bereitschaftskanals und der regulären Kanäle Nr. 1 und 2 geschaltet sind. Bei normalen Bedingungen sind die Ausgänge der Sende-DPUs 2a, 2b und 2c jeweils mit den FEC-Codierern 3a, 3b und 3c verbunden. Wenn in einem der regulären Kanäle aufgrund eines Schwundes oder ähnlichem eine Störbedingung auftritt, wird, wie später beschrieben wird, die Steuereinrichtung 20 über ein Steuersignal darüber informiert, das über einen Empfangskanal, der ein Paar von "Vorwärts-" und "Rückwärts-" Pfaden mit dem gestörten Übertragungskanal bildet, in einen vorgegebenen Zeitschlitz des TDM-Überrahmens eingefügt wird, wodurch die Umschaltschaltung 10a des Bereitschafts-Sendekanals veranlaßt wird, den Ausgang der Sende-DPU 2 des gestörten Kanals mit dem Eingang des FEC-Codierers 3a des Bereitschaftskanals zu verbinden. Dadurch wird das Ausgangssignal der Sende-DPU 2 des gestörten Kanals simultan über den Bereitschaftskanal und die gestörten Kanäle übertragen, bis im aktivierten Kanal an der Empfangsstation C die Bitsynchronisierung wiederhergestellt wird.
• Jeder der Empfangskanäle weist einen auf ein bestimmtes Frequenzband abgestimmten Empfänger 11, einen Demodulator 12 und einen Vorwärts-Fehlerkorrekturdecodierer 13 auf, die kaskadenartig zum Ausgang des Duplexers 6 geschaltet sind. Der FEC-Decodierer 13 führt gemäß einem bekannten Fehlerkorrekturtheorem Fehlerkorrekturberechnungen bezüglich der zusammengesetzten Bits jedes durch den Demodulator 12 wiedergewonnenen Blockcodes aus, indem der darin enthaltene Fehlerkorrekturcode verwendet wird, und überträgt ein fehlerkorrigiertes Signal ohne Expandierung der fehlerkorrigierten zusammengesetzten Bits an eine Rahmensynchronisiereinrichtung 14, die die Rahmenbits im Ausgangssignal des FEC-Decodierers 13 feststellt, um einen Rahmentakt des mit dem Datenfluß zu synchronisierenden Kanals zu ermöglichen und der Steuereinrichtung 20 ein Signal zuzuführen, das diesen Rahmentakt anzeigt. Der synchronisierte Datenfluß ist normalerweise mit der Empfangs-DPU 15 des gleichen Kanals gekoppelt. Jede Empfangs-DPU 15 entfernt die zusätzlichen Bits aus dem Eingangssignal, so daß das Signal nur Datenbits enthält, und expandiert den Zeitmaßstab der Datenbits, um das ursprüngliche Signal wiederherzustellen. Jede Empfangs-DPU 15 weist eine Störungserkennungsschaltung auf, die die Bitfehlerrate des zugeordneten Kanals und eines in einem Überrahmen-Zeitschlitz von der Datenendstation C übertragenen Fehlersignals überwacht, und teilt diese Information der Steuereinrichtung 20 mit, die feststellt, welcher der Sende- und Empfangskanäle gestört ist. Das unipolare Ausgangssignal jeder Empfangs-DPU 15 wird durch einen zugeordneten Unipolar/Bipolar-Wandler 16 in ein bipolares Format umgewandelt.
• Die Empfangskanäle weisen jeweils mit den Ausgängen der regulären Empfangskanäle Nr. 1 und 2 verbundene elektromechanische Schalter 17 auf. Bei normalen Bedingungen sind die Ausgänge der regulären Empfangskanäle mit den nicht dargestellten zugeordneten Zeitdemultiplexern verbunden, während der Ausgang des Bereitschaftskanals mit dem Kontrollsignaldetektor 18 verbunden ist, der das vom Kontrollsignalgenerator der Datenendstation C übertragene Prüfsignal überwacht. Wenn im Bereitschaftskanal eine Störbedingung auftritt, teilt der Kontrollsignaldetektor 18 diese Information der Steuereinrichtung 20 mit, um eine Kanalumschaltfunktion zu verhindern. Die elektromechanischen Schalter 17 werden betätigt, wenn in den Empfangs-DPUs und in den U/B-Wandlern der regulären Empfangskanäle eine Störung festgestellt wird, wobei der Ausgang des U/B-Wandlers 16a des Bereitschaftskanals mit dem Demultiplexer verbunden wird, der dem gestörten Empfangskanal zugeordnet war.
• Die Ausgänge der Rahmensynchronisiereinrichtungen 14 sind normalerweise über elektronische Kanalumschaltschaltungen 19 mit den Empfangs-DPUs 15 der gleichen Kanäle verbunden. Die Empfangs-DPUs 15 überwachen die Bitfehlerrate der zugeordneten Empfangskanäle. Wenn in einem regulären Empfangskanal eine Störbedingung auftritt, teilt die Empfangs- DPU 15 dieses Kanals diese Information der Steuereinrichtung 20 mit, die daraufhin ein Schaltsteuersignal über die dem gestörten Empfangskanal zugeordnete Sende-DPU 2 an die Datenendstation C sendet. Dieses Schaltsteuersignal wird der Steuereinrichtung der Datenendstation C zugeführt, um am Sendeende dieses gestörten Empfangskanals eine Kanalumschaltung zu veranlassen. In diesem Fall versucht die Rahmensynchronisiereinrichtung 14a des Bereitschaftskanals ein Rahmenbit festzustellen, um die Synchronisierung herzustellen. Beim Erkennen eines Rahmenbits teilt die Bereitschafts-Rahmensynchronisiereinrichtung 14a diese Information der Steuereinrichtung 20 mit, um die Umschaltschaltung 19a des Bereitschaftskanals so zu steuern, daß sie die Bitsynchronisierung herstellt. Beim Herstellen der Bitsynchronisierung teilt die Bereitschaftskanal-Umschaltschaltung 19a diese Information der Steuereinrichtung 20 mit, um die Störkanal-Umschaltschaltung 19 so zu betätigen, daß die Verbindung des Ausgangs der Störkanal- Rahmensynchronisiereinrichtung 14 mit dem Eingang der dieser zugeordneten Empfangs-DPU 15 unterbrochen wird.
• Vor der Beschreibung des Zwischensenders B werden zunächst geeignet die Details der digitalen Sendeverarbeitungseinheiten der Datenendstation A unter Bezug auf Fig. 5 beschrieben. Die Sende-DPU weist eine Zeitkomprimierungsschaltung 50 mit einem Speicher und einem Phasenvergleicher auf, der eine Phasendifferenz zwischen einem Eingangstaktsignal von einer Taktsteuereinrichtung 51 und einem Takteingangssignal feststellt, das über ein Tor von einem spannungsgesteuerten Oszillator (VCO) zugeführt wird, dessen Frequenz durch die Phasendifferenz gesteuert wird. Der Eingangsdatenfluß vom zugeordneten B/U-Wandler 1 wird bei der Taktzeit der Taktsteuereinrichtung 51 in den Speicher geschrieben und bei der torgesteuerten Taktzeit des VCO aus dem Speicher ausgelesen. Die Zeitkomprimierungsschaltung weist eine Zählerschaltung auf, die die Oszillationen des VCO zählt, um das Tor zu deaktivieren, damit der Zeitmaßstab des Eingangsdatenflusses komprimiert wird. Es wird vorausgesetzt, daß der Eingangsdatenfluß durch eine Reihe aufeinanderfolgender (K-1) Datenbits dargestellt wird, die, wie in Fig. 6 dargestellt, durch D&sub1; bis DK-1 bezeichnet werden. Diese Datenbits werden mit der Übertragungsgeschwindigkeit der Zeitkomprimierungsschaltung 50 zugeführt und von dort mit dem Komprimierungsverhältnis (K-1)/(N-K+1) ausgegeben, damit ein dem Datenbit DK-1 unmittelbar folgendes Steuerfeld F eingefügt werden kann, um ein zusammengesetztes Wort von K Bits und einen Zeitschlitz von (N-K) Bits zu bilden. Das Steuerfeld F ist mit einem durch eine Kanalüberwachungsbiterzeugungseinrichtung 52 erzeugten Paritätsbit und einem durch eine Rahmenmustererzeugungseinrichtung 53 erzeugten Rahmenbit besetzt. Das Einfügen dieser zusätzlichen Steuerbits wird durch einen von der Taktsteuereinrichtung 51 gesteuerten Multiplexer 54 durchgeführt, um eine Folge von N unipolaren Bits mit (K-1) Datenbits, einem Steuerbit und einen Zeitschlitz zu erzeugen, der aus einer Folge von (N-K) binären Nullen besteht. Das Ausgangssignal des Multiplexers 54 wird über die Umschaltschaltung 10 dem zugeordneten FEC-Codierer 3 zugeführt. Der FEC-Codierer 3 behandelt die K-Bits aus kombinierten Daten- und Steuerbits als Informationsbits, indem Berechnungen gemäß dem bekannten Fehlercodiertheorem durchgeführt werden, erzeugt Fehlerkorrekturbits P&sub1; bis Pn-k und fügt diese in den (N-K)-Bit Zeitschlitz des ankommenden Datenflusses ein. Das Ausgangssignal des FEC-Codierers 3 besteht daher aus einer Folge von N-Bit Blockcodes mit einem Coderatenwirkungsgrad von K/N. Aufgrund der einzelnen Zeitkomprimierungsfunktion durch die Übertragungsdatenverarbeitungseinheiten 10 müssen die FEC- Codierer 3 keine Zeitkomprimierung ausführen, die herkömmlich unter Verwendung von Phasenregelschleifen und Zählern erforderlich war. Daher können die FEC-Codierer 3 vereinfacht und kostengünstig hergestellt werden.
• Gemäß Fig. 3 weist der Zwischensender B jeweils auf die Datenendstationen A und C ausgerichtete Antennen 30 bzw. 31, drei A-C-Kanäle zur Signalübertragung von Station A zu Station C und drei C-A-Kanäle zur Signalübertragung von Station C zu Station A auf. Die A-C-Kanäle weisen reguläre Kanäle Nr. 1 und 2 und einen Bereitschaftskanal auf. Alle A-C-Kanäle weisen einen Empfänger 21a, einen Demodulator 22a, einen Vorwärts-Fehlerkorrekturdecodierer 23a, eine Rahmensynchronisiereinrichtung 24a, einen Vorwärts-Fehlerkorrekturcodierer 25a, einen Modulator 26a und einen Sender 27a auf, die alle kaskadenförmig vom Ausgangsanschluß eines mit der Antenne 30 verbundenen Duplexers 28 zum Eingangsanschluß eines mit der Antenne 31 verbundenen Duplexers 29 angeordnet sind. Der FEC-Decodierer 23a führt gemäß einem bekannten Fehlerdecodiertheorem Fehlerkorrekturberechnungen bezüglich des zeitkomprimierten Codeworts aus, um fehlerhafte Bits zu korrigieren, und führt den fehlerkorrigierten Datenfluß der Rahmensynchronisiereinrichtung 24a zu. Die Rahmensynchronisiereinrichtung 24a stellt eine Rahmensynchronisation fest, stellt einen Rahmenabgleich mit dem Datenbitfluß her und führt dem FEC-Decodierer 23a und dem FEC-Codierer 25a einen Rahmentaktimpuls zu, um diesen zu ermöglichen, die Wortsynchronisation mit dem Datenbitfluß schnell wiederherzustellen, wenn in der Datenendstation A eine Kanalumschaltung stattfindet. In ähnlicher Weise weisen alle C-A-Kanäle einen Empfänger 121a, einen Demodulator 122a, einen Vorwärts-Fehlerkorrekturdecodierer 123a, eine Rahmensynchronisiereinrichtung 124a, einen Vorwärts-Fehlerkorrekturcodierer 125a, einen Modulator 126a und einen Sender 127a auf, die alle vom Ausgangsanschluß des Duplexers 29 zum Eingangsanschluß des Duplexers 28 kaskadenförmig angeordnet sind. Die Rahmensynchronisiereinrichtung 124a stellt ein Rahmenbit fest und führt dem FEC-Decodierer 123a und dem FEC-Codierer 125a einen Rahmentaktimpuls zu, um diesen zu ermöglichen, die Wortsynchronisation schnell wiederherzustellen, wenn in der Datenendstation C eine Kanalumschaltung stattfindet.
• Die Datenendstation C ist gleich aufgebaut wie die Datenendstation A, wie in Fig. 4 dargestellt. Die Empfangskanäle werden jeweils auf die Trägerfrequenzen der Sendekanäle der Datenendstation A abgestimmt, wobei die Sendekanäle jeweils den Empfangskanälen der Datenendstation A zugeordnet sind. Die der Fig. 2 entsprechenden Teile sind durch Nummern "1" in der Einheit Hundert plus die in der Fig. 2 verwendeten Nummern bezeichnet.
Arbeitsweise
• Im normalen Betrieb des Funkübertragungssystems werden digitale TDM-Signale in entgegengesetzter Richtung über die regulären Kanäle zwischen den Datenendstationen A und C übertragen. Es wird angenommen, daß die Bitfehlerrate des Sendekanals Nr. 1 zwischen der Datenendstation A und dem Zwischensender B aufgrund eines Schwundes einen vorgegebenen Wert überschreitet. Indem dies als eine Störbedingung erkannt wird, teilt die Empfangs-DPU 115b an der Datenendstation C diese Information der Steuereinrichtung 120 der Station C mit. Die Steuereinrichtung 120 prüft daraufhin das Ausgangssignal des Kontrollsignaldetektors 118, um zu kontrollieren, ob im Bereitschaftskanal von Station A zu Station C eine Störbedingung vorliegt. Wenn in diesem A-C-Bereitschaftskanal keine Störbedingung vorliegt, führt die Steuereinrichtung 120 der Sende-DPU 102b ein Schaltsteuersignal zu.
• In Antwort auf das Schaltsteuersignal fügt die Sende- DPU 102b ein Schaltsteuerwort in ein bestimmtes Überrahmen- Steuerfeld des TDM-Signals ein, das über den regulären C-A-Kanal Nr. 1 übertragen wird, der mit dem gestörten A-C-Kanal ein Paar bildet. Die Empfangs-DPU 15b an der Datenendstation A überwacht dieses Überrahmen-Steuerfeld, informiert die Steuereinrichtung 20 über das Auftreten einer Störbedingung im Sendekanal Nr. 1 der Datenendstation A und führt den Kanalumschaltschaltungen 10a und 10b Schaltsignale zu, um gleichzeitig den Ausgang der Sende-DPU 2b mit den Eingängen der FEC-Codierer 3a und 3b zu verbinden, wodurch das gleiche TDM-Signal gleichzeitig über den Bereitschaftskanal und den gestörten Kanal Nr. 1 an die Datenendstation C übertragen wird.
• Durch diese Kanalumschaltung wird die Fehlercodierungsfolge des Bereitschaftskanal-FEC-Codierers 3a unterbrochen, wodurch die Wortsynchronisierungen des Zwischensender-FEC- Decodierers 23a und des FEC-Codierers 25a des Zwischensenders B verloren gehen, und dadurch die Wortsynchronisierung im Bereitschaftskanal-Vorwärts-Fehlerkorrekturdecodierer 113a verloren geht. Wenn der Datenfluß durch den Zwischensender in herkömmlicher Weise behandelt wird, bei der die FEC-Decodierer und die FEC-Codierer ihre Taktinformationen aus den Eingangsdatenflüssen herleiten, würden diese Einrichtungen eine lange Erfassungszeit benötigen, um die Wortsynchronisierung herzustellen. Dadurch würde, nachdem die Störbedingung in einem regulären Kanal festgestellt wurde, eine lange Zeitdauer benötigt, bevor an der Datenendstation C der Umschaltvorgang stattfinden kann.
• Durch die vorliegende Erfindung wird dieses Problem vermieden, indem von der Zwischensender-Rahmensynchronisiereinrichtung 24a ein Taktsignal hergeleitet wird, das dem FEC-Decodierer 23a und dem FEC-Codierer 25a zugeführt wird. Weil die Bitfehlerrate des über den Bereitschaftskanal übertragenen Datenflusses als vernachlässigbar klein betrachtet werden kann, kann die Rahmensynchronisiereinrichtung 24a ein Rahmenbit im empfangenen Datenstrom innerhalb einer der Kanalumschaltfunktion folgenden kurzen Zeitdauer erkennen, obwohl ihre Rahmensynchronisierung aufgrund der verlorenen Wortsynchronisierung im Decodierer 23a verloren ist, und stellt die Rahmensynchronisierung in einer viel kürzeren Zeitdauer wieder her als benötigt würde, wenn der Bereitschaftskanal die Wortsynchronisierung wiederherstellt. Mit der wiederhergestellten Wortsynchronisierung erzeugt die Rahmensynchronisiereinrichtung 24a nun einen korrekten Takt- Impuls und führt diesen dem FEC-Decodierer 23a und dem FEC- Codierer 25a zu, damit diese ihren Worttakt wieder an den Datenfluß angleichen können, um ihre Fehlerkorrekturfunktionen innerhalb einer kurzen Zeitdauer wiederaufzunehmen. In der Empfangs-Datenendstation C wird im FEC-Decodierer 113a eine ähnliche Funktion ausgeführt wie im FEC-Decodierer 23a, um die Wortsynchronisierungsangleichung in einer viel kürzeren Zeitdauer wieder herzustellen als andernfalls benötigt würde.
• Sobald die Wortsynchronisierung im FEC-Decodierer 113a wiederhergestellt ist, kann unmittelbar die Rahmensynchronisierung durch die Rahmensynchronisiereinrichtung 114a wiederhergestellt werden, die diese Information der Steuereinrichtung 120 mitteilt. Die Steuereinrichtung 120 sendet anschließend ein Steuersignal an die Umschaltschaltung 119a, damit diese die Bitsynchronität mit dem Datenfluß wiederherstellen kann. In diesem Fall teilt die Umschaltschaltung 119a der Steuereinrichtung 120 mit, die Umschaltschaltung 119b zu veranlassen, die Verbindung des Ausgangs der Rahmensynchronisiereinrichtung 114b mit dem Eingang der Empfangs-DPU 115b zu unterbrechen.
• Die vorstehende Beschreibung stellt nur eine bevorzugte Ausführungsform der vorliegenden Erfindung dar. Es können jedoch verschiedene Modifikationen vorgenommen werden ohne vom Anwendungsbereich der Erfindung abzuweichen, der nur durch die Patentansprüche eingegrenzt wird. Beispielsweise können die Rahmensynchronisiereinrichtung 24 und der FEC-Decodierer 23 umgruppiert werden, so daß der FEC-Decodierer 23 das Ausgangssignal der Rahmensynchronisiereinrichtung 24 empfängt und sein Ausgangssignal dem FEC-Codierer 25 zuführt.

Claims (2)

1. Mikrowellen-Datenendstation zur Verwendung in einem digitalen Funkübertragungssystem mit:

a) einer digitalen Sendeverarbeitungseinrichtung (2a, 2b, 2c) mit einer Zeitkomprimierungseinrichtung (50) zum Komprimieren des Zeitmaßstabs einer vorgegebenen Anzahl aufeinanderfolgender Datenbits zum Bilden eines den zeitkomprimierten Datenbits folgenden Zeitintervalls und einer Einrichtung (52 bis 54) zum Erzeugen eines zusätzlichen Bits im Zeitintervall, um mit den zeitkomprimierten Datenbits zusammengesetzte Bits zu bilden;

b) einer Fehlerkorrektur-Codiereinrichtung (3a, 3b, 3c) zum Ausführen von Berechnungen bezüglich der zusammengesetzten Bits gemäß einem Fehlerkorrekturtheorem und zum Herleiten eines Fehlerkorrekturcodes aus den Berechnungen, um einen Blockcode mit den zusammengesetzten Bits zu bilden;

c) einer Fehlerkorrektur-Decodiereinrichtung (13a, 13b, 13c) zum Ausführen von Berechnungen bezüglich dem Blockcode gemäß einem Fehlerdecodiertheorem zum Korrigieren der Fehler in den zusammengesetzten Bits;

d) einer digitalen Empfangsverarbeitungseinrichtung (15a, 15b, 15c), die auf das Ausgangssignal der Fehlerkorrektur-Decodiereinrichtung anspricht, um das zusätzliche Bit und die zeitkomprimierten Datenbits der fehlerkorrigierten zusammengesetzten Bits voneinander zu trennen und den Zeitmaßstab der getrennten zeitkomprimierten Datenbits zu expandieren; dadurch gekennzeichnet, daß

e) die Zeitkomprimierungseinrichtung (50) so aufgebaut ist, daß sie eine Zeitintervallänge bildet, die ausreichend ist, um darin das zusätzliche Bit und den Fehlerkorrekturcode einzufügen,

f) die Einrichtung (54) zum Erzeugen eines zusätzlichen Bits so aufgebaut ist, daß sie das zusätzliche Bit in einen ersten Abschnitt des Zeitintervalls einfügt, und

g) der Fehlerkorrekturcodierer (3a, 3b, 3c) so aufgebaut ist, daß er den Fehlerkorrekturcode in einen zweiten Abschnitt des Zeitintervalls einfügt.

2. Mikrowellen-Datenendstation zur Verwendung in einem digitalen Funkübertragungssystem, wobei die Datenendstation aufweist:

a) eine digitale Sendeverarbeitungseinrichtung (2a, 2b, 2c) mit einer Zeitkomprimierungseinrichtung (50) zum Komprimieren des Zeitmaßstabs einer vorgegebenen Anzahl aufeinanderfolgender Datenbits, um ein den zeitkomprimierten Datenbits folgendes Zeitintervall zu bilden, und einer Einrichtung (52-54) zum Erzeugen eines Steuerbits und eines Rahmenbits in dem Zeitintervall, um mit den zeitkomprimierten Datenbits zusammengesetzte Bits zu erzeugen;

b) eine digitale Empfangsverarbeitungseinrichtung (15a, 15b, 15c) zum Feststellen des Steuerbits und der zeitkomprimierten Datenbits aus den zusammengesetzten Bits und zum Expandieren des Zeitmaßstabs der festgestellten zeitkomprimierten Datenbits; gekennzeichnet durch

c) eine Fehlerkorrekturcodiereinrichtung (3b, 3c) für reguläre Kanäle zum Ausführen von Berechnungen bezüglich der zusammengesetzten Bits gemäß einem Fehlercodiertheorem und zum Herleiten eines Fehlerkorrekturcodes aus den Berechnungen, um einen ersten Blockcode mit den zusammengesetzten Bits zu bilden, und zum Übertragen des ersten Blockcodes über einen regulären Sendekanal;

d) eine Bereitschaftskanal-Fehlerkorrekturcodiereinrichtung (3a) zum Ausführen von Berechnungen bezüglich der zusammengesetzten Bits gemäß dem Fehlerkorrekturtheorem und zum Herleiten eines Fehlerkorrekturcodes aus den Berechnungen, um einen zweiten Blockcode mit den zusammengesetzten Bits zu bilden, und zum Übertragen des zweiten Blockcodes über einen Bereitschafts- Sendekanal;

e) eine erste Kanalumschalteinrichtung (10a, 10b, 10c), die normalerweise die digitale Sendeverarbeitungseinrichtung (2a, 2b, 2c) mit dem Eingang der Fehlerkorrekturcodiereinrichtung (3b, 3c) für reguläre Kanäle verbindet, und zum Umschalten der digitalen Sendeverarbeitungseinrichtung (2a, 2b, 2c) auf den Eingang der Bereitschaftskanal-Fehlerkorrekturcodiereinrichtung (3a), falls im regulären Sendekanal eine Störung auftritt;

f) eine Rahmensynchronisiereinrichtung (14b, 14c) für reguläre Kanäle zum Feststellen des Rahmenbits im übertragenen ersten Blockcode, um die Rahmensynchronisierung herzustellen, und zum Erzeugen eines ersten Taktsignals in Antwort auf das Erkennen des Rahmenbits;

g) eine Fehlerkorrekturdecodiereinrichtung (13b, 13c) für reguläre Kanäle zum Ausführen von Berechnungen bezüglich dem übertragenen ersten Blockcode in Antwort auf das erste Taktsignal gemäß einem Fehlerdecodiertheorem zum Korrigieren der Fehler in den zusammengesetzten Bits des ersten Blockcodes;

h) eine Bereitschaftskanal-Rahmensynchronisiereinrichtung (14a) zum Feststellen des Rahmenbits im übertragenen zweiten Blockcode, um die Rahmensynchronisierung herzustellen, und zum Erzeugen eines zweiten Taktsignals in Antwort auf das Erkennen des zuletzt erwähnten Rahmenbits;

i) eine Bereitschaftskanal-Fehlerkorrekturdecodiereinrichtung (13a) zum Ausführen von Berechnungen bezüglich dem übertragenen zweiten Blockcode in Antwort auf das zweite Taktsignal gemäß einem Fehlerdecodiertherorem zum Korrigieren eines Fehlers in den zusammengesetzten Bits des zweiten Blockcodes;

j) eine zweite Kanalumschalteinrichtung (19a, 19b, 19c), die normalerweise die digitale Empfangsverarbeitungseinrichtung (15a, 15b, 15c) mit dem Ausgang der Fehlerkorrekturdecodiereinrichtung (13b, 13c) für reguläre Kanäle verbindet und die die digitale Empfangsverarbeitungseinrichtung beim Auftreten einer Störung auf den Ausgang der Bereitschaftskanal-Fehlerkorrekturdecodiereinrichtung (13a) umschaltet; wobei

k) die Zeitkomprimierungseinrichtung (50) so aufgebaut ist, daß sie eine Zeitintervallänge bildet, die ausreichend ist, um darin das Steuerbit, das Rahmenbit und den Fehlerkorrekturcode einzufügen,

l) die Einrichtung (54) zum Erzeugen eines Steuerbits und eines Rahmenbits so aufgebaut ist, daß sie das Steuerbit und das Rahmenbit in einen ersten Abschnitt des Zeitintervalls einfügt, und

m) der Fehlerkorrekturcodierer (3b, 3c) für reguläre Kanäle bzw. der Bereitschaftskanal-Fehlerkorrekturcodierer (3a) jeweils so aufgebaut sind, daß sie den Fehlerkorrekturcode in einen zweiten Abschnitt des Zeitintervalls einfügen