DE3750674T2

DE3750674T2 - Halbleiterintegrierte Schaltung mit Prüffunktion.

Info

Publication number: DE3750674T2
Application number: DE3750674T
Authority: DE
Inventors: Koichi Yamashita
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-17
Filing date: 1987-12-15
Publication date: 1995-03-09
Anticipated expiration: 2007-12-16
Also published as: JPS63153483A; US4910735A; KR900004252B1; DE3750674D1; EP0273821A3; EP0273821A2; EP0273821B1; JP2628154B2; KR880008342A

Description

Die vorliegende Erfindung betrifft einen integrierten Halbleiterschaltkreis im allgemeinen und insbesondere einen integrierten Halbleiterschaltkreis, der gebildet wird, indem man systematisch eine Mehrzahl von auf einem Wafer oder einer Scheibe ausgebildeten integrierten Schaltkreisen kombiniert, die jeweils eine Selbstprüfungsfunktion aufweisen.
Seit kurzem werden integrierte Halbleiterschaltkreise im Wafermaßstab (großintegrierte Schaltkreise) entwickelt und hergestellt. Ein integrierter Schaltkreis im Wafermaßstab ist als ein integrierter Schaltkreis definiert, der auf einem vollständigen Waferblatt ausgebildet ist, oder als ein integrierter Schaltkreis, der eine ähnliche Skalierung wie der integrierte Schaltkreis aufweist, der einen vollständigen Wafer verwendet. Der im Wafermaßstab integrierte Schaltkreis ist von seinem Maßstab her groß, verglichen mit konventionellen integrierten Halbleiterschaltkreisen im Chipmaßstab. Beispielsweise wird ein Wafer mit einer Größenordnung von ungefähr 7,62 bis 15,2 cm (3 bis 6 Inch) für einen integrierten Schaltkreis im Wafermaßstab verwendet. Darüberhinaus weist der integrierte Schaltkreis im Wafermaßstab mehr Eingangs/Ausgangsanschlüsse (im allgemeinen 300-1000) auf, als die konventionellen integrierten Schaltkreise.
Der integrierte Schaltkreis im Wafermaßstab enthält eine Mehrzahl von integrierten Schaltkreisblöcken. Ein integrierter Schaltkreisblock ist als ein integrierter Schaltkreis zum Durchführen von logischen Operationen definiert. Dies bedeutet, daß der integrierte Schaltkreisblock einen Addierer, einen Multiplizierer oder einen Multiplizierakkumulator enthalten kann, oder beliebige Kombinationen von ihnen in digitaler Form. Beispielsweise bildet ein jeder der integrierten Schaltkreisblöcke Schmetterlingsrechner-Prozessoren (butterfly computation processors). Die integrierten Schaltkreisblöcke können beliebig mit anderen integrierten Schaltkreisblöcken auf dem gleichen Wafer kombiniert werden, so daß sich ein logisches Betriebssystem ergeben kann. Beispielsweise kann ein schneller Vier- Punkt-Fouriertransformationsprozessor konfiguriert werden, indem man vier integrierte Schaltkreisblöcke koppelt, die jeweils die Funktion der Schmetterlingsrechner aufweisen.
Wie in dem Fall der konventionellen integrierten Halbleiterschaltkreise ist es notwendig, die Funktionsweise der integrierten Schaltkreise im Wafermaßstab zu überprüfen. Ein integrierter Schaltkreis (im folgenden als IC abgekürzt) -Tester wird verwendet, um die integrierten Halbleiterschaltkreise im Chipmaßstab zu testen. Der IC-Tester weist Sonden auf, die von Sondenträgern getragen werden, um die Funktionsweise des integrierten Schaltkreises in einem Waferzustand zu überprüfen, in dem die integrierten Schaltkreise noch nicht montiert sind. Bei dem Funktionstest werden die Sonden in Kontakt mit den Anschlußflächen angeordnet, die auf dem Wafer befestigt sind. Indessen ist der IC-Tester für das Überprüfen von integrierten Schaltkreisen im Wafermaßstab nicht geeignet. Dies liegt daran, daß es schwierig ist, den Druck gegen die Sonden einheitlich zu halten und die Sonden präzise bezüglich den entsprechenden Anschlußflächen zu positionieren. Darüberhinaus weisen gegenwärtig verfügbare IC-Tester maximal 256 Eingangs/Ausgangsanschlüsse für den Test auf.
Darüberhinaus wird ein Kartentester (board tester) als Tester für bedruckte Schaltkarten verwendet. Der gegenwärtig verfügbare Kartentester weist maximal 1024 Eingang/Ausgangsanschlüsse auf. Indessen kann, da der Kontakt mit den Anschlußflächen auf der Karte durch Verwendung von Kantenverbindungsstücken hergestellt wird, der Kartentester nicht für das Testen von integrierten Schaltkreisen im Wafermaßstab verwendet werden.
Infolge der oben erwähnten Gesichtspunkte werden selbstprüfende Schaltkreise herkömmlicherweise Weise in den integrierten Schaltkreisen im Wafermaßstab eingebaut. Genauer gesagt wird ein integrierter Schaltkreisblock mit einem Selbstprüfschaltkreis ausgestattet. Mittels den Selbstprüfschaltkreisen kann jeder integrierte Schaltkreisblock überprüft werden. Es wird darauf hingewiesen, daß die Überprüfung eines jeden integrierten Schaltkreisblockes nicht ausreichend ist, um die Funktion des integrierten Schaltkreises im Wafermaßstab zu überprüfen. Dies liegt daran, daß einige integrierte Schaltkreisblöcke kombiniert werden und ein logisches Betriebssystem gebildet wird. Anders ausgedrückt ist es, um den Halbleiterschaltkreis im Wafermaßstab zu überprüfen, weiterhin notwendig, das logische Betriebssystem zu prüfen, zusätzlich zu der Prüfung der integrierten Schaltkreisblöcke.
Bei den konventionellen integrierten Schaltkreisen im Wafermaßstab wird ein Selbstprüfschaltkreis zum Prüfen des Systemes zu den systematisch aufgebauten integrierten Schaltkreisen hinzugefügt. Der Selbstprüfschaltkreis für den Systemtest ist auf dem Wafer befestigt. Dies bedeutet, daß ein bestimmter Bereich für die Befestigung des Selbstprüfschaltkreises für den Systemtest notwendig ist. Dies führt zu einer Verminderung der Integrationsdichte auf der Halbleitereinrichtung im Wafermaßstab.
Andere bekannte Techniken zum Prüfen von integrierten Halbleitereinrichtungen im Wafermaßstab umfassen die Verwendung eines abtastenden Laserstrahles, um Testsignale in die verschiedenen Zellen, die die Einrichtung bilden, über Photodioden zu injizieren, wie in Electronic Design, Bd. 33, Nr. 16, 11. Juli 1985, Seiten 63-64, NL; M. Beedie: "Testing, fault tolerance emerge as top issues at wafer scale conference" kurz diskutiert wird.
In dem Bereich der VSLI-Chips ist ein Selbstprüfschema in der Autotestcon '80 Autotest Conference Publication vorgestellt worden, Washington vom 2.-5. November 1980, Seiten 135-139, IEEE, New York, US, mit dem Titel "Self-testing supercells", von D. K. Bhavsar. Das Paper erläutert, wie ein VSLI-Chip in Superzellen (supercells) aufgeteilt werden kann, die jeweils mit zwei linearen Rückkopplungsregistern für Selbstprüfzwecke ausgestattet sind. Eines wird für die Erzeugung von pseudozufälligen Testmustern verwendet, während das andere die Prüfergebnisse aus dem funktionellen Teil der Superzelle in ein einzelnes Wort rekursiv komprimiert, für den Vergleich in einem Signaturkomparator.

ZUSAMMENFASSUNG DER ERFINDUNG

Demnach besteht eine allgemeine Aufgabe der vorliegenden Erfindung in der Bereitstellung eines neuartigen und brauchbaren integrierten Halbleiteschaltkreises im Wafermaßstab, bei dem der Nachteil von konventionellen integrierten Halbleiterschaltkreis sen im Wafermaßstab nicht mehr auftritt.
Eine spezifischere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung eines integrierten Halbleiterschaltkreises, in dem ein logisches Betriebssystem, das aus integrierten Schaltkreisblöcken aufgebaut ist, durch Verwendung von Selbstprüfschaltkreisen getestet werden kann, die in den integrierten Schaltkreisblöcken eingebaut sind.
Eine andere Aufgabe der vorliegenden Erfindung liegt in der Bereitstellung eines integrierten Halbleiterschaltkreises im Wafermaßstab, in dem die Integrationsdichte verbessert werden kann.
Die obigen Aufgaben der vorliegenden Erfindung werden durch den integrierten Halbleiterschaltkreis im Wafermaßstab gelöst, der in Anspruch 1 definiert ist.
Andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung deutlich, die in Verbindung mit der beigefügten Zeichnung zu lesen ist.

KURZE BESCHREIBUNG DER ZEICHNUNG

Fig. 1 ist ein Blockdiagramm eines integrierten Schaltkreisblockes eines konventionellen integrierten Halbleiterschaltkreises;
Fign. 2(A) bis 2(C) sind Zeitdiagramme von Signalen, die in der in Fig. 1 gezeigten Blockstruktur verwendet werden;
Fig. 3(A) ist ein Blockdiagramm eines konventionellen integrierten Halbleiterschaltkreises, in dem ein System durch die Kombination einer Mehrzahl von integrierten Schaltkreisblöcken gebildet wird, die jeweils die in Fig. 1 gezeigte Konfiguration aufweist;
Fig. 3(B) ist ein Blockdiagramm eines Pseudo-Zufallsmustergenerators für einen Systemtest, der in Fig. 3(A) dargestellt ist;
Fig. 4 ist ein Blockdiagramm eines Beispieles eines integrierten Halbleiterschaltkreises gemäß der vorliegenden Erfindung, in dem ein System durch eine Mehrzahl von integrierten Schaltkreisblöcken gebildet wird;
Fig. 5 ist ein detailliertes Blockdiagramm des in Fig. 4 gezeigten Systemes;
Fign. 6(A) bis 6(D) sind Zeitdiagramme der Signale, die in der in den Fign. 4 und 5 gezeigten Konfiguration verwendet werden;
Fig. 7 ist ein Schaltkreisdiagramm eines Pseudo-Zufallsmustergenerators, der in Fig. 5 gezeigt ist;
Fig. 8 ist ein Schaltkreisdiagramm eines Schalt-Schaltkreises, der in Fig. 5 dargestellt ist;
Fig. 9 ist ein Schaltkreisdiagramm eines 1-Bit-Schaltkreises des in Fig. 8 gezeigten Schalt-Schaltkreises;
Fig. 10 ist ein Schaltkreisdiagramm eines Datenkompressors, der in Fig. 5 dargestellt ist.

DETAILLIERTE BESCHREIBUNG

Zunächst wird eine Beschreibung eines konventionellen integrierten Schaltkreises im Wafermaßstab gegeben, für ein besseres Verständnis der vorliegenden Erfindung.
Fig. 1 ist ein Blockdiagramm eines Beispieles eines integrierten Schaltkreisblockes eines konventionellen integrierten Schaltkreises im Wafermaßstab. Ein integrierter Schaltkreisblock 11 besteht aus einem Pseudo-Zufallsmustergenerator 12, einem Schalt-Schaltkreis 13, einem Schmetterlingsprozessor 14 und einem Datenkompressor 15. Der Pseudo-Zufallsmustergenerator 12 und der Datenkompressor 15 bilden einen Selbstprüfschaltkreis für den Block 11. Der Pseudo-Zufallsmustergenerator 12 erzeugt ein Pseudo-Zufallsmuster Ti zum Prüfen des integrierten Schaltkreisblockes 11, indem ein Takt-Signal TCK für die Tests verwendet wird. In diesem Beispiel ist das Pseudo-Zufallsmuster aus 16 Bits aufgebaut. Der Generator 12 wird durch ein Löschsignal CL gelöscht. Der Schalt-Schaltkreis 13 wählt entweder zwei 8-Bit-Eingangssignale von einem integrierten Schaltkreisblock aus, der dem Block 11 vorangeht (oder einem externen Schaltkreis), oder das Ausgangssignal von dem Generator 12 in Antwort auf ein Prüffreigabesignal TE. Der Schmetterlingsprozessor 14 weist ein Paar von 8-Bit-Eingangsleitungen auf, sowie ein Paar von 8-Bit-Ausgangsleitungen, und er führt die Schmetterlingsberechnungen durch. Ausgangssignale von dem Schmetterlingsprozessor werden in die folgenden integrierten Schaltkreisblöcke oder einen externen Schaltkreis geführt. Darüberhinaus werden die Ausgangssignale des Schmetterlingsprozessors 14 zu dem Datenkompressor 15 geführt, der das empfangene Signal komprimiert und ein komprimiertes Datum (einen Signaturausgang) TC mit 16 Bits in Synchronisation mit dem Testtaktsignal TCK erzeugt. Das komprimierte Datum wird an den externen Schaltkreis ausgegeben. Der Datenkompressor 15 wird in Antwort auf das Löschsignal CL gelöscht.
Im folgenden wird unter Bezugnahme auf die Fig. 2 eine Beschreibung der Funktionsweise der Selbstprüfung des integrierten Schaltkreisblockes gegeben.
Zunächst werden das Löschsignal CL und das Testfreigabesignal TE, die von einem Prüfschaltkreis erzeugt worden sind (nicht dargestellt), in einen hohen Zustand gesetzt, wie jeweils in den Fign. 2(A) und 2(B) dargestellt. Dann werden der Pseudo-Zufallsmustergenerator 12 und der Datenkompressor 15 zunächst gesetzt, und der Schalt-Schaltkreis 13 wählt das Ausgangssignal Ti des Generators 12 aus. Dann wird das Testtaktsignal TCK, das in Fig. 2(C) dargestellt ist, an den Pseudo-Zufallsmustergenerator 12 und den Datenkompressor 15 angelegt. Das Pseudo-Zufallsmuster wird durch den Schalt-Schaltkreis 13 geführt und in den Schmetterlingsprozessor 14 eingegeben, dessen Ausgang an den Datenkompressor 15 weitergegeben wird. Dann wird das komprimierte Datum (der Signaturausgang) von dem Datenkompressor 15 mit einem erwarteten Datumswert von der Prüfeinrichtung verglichen. Wenn der integrierte Schaltkreisblock fehlerfrei arbeitet, sind beide Daten identisch. Auf gleiche Weise können die anderen integrierten Schaltkreisblöcke geprüft werden.
Integrierte Schaltkreisblöcke, die von den fehlerhaften integrierten Schaltkreisblöcken unterschieden werden, können elektrisch gekoppelt werden, um ein gewünschtes System zu bilden. Wie zuvor beschrieben, muß das System, das aus den integrierten Schaltkreisblöcken aufgebaut wird, getestet werden, damit überprüft werden kann, ob das System fehlerhaft ist oder nicht. Für diesen Zweck wird ein Selbstprüfschaltkreis für die Systemprüfung zu den konventionellen integrierten Schaltkreisen im Wafermaßstab hinzugefügt.
Fig. 3(A) ist ein Blockdiagramm eines konventionellen integrierten Halbleiterschaltkreises im Wafermaßstab, der einen Selbstprüfschaltkreis für die Systemprüfung aufweist. Integrierte Schaltkreisblöcke 17 bis 25, die jeweils die in Fig. 1 gezeigte Struktur haben, werden auf einem Wafer 16 ausgebildet. In dieser Konfiguration wird angenommen, daß die integrierten Schaltkreisblöcke 17, 19, 21 und 24 fehlerfrei und die anderen Blöcke fehlerhaft sind. Die fehlerfreien integrierten Schaltkreisblöcke werden elektrisch durch Signalleitungen 28a, 28b, 28c und 28d verbunden, wie in Fig. 3(A) dargestellt, wodurch ein System eines schnellen Vier-Punkt-Fouriertransformation (im folgenden als FFT bezeichnet) -Prozessors gebildet wird. Das Prüffreigabesignal TE, das Löschsignal CL und das Prüftaktsignal TCK werden gemeinsam an die integrierten Schaltkreisblöcke 17 bis 25 angelegt. TC1 bis TC9 bezeichnen komprimierte Daten von den entsprechenden integrierten Schaltkreisblöcken.
Ein Block 26 bezeichnet einen Pseudo-Zufallsmustergeneratur, der zu dem System hinzugefügt wird, um die Funktionsweise des FFT-Prozessors zu überprüfen, der aus den Blöcken 17, 19, 21 und 24 besteht. Eine detaillierte Konfiguration des Pseudo-Zufallsmustergenerators 26 ist in Fig. 3(B) illustriert. Der Generator 26 besteht aus einem pseudo-Zufallsmustergenerator 26a und einem Schalt-Schaltkreis 26b, um entweder vier 8-Bit-Eingangssignale EINGANG1 bis EINGANG4 auszuwählen, oder vier 8-Bit-Pseudo-Zufallsmustersignale in Antwort auf ein Waferprüffreigabesignal WTE. Von den ausgewählten vier 8-Bit-Signalen werden zwei Signale in den integrierten Schaltkreisblock 17 geführt, und die anderen Signale werden in den integrierten Schaltkreisblock 19 geführt. Ein Block 27 bezeichnet einen Datenkompressor, um die Funktion des FFT-Prozessors zu prüfen.
Zum Zeitpunkt der Prüfung des Systemes wird das Pseudo-Zufallsmustersignal aus 32 Bits durch den Schalt-Schaltkreis 26b geführt und das erste 16-Bit-Pseudo-Zufallsmustersignal wird in den Block 17 geführt, und das andere 16-Bit-Pseudo-Zufallsmustersignal wird in den Block 19 geführt. In jedem der Blöcke 17 und 19 wird das Pseudo-Zufallsmustersignal durch den Schalt- Schaltkreis 13 geführt, und dann zu dem Schmetterlingsprozessor 14 weitergegeben. Das 8-Bit-Ausgangssignal des Schmetterlingsprozessors 14 des Blockes 17 wird zu dem Block 24 weitergegeben, und das andere 8-Bit-Ausgangssignal wird zu dem Block 21 weitergegeben. Auf ähnliche Weise wird das 8-Bit-Ausgangssignal des Schmetterlingsprozessors 14 des Blockes 19 zu dem Block 24 weitergegeben, und das andere 8-Bit-Ausgangssignal wird zu dem Block 21 weitergegeben. Diese Ausgangssignale werden in den Blöcken 21 und 24 in gleicher Weise verarbeitet. Dann werden die Ausgangssignale AUSGANG1 und AUSGANG2 des Blockes 24 und die Ausgangssignale AUSGANG3 und AUSGANG4 des Blockes 21 mit einem erwarteten Datumswert für die Systemprüfung verglichen. Wenn die Ausgangssignale der Blöcke 21 und 24 mit dem erwarteten Datumswert übereinstimmen, wird festgestellt, daß der FFT-Prozessor fehlerfrei ist.
Indessen führt, wie zuvor beschrieben, die Anwesenheit des Selbstprüfschaltkreises für die Systemprüfung, der aus dem Pseudo-Zufallsmustergenerator 26 und dem Datenkompressor 27 besteht, zu einer Abnahme der Integrationsdichte der Halbleitereinrichtung.
Die vorliegende Erfindung dient in erster Linie dazu, die Systemprüfung durchzuführen, indem die Selbstprüfschaltkreise verwendet werden, die in den integrierten Schaltkreisblöcken eingebaut sind, so daß das obige Problem nicht länger auftritt.
Eine Beschreibung einer Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf die Fign. 4 bis 10 gegeben.
Unter Bezugnahme auf Fig. 4 enthält ein integrierter Schaltkreis im Wafermaßstab der Ausführungsform neun integrierte Schaltkreisblöcke 31 bis 39, die auf einem Wafer 30 ausgebildet sind. Metalloxidhalbleiter oder bipolare Transistoren oder sonstige konventionelle Schemata können für die Herstellung der illustrierten Schaltkreiseinrichtung verwendet werden. Jeder Block weist einen Selbstprüfschaltkreis auf, um zu überprüfen, ob der Block fehlerhaft ist oder nicht. In der folgenden Beschreibung wird angenommen, daß die Blöcke 31, 33, 35 und 38 durch die in den Blöcken 31 bis 39 eingebauten Selbstprüfschaltkreise als fehlerfrei bestimmt worden sind. Demnach werden die Blöcke 31, 33, 35 und 38 elektrisch verbunden, wie in Fig. 4 gezeigt, und ein System wird konfiguriert.
Fig. 5 zeigt eine detaillierte Konfiguration des Systemes, das aus den Blöcken 31, 33, 35 und 38 besteht. Beispielsweise besteht der integrierte Schaltkreisblock 31 aus einem Pseudo-Zufallsmustergenerator 40, einem Schalt-Schaltkreis 41, einem Schmetterlingsprozessor 42 und einem Datenkompressor 43. Die anderen integrierten Schaltkreisblöcke weisen die gleiche Struktur auf wie der Block 31. Der Pseudo-Zufallsmustergenerator 40, der Schmetterlingsprozessor 42 und der Datenkompressor 43 ähneln dem Generator 12, dem Prozessor 14 und dem Kompressor 15, die jeweils in Fig. 1 gezeigt sind.
Ein Unterschied zwischen der Konfiguration des Blockes der Ausführungsform und der Konfiguration des konventionellen Blockes in Fig. 1 liegt im folgenden. Die Schalt-Schaltkreise 13 eines jeden integrierten Schaltkreisblockes in dem konventionellen Schaltkreis werden gemeinsam von dem Prüffreigabesignal TE angesteuert. Anders ausgedrückt wählt, zum Zeitpunkt der Prüfung eines jeden Blockes, der Schalt-Schaltkreis 13 eines jeden Blockes das Ausgangssignal des Pseudo-Zufallsmustergenerators 12 aus. Demgegenüber werden die Schalt-Schaltkreise 41 eines jeden Blockes der Ausführungsform unabhängig voneinander von entsprechenden Testfreigabesignalen TE1 bis TE9 angesteuert.
Die Signale CL, TE1 bis TE9 und EINGANG1 bis EINGANG4 werden an die entsprechenden Blöcke über Eingangsanschlüsse (nicht dargestellt) mittels einer Testeinrichtung (nicht dargestellt) angelegt. Die Signale TC1 bis TC9, AUSGANG1 bis AUSGANG4 werden zu der Testeinrichtung über Ausgangsanschlüsse (nicht dargestellt) weitergegeben.
Die Prüfung der integrierten Schaltkreisblöcke wird auf ähnliche Weise durchgeführt, wie bei dem konventionellen Schaltkreis. D. h., daß der Pseudo-Zufallsmustergenerator 40 und der Datenkompressor 43 eines jeden Blockes zunächst in Antwort auf das Löschsignal des hohen Pegel gesetzt werden. Die Prüffreigabesignale TE1 bis TE9 des hohen Pegels werden jeweils an die integrierten Schaltkreisblöcke 31 bis 39 angelegt. Das komprimierte Datum eines jeden Blockes wird durch Ausgangsanschlüsse (nicht dargestellt) ausgegeben und mit dem erwarteten Datumswert mittels der Testeinrichtung verglichen. Wenn die zwei Daten identisch sind, ist der integrierte Schaltkreisblock fehlerfrei.
Integrierte Schaltkreisblöcke, welche von den fehlerhaften Schaltkreisblöcken unterschieden werden, werden elektrisch gekoppelt, um ein gewünschtes System zu bilden. Wie zuvor beschrieben, wird angenommen, daß die Blöcke 31, 33, 35 und 38 fehlerfrei sind, und sie werden elektrisch gekoppelt, wie in Fig. 5 dargestellt. Demgemäß wird ein System des Vier-Punkt- FFT-Prozessors konfiguriert. Die Verbindung der Blöcke kann mittels unterschiedlichen konventionellen Verfahren hergestellt werden. Beispielsweise kann eine Metallisierungsschicht auf einer oberen Oberfläche des Chips abgeschieden werden. Ein anderes Mittel für die Verbindung ist die in Kontaktbringung einer amorphen Siliziumschicht, die zwischen den unterschiedlichen Niveauverbindungsschichten liegt, mit einem Laserstrahl.
Daran anschließend wird die Prüfung des Vier-Punkt-FFT-Prozessors, der aus den Blöcken 31, 33, 35 und 38 aufgebaut ist, wie folgt durchgeführt. Die Funktion der Ausführungsform bei diesem Test wird im folgenden unter Bezugnahme auf Fig. 6 beschrieben.
Zunächst wird das Löschsignal CL auf einen hohen Pegel gesetzt, wie in Fig. 6(A) dargestellt, und es wird zu den integrierten Schaltkreisblöcken 31, 33, 35 und 38 geführt, und der Pseudo- Zufallsmustergenerator 42 und der Datenkompressor 43 für jeden Block werden zunächst gesetzt.
Dann werden die Prüffreigabesignale TE1 und TE3 auf hohe Pegel gesetzt, wie in Fig. 6(B) dargestellt, und sie werden jeweils an die Blöcke 31 und 33 angelegt, die an der Oberseite (der ersten Stufe) des Systemes positioniert sind, so daß die Blöcke 31 und 33 in einen Prüfmodus gesetzt werden. Demgegenüber werden die Testfreigabesignale TE5 und TE8 mit einem niedrigem Pegel, wie in Fig. 6(C) dargestellt, an die Blöcke 35 und 38 angelegt, die den Blöcken 31 und 33 folgen, so daß die Blöcke 35 und 38 in den normalen Betriebsmodus gesetzt werden. D. h., die Ausgangssignale der Blöcke 31 und 33 werden durch die Schalt- Schaltkreise 40 geführt und zu den Schmetterlingsprozessoren 42 in den Blöcken 35 und 38 weitergegeben. Dann werden die Ausgangssignale der Prozessoren 42 zu den Datenkompressoren 43 weitergegeben. Selbst wenn die Blöcke 35 und 38 sich in dem normalen Betriebszustand befinden, sind der Generator 40 und der Kompressor 43 aktiv.
Daran anschließend wird das Prüftaktsignal TCK aktiviert, wie in Fig. 6(D) dargestellt. Dann beginnen der Pseudo-Zufallsmustergenerator 40 und der Datenkompressor 43 eines jeden Blockes mit ihrem Betrieb. Da die Blöcke 31 und 33 in dem Prüfmodus verbleiben, werden die Pseudo-Zufallsmustersignale von ihren Generatoren 40 durch die schalt-Schaltkreise 41 geführt und zu den Schmetterlingsprozessoren 42 weitergegeben. Die Ausgangssignale der Schmetterlingsprozessoren 42 der Blöcke 31 und 33 werden zu den integrierten Schaltkreisblöcken 35 und 38 weitergegeben. Die Signale von den Blöcken 31 und 33 werden jeweils durch die Schalt-Schaltkreise 41 der Blöcke 35 und 38 geführt, und sie werden zu ihren Schmetterlingsprozessoren 42 weitergegeben. Dann werden die Ausgangssignale der Prozessoren 42 der Blöcke 35 und 38 ihren Datenkompressoren 43 übergeben, so daß die komprimierten Daten (die Signaturausgänge) TC5 und TC8 über die Ausgangsanschlüsse (nicht dargestellt) an die Testeinrichtung ausgegeben werden.
Nachdem eine vorherbestimmte Anzahl der Testtaktsignale TCK an das System angelegt worden ist, werden die von den Blöcken 35 und 38 abgeleiteten komprimierten Daten mit erwarteten Datenwerten verglichen. Wenn das System fehlerfrei ist, dann sind die beiden Daten identisch. Auf diese Weise ist es möglich, die Funktion des Systemes zu prüfen, indem man Selbstprüfschaltkreise verwendet, die jeweils aus dem Pseudo-Zufallsmustergenerator und dem Datenkompressor bestehen, die in den integrierten Schaltkreisblöcken eingebaut sind. Daher ist ein zusätzlicher Selbstprüfschaltkreis für die Systemprüfung, der auf dem Wafer vorgesehen wird, nicht länger notwendig, um die Funktion des Systemes zu prüfen.
Fig. 7 ist ein Schaltkreisdiagramm des Pseudo-Zufallsmustergenerators 40, der in Fig. 5 dargestellt ist. Wie dargestellt, besteht der Generator 40 aus 15 verzögerten Flip-Flop-Schaltkreisen F1 bis F15 mit Löschanschlüssen, einem verzögerten Flip-Flop F16 mit einem Setzanschluß und drei Exklusiven-ODER- Schaltkreisen E-ODER. Aus Vereinfachungsgründen sind das Testtaktsignal TCK und das Löschsignal CL nicht illustriert. Das Pseudo-Zufallsmuster mit den 16 Bits t1 bis t16 wird an den Ausgangsanschlüssen der Flip-Flop-Schaltkreise F1 bis F16 erhalten. Die in Fig. 7 gezeigte Struktur ist ein sog. lineares Rückkopplungsschieberegister, das ein zyklisches Redundanzprüfsignal erzeugt.
Fig. 8 ist ein detailliertes Schaltkreisdiagramm des Schalt- Schaltkreises 41. Der Schalt-Schaltkreis 41 besteht aus sechzehn 1-Bit-Schalt-Schaltkreisen, die durch rechteckige Blöcke dargestellt sind. Symbole a1 bis a16 bezeichnen die Bits des Eingangssignales. Die Ausgangsbits des Schalt-Schaltkreises 41 sind durch i1 bis i16 illustriert.
Fig. 9 ist ein Schaltkreisdiagramm eines 1-Bit-Schalt-Schaltkreises. Das 1-Bit-Eingangssignal a1 und das 1-Bit-Mustersignal t1 werden durch Inverter 41a und 41b invertiert und jeweils an Transmissionsgatter 41f und 41g weitergegeben. Die Transmissionsgatter 41f und 41g werden durch sowohl das Prüffreigabesignal TE1, als auch durch ein invertiertes Testfreigabesignal angesteuert. Wenn sich eines der Gatter in einem geschlossenen Zustand befindet, dann befindet sich das andere in einem offenen Zustand. Die Ausgangssignale der Gatter 41f und 41g werden mittels eines Inverters 41d invertiert und zu dem Schmetterlingsprozessor 42 weitergegeben.
Fig. 10 ist ein Schaltkreisdiagramm des Datenkompressors 43. Wie dargestellt, besteht der Datenkompressor 43 aus 16 verzögerten Flip-Flop-Schaltkreisen F1 bis F16 mit Löschanschlüssen und 19 Exklusiven-ODER-Schaltkreisen E-ODER. Aus Vereinfachungsgründen sind das Prüftaktsignal TCK und das Löschsignal CL nicht dargestellt. Die Symbole tc1 bis tc16 bezeichnen Bits der komprimierten Daten.
Die vorliegende Erfindung ist nicht auf den Schmetterlingsprozessor beschränkt. Jede logische Funktion des integrierten Schaltkreisblockes ist anwendbar. Das System kann aus Kombinationen von integrierten Schaltkreisblöcken der gleichen Art gebildet werden, oder unterschiedlichen Arten von integrierten Schaltkreisblöcken. Darüberhinaus können, selbst wenn eine Mehrzahl von Systemen in dem integrierten Halbleiterschaltkreis gebildet wird, diese Systeme in der gleichen Art und Weise geprüft werden, wie das zuvor beschriebene.

Claims

1. Ein integrierter Halbleiterschaltkreis im Wafermaßstab, der eine Mehrzahl von integrierten Schaltkreisblöcken (31-39) enthält, die auf einem ganzen Wafer (30) ausgebildet sind, wobei die genannten integrierten Schaltkreisblöcke beliebig elektrisch miteinander verbunden sind, um ein System zu bilden, das aus Blöcken (31, 33) besteht, die eine erste Stufe bilden, und Blöcken (35, 38), die eine folgende Stufe bilden, die Ausgänge der Blöcke der ersten Stufe mit den Eingängen der Blöcke der folgenden Stufe verbunden sind, jeder der genannten integrierten Schaltkreisblöcke logische Funktionsmittel (42) umfaßt, zur Durchführung einer logischen Funktion; Pseudo-Zufallsmustererzeugungsmittel (40) zur Erzeugung eines Pseudo-Zufallsmustersignales; und Datenkompressionsmittel (43) zum Komprimieren eines Ausgangsdatensignales der genannten logischen Funktionsmittel, dadurch gekennzeichnet, daß ein jeder der genannten integrierten Schaltkreisblöcke weiterhin ein Schaltmittel (41) umfaßt, um entweder ein Eingangssignal auszuwählen, das von dem logischen Funktionsmittel zu bearbeiten ist, oder das genannte Pseudo-Zufallsmustersignal in Antwort auf ein Prüffreigabesignal (TE1-TE9), das an jeden integrierten Schaltkreisblock unabhängig angelegt wird, so daß jeder integrierte Schaltkreisblock unabhängig in entweder einen Prüfmodus oder einen normalen Funktionsmodus gesetzt wird, und zum Ausgeben des ausgewählten Signales an das genannte logische Funktionsmittel (42), und daß die genannten Datenkompressionsmittel (43) der genannten Blöcke (35, 38) der folgenden Stufe aktiv sind, selbst wenn die genannten Blöcke in ihren normalen Funktionsmodus gesetzt sind, so daß während des Prüfens die Blöcke (31, 33), die die erste Stufe des Systemes bilden, in den genannten Testmodus gesetzt werden können, während die Blöcke (35, 38), die die folgende Stufe bilden, in den normalen Funktionsmodus gesetzt werden können, wodurch die genannten Blöcke der folgenden Stufe das genannte Pseudo-Zufallsmustersignal von den genannten Blöcken (31, 33) der ersten Stufe empfangen und komprimierte Daten in Antwort darauf ausgeben.

2. Ein integrierter Halbleiterschaltkreis nach Anspruch 1, in dem zum Zeitpunkt der Prüfung des genannten Systemes die genannten Schaltmittel eines jeden der integrierten Schaltkreisblöcke (31, 33), die bei der ersten Stufe des genannten Systemes positioniert sind, auf das Prüffreigabesignal ansprechen, um das Pseudo-Zufallsmuster auszuwählen, und die genannten Schaltmittel einer jeden der integrierten Schaltkreisblöcke (35, 38), die von den Blöcken der ersten Stufe verschieden sind, auf das Prüffreigabesignal ansprechen, um die Eingangssignale auszuwählen.

3. Ein integrierter Halbleiterschaltkreis nach Anspruch 2, der desweiteren Mittel zum Vergleichen eines komprimierten Datensignales der genannten Datenkompressionsmittel (35, 38) umfaßt, die bei einer Endstufe des genannten Systemes positioniert sind, mit einem erwarteten Datumswert, wobei das System fehlerfrei ist, wenn die beiden Daten identisch sind.

4. Ein integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 3, in dem das genannte logische Funktionsmittel (42) ein Schmetterlingsprozessor ist.

5. Ein integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 4, in dem das genannte System ein schneller Fouriertransformationsprozessor ist.

6. Ein integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 5, in dem das genannten Pseudo-Zufallsmustererzeugungsmittel ein lineares Rückkopplungsschieberegister ist, das ein zyklisches Redundanzprüfsignal erzeugt.

7. Ein Verfahren zur Durchführung einer Prüfung des integrierten Halbleiterschaltkreises im Wafermaßstab nach Anspruch 1, das die Schritte umfaßt:

Senden von Prüfsteuersignalen (TE1-TE3) zu den Blöcken (31, 33), die die genannte erste Stufe des Systemes bilden, um diese Blöcke zu veranlassen, die genannten Pseudo-Zufallsprüfmuster aus zugeben;

Senden von Prüfsteuersignalen (TE5-TE8) zu den Schaltmitteln (41) der Blöcke (35, 38), die die genannte folgende Stufe bilden, so daß diese Blöcke in ihren normalen Betriebsmodus gesetzt werden und dadurch die genannten Pseudo-Zufallsmuster von den genannten Blöcken der ersten Stufe empfangen;

Führen der Ausgangssignale von den genannten Blöcken der folgenden Stufe zu den genannten Datenkompressionsmitteln (43), um komprimierte Daten zu erhalten, die der Antwort der genannten Blöcke der folgenden Stufe auf die genannten Pseudozufallstestmuster entsprechen, und

Vergleichen der genannten komprimierten Daten mit erwarteten Datenwerten, um einen fehlerfreien Zustand des Systemes zu bestimmen, wenn die beiden verglichenen Daten identisch sind.